專利名稱：二級式后端驅動器的制作方法
技術領域：
本發(fā)明為一種后端驅動器(post driver)，特別是一種ニ級式后端驅動器(2-stage post driver)
背景技術：
集成電路在進行封裝時，為了使IC芯片連接至封裝接腳，因此除了內部提供IC芯片主要功能的核心電路(core circuit)タト,還需要在核心電路與外部封裝接腳間加上輸出/入墊(PAD)。作為核心電路與外部封裝接腳間的橋梁,在設計輸出墊(output pad)與輸入墊(input pad)時，往往會因為其特性而需要額外的考慮。以輸出墊為例，為了提供足夠的驅動能力，必須提供一后端驅動器(post driver)至輸出墊。眾所周知，為了加快核心電路的操作速度以及減少功率消耗(powerconsumption),核心電路中的核心電壓(core voltage)會較小,例如1.8V。而連接至外部電路的輸出墊則必須產生較高的輸出電壓，例如3. 3V。由于IC芯片上的電路元件(晶體管)是以I. 8V的耐壓進行設計，因此，為了能夠承受輸出墊上3. 3V的輸出電壓，后端驅動器必須設計為ニ級式的后端驅動器。請參照圖1A，其所繪示為已知ニ級式后端驅動器示意圖。ニ級式后端驅動器110連接于核心電路100與輸出墊120之間。其中，核心電路100連接于第一電源電壓Vl與接地端GND之間，第一電源電壓Vl可為例如I. 8V，因此核心輸出信號Ocore的操作范圍在OV與I. 8V之間，亦即，高電平為I. 8V，而低電平為OV0ニ級式后端驅動器110包括ー控制電路(control circuit) 116、一上拉單元(pull-up unit) 112、一下拉單元(pull-down unit) 114。其中，控制電路116接收核心輸出信號Ocore,并產生上拉控制信號(pull-up controlling signal) C_up以及下拉控制信號(pull-down controlling signal)C_down。上拉單元112包括一第一 P型晶體管PI、與第二 P型晶體管P2。第二 P型晶體管P2源極連接至第二電源電壓V2(例如3. 3V)、柵極接收上拉控制信號C_up ;第一 P型晶體管Pl源極連接至第二 P型晶體管P2漏扱、柵極連接至第一電源電壓Vl、漏極連接至輸出墊120。下拉單元114包括一第一 N型晶體管NI、與第二 N型晶體管N2。第二 N型晶體管N2源極連接至接地端GND、柵極接收下拉控制信號C_down ;第一 N型晶體管NI源極連接至第ニ N型晶體管N2漏扱、柵極連接至第一電源電壓VI、漏極連接至輸出墊120。再者，ニ級式后端驅動器110產生墊輸出信號Opad至輸出墊120，而墊輸出信號Opad的操作范圍在OV與3. 3V之間，亦即，高電平為3. 3V，而低電平為0V。再者，為了能夠有效地控制第二 P型晶體管P2以及第二 N型晶體管N2，上拉控制信號C_up的操作范圍為Vl (例如I. 8V) V2 (例如3. 3V);下拉控制信號C_down的操作范圍為OV Vl (例如I. 8V)。當核心輸出信號Ocore為高電平(I. 8V)時，控制電路116輸出的上拉控制信號C_up為Vl(l. 8V)且下拉控制信號C_down為0V，上拉單元112開啟、下拉單元114關閉，而產生高電平(3. 3V)的墊輸出信號Opad至輸出墊120。反之，當核心輸出信號Ocore為低電平(OV)時，控制電路116輸出的上拉控制信號C_up為V2(3. 3V)且下拉控制信號C_down為Vl (I. 8V)，上拉單元112關閉、下拉單元114開啟，而產生低電平(OV)的墊輸出信號Opad至輸出墊120。很明顯地，由于晶體管P1、P2、N1、N2的耐壓程度皆為I. 8V，因此上拉單元112需要串接ニ個P型晶體管Pl、P2，當墊輸出信號Opad為低電平(OV)時，每個P型晶體管的跨壓將不會超過I. 8V ;同理，下拉單元114需要串接ニ個N型晶體管N1、N2，當墊輸出信號Opad為高電平(3.3V)時，每個N型晶體管的跨壓將不會 超過I. 8V。然而，已知ニ級式的后端驅動器110在墊輸出信號Opad轉態(tài)(level transition)時，有可能造成晶體管的跨壓超過其耐壓值(1.8V)。請參照圖1B，其所繪示為已知ニ級式的后端驅動器在墊輸出信號Opad由低電平(OV)轉換為高電平(3. 3V)時，上拉單元中的第一 P型晶體管Pl各個端點的電壓值變化示意圖。當上拉單元112關閉且下拉單元114開啟時，第一 P型晶體管Pl柵極(gpl)電壓持續(xù)維持在第一電源電壓V1(1.8V)、漏極(dpi)連接至輸出墊120，所以電壓為0V，而源極(spl)電壓處于浮動(floating)狀態(tài)約為I. 5V。于時間點tl時,上拉單元112開啟且下拉單元114關閉，此時墊輸出信號Opad轉態(tài)。此時，第二 P型晶體管P2柵極接收的上拉控制信號C_up為Vl (I. 8V)，而第一 P型晶體管Pl柵極(gpl)電壓維持在I. 8V,因此，第一 P型晶體管Pl的漏極(dpi)與源極(spl)電壓會逐漸升高至第二電源電壓V2 (3. 3V)。如圖IB所示，在墊輸出信號Opad轉態(tài)的過程中，第一 P型晶體管Pl的源極(spl)電壓上升較快而漏極(dpi)電壓上升較慢，因此造成源極(spl)與漏極(dpi)之間的電壓差(AV)大于1.8V。如此，將造成第一 P型墊晶體管Pl的損毀，使得整體電路無法正常運作。同理，在墊輸出號Opad由高電平(3. 3V)轉換為低電平(OV)時，下拉單元114中的第一 N型晶體管NI的漏極與源極之間也會有超過其耐壓的情形出現(xiàn)，并造成第一 N型墊晶體管NI的損毀。根據(jù)第1A、圖IB的說明可以得知，已知ニ級式后端驅動器110的下拉單元114或上拉單元112，在開啟下拉單元114或上拉單元112的瞬間，與墊輸出信號Opad直接相連接的第一 N型晶體管NI或第一 P型晶體管Pl的漏極與源極之間的電壓差容易過大，進而使晶體管受到毀損，因此本發(fā)明便以改善此缺失為目標，期能使晶體管的漏極與源極間的電壓壓差在瞬間的電壓變化所造成的負面影響得以降低。

發(fā)明內容
有鑒于此，本發(fā)明提供一種ニ級式后端驅動器，其而能改善在上拉單元與下拉單元因為源極與漏極之間的瞬間電壓差過大所導致晶體管毀損的問題。本發(fā)明揭露一種ニ級式后端驅動器，接收ー核心輸出信號并產生一墊輸出信號至一輸出墊，該核心輸出信號操作于ー第一電源電壓與ー接地電壓之間，該墊輸出信號操作于ー第二電源電壓與ー接地電壓之間，包括ー控制電路，接收該核心輸出信號與該墊輸出信號，井根據(jù)該核心輸出信號產生ー第一上拉控制信號、一第二上拉控制信號；以及ー上拉単元，包括一第一 P型晶體管與一第二 P型晶體管，其中，該第二 P型晶體管的一源極連接至該第二電源電壓，該第二 P型晶體管的ー柵極接收該第二上拉控制信號，該第二 P型晶體管的一漏極連接至該第一 P型晶體管的一源扱，該第一 P型晶體管的ー柵極接收該第一上拉控制信號，該第一 P型晶體管的一漏極連接至該輸出墊；其中，于該墊輸出信號由ー低電平轉換為一高電平之后的一瞬時區(qū)間，該控制電路將該墊輸出信號作為該第一上拉控制信號，于該瞬時區(qū)間之后的ー穩(wěn)態(tài)區(qū)間，該控制電路將一固定電壓作為該第一上拉控制信號。本發(fā)明亦揭露ー種ニ級式后端驅動器，接收ー核心輸出信號并產生一墊輸出信號至一輸出墊，該核心輸出信號操作于ー第一電源電壓與ー接地電壓之間，該墊輸出信號操作于ー第二電源電壓與ー接地電壓之間，包括ー控制電路，接收該核心輸出信號與該墊輸出信號，井根據(jù)該核心輸出信號產生ー第一下拉控制信號、與一第二下拉控制信號；以及一下拉單元，包括一第一 N型晶體管與一第二 N型晶體管，其中，該第二 N型晶體管的一源極連接至該接地電壓，該第二 N型晶體管的ー柵極接收該第二下拉控制信號，該第二 N型晶體管的一漏極連接至該第一 N型晶體管的一源扱，該第一 N型晶體管的ー柵極接收該第一下拉控制信號，該第一 N型晶體管的一漏極連接至該輸出墊；其中，于該墊輸出信號由一高電 平轉換為一低電平之后的一瞬時區(qū)間，該控制電路將該墊輸出信號作為該第一下拉控制信號，于該瞬時區(qū)間之后的ー穩(wěn)態(tài)區(qū)間，該控制電路將一固定電壓作為該第一下拉控制信號。本發(fā)明亦揭露ー種ニ級式后端驅動器，接收ー核心輸出信號并產生一墊輸出信號至一輸出墊，該核心輸出信號操作于ー第一電源電壓與ー接地電壓之間，該墊輸出信號操作于ー第二電源電壓與ー接地電壓之間，包括ー控制電路，接收該核心輸出信號與該墊輸出信號，并根據(jù)該核心輸出信號產生ー第一上拉控制信號、一第二上拉控制信號、一第一下拉控制信號、與一第二下拉控制信號；一上拉單元，包括一第一 P型晶體管與一第二 P型晶體管，其中，該第二 P型晶體管的一源極連接至該第二電源電壓，該第二 P型晶體管的ー柵極接收該第二上拉控制信號，該第二 P型晶體管的一漏極連接至該第一 P型晶體管的一源扱，該第一 P型晶體管的ー柵極接收該第一上拉控制信號，該第一 P型晶體管的一漏極連接至該輸出墊；以及ー下拉單元，包括一第一 N型晶體管與一第二 N型晶體管，其中，該第二 N型晶體管的一源極連接至該接地電壓，該第二 N型晶體管的ー柵極接收該第二下拉控制信號，該第二 N型晶體管的一漏極連接至該第一 N型晶體管的一源極，該第一 N型晶體管的一柵極接收該第一下拉控制信號，該第一 N型晶體管的一漏極連接至該輸出墊；其中，于該墊輸出信號由一低電平轉換為一高電平之后的一第一瞬時區(qū)間，該控制電路將該墊輸出信號作為該第一上拉控制信號，于該第一瞬時區(qū)間之后的一第一穩(wěn)態(tài)區(qū)間，該控制電路將一固定電壓作為該第一上拉控制信號；以及，于該墊輸出信號由一高電平轉換為ー低電平之后的一第二瞬時區(qū)間，該控制電路將該墊輸出信號作為該第一下拉控制信號，于該第二瞬時區(qū)間之后的一第二穩(wěn)態(tài)區(qū)間，該控制電路將該固定電壓作為該第一下拉控制信號。為了對本發(fā)明的上述及其它方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下。


圖IA所繪示為已知ニ級式后端驅動器示意圖。圖IB所繪示為已知ニ級式的后端驅動器在墊輸出信號Opad由低電平(OV)轉換為高電平(3. 3V)時，上拉單元中的第一 P型晶體管Pl各個端點的電壓值變化示意圖。圖2所繪示為本發(fā)明ニ級式后端驅動器示意圖。
圖3A，其所繪示為本發(fā)明第一控制單元示意圖。圖3B，其所繪示為本發(fā)明第二控制單元示意圖。圖3C，其所繪示為本發(fā)明ニ級式的后端驅動器在墊輸出信號Opad由低電平(OV)轉換為高電平(3. 3V)時，第一 P型晶體管Pl各端點的電壓變化示意圖。[主要元件標號說明]100:核心電路110: ニ級式后端驅動器112:上拉單元114:下拉單元116:控制電路120 :輸出墊
200:核心電路310 :ニ級式后端驅動器310:控制電路320 :第一控制單元322 :第一電平轉換器324 :第一反相器330 :第一時序匹配電路 332 :第一傳輸門334 :第一瞬時路徑350 :第二控制單元352 :第二時序匹配電路 354 :第二反相器355 :第二電平轉換器356 :第二傳輸門357 :第二瞬時路徑360 :上拉單元390 :下拉單元400 :輸出墊
具體實施例方式于已知ニ級式后端驅動器中，由于上拉単元中第一 P型晶體管Pl以及下拉單元中第一 N型晶體管NI的柵極皆連接至一固定電壓(Vl)無法變化，因此當上拉單元或者下拉單元在動作時，其柵極電壓無法提供足夠的上拉強度(pull-up strength)或者下拉強度(pull-down strength),導致漏極與源極之間的電壓差過大造成第一 P型晶體管Pl或者第一 N型晶體管NI的損壞。因此，本發(fā)明針對已知ニ級式后端驅動器的缺失進行改進，并解決上述的問題。請參照圖2，其所繪示為本發(fā)明ニ級式后端驅動器示意圖。ニ級式后端驅動器300連接于核心電路200與輸出墊400之間。其中，核心電路200連接于第一電源電壓Vl與接地端GND之間,第一電源電壓Vl可為例如I. 8V,因此,核心輸出信號Ocore的操作范圍在OV與I. 8V之間，亦即，高電平為1.8V，而低電平為0V。ニ級式后端驅動器300包括ー控制電路310、一上拉單元360、一下拉單元390。其中，控制電路310接收核心輸出信號Ocore、墊輸出信號Opad，并產生第一上拉控制信號C_upl、第二上拉控制信號C_up2、第一下拉控制信號C_downl以及第二下拉控制信號C_
down2o再者，上拉單元360包括一第一 P型晶體管P1、與第二 P型晶體管P2。第二 P型晶體管P2源極連接至第二電源電壓V2 (例如3. 3V)、柵極接收第二上拉控制信號C_up2 ;第一 P型晶體管Pl源極連接至第二 P型晶體管P2漏極、柵極接收第一上拉控制信號C_upl、漏極連接至輸出墊400。下拉單元390包括一第一 N型晶體管NI、與第二 N型晶體管N2。第二 N型晶體管N2源極連接至接地端GND、柵極接收第二下拉控制信號C_down2 ;第一 N型晶體管NI源極連接至第二 N型晶體管N2漏極、柵極接收第一下拉控制信號C_downl、漏極連接至輸出墊400。再者，ニ級式后端驅動器300產生墊輸出信號Opad至輸出墊400，而墊輸出信號Opad的操作范圍在OV與3. 3V之間，亦即，高電平為3. 3V，而低電平為0V?？刂齐娐?10包括一第一控制單元320以及第二控制單元350。第一控制單元320根據(jù)核心輸出信號Ocore來產生第一上拉控制信號C_upl與第二上拉控制信號C_up2 ;同理，第二控制單元350根據(jù)核心輸出信號Ocore來產生第一下拉控制信號C_downl與第二下拉控制信號C_down2。根據(jù)本發(fā)明的實施例，當核心輸出信號Ocore由低電平轉換為高電平初期的一第一瞬時區(qū)間(transient period),該第一控制單元320會提供一第一瞬時路徑(transientpath)將墊輸出信號Opad作為第一上拉控制信號C_upl,而于第一瞬時區(qū)間之后的第一穩(wěn)態(tài)區(qū)間(steady period)該第一控制單元320會提供第一電源電壓(Vl)作為第一上拉控制信號C_upl。同理，當核心輸出信號Ocore由高電平轉換為低電平初期具有第二瞬時區(qū)間，該第二控制單元350會提供一第二瞬時路徑將墊輸出信號Opad作為第一下拉控制信號C_ downl，而于第二瞬時區(qū)間之后的一第二穩(wěn)態(tài)區(qū)間該第二控制單元350會提供第一電源電壓(Vl)作為第一下拉控制信號C_downl。以下詳細介紹本發(fā)明的細部電路及其操作原理。請參照圖3A，其所繪示為本發(fā)明第一控制單元示意圖。第一控制單元中包括一第一電平轉換器(first level shifter) 322、一第一反相器324、一第一傳輸門(transmission gate) 332、一第一時序匹配電路(first timing matching circuit) 330、以及一第一瞬時路徑334。其中，第一電平轉換器322接收核心輸出信號Ocore，并轉換為操作范圍在VK1.8V) V2(3. 3V)的第一轉換輸出信號01_ls，其中，第一轉換輸出信號01_ls的操作范圍在Vl(l. 8V) V2(3. 3V)，亦即高電平為3. 3V，低電平為I. 8V。第一反相器324接收第一轉換輸出信號01_ls并輸出第二上拉控制信號C_up2。其中，第二上拉控制信號C_up2的操作范圍在Vl (I. 8V) V2(3. 3V)，亦即高電平為3. 3V，低電平為I. 8V。再者，第一時序匹配電路330接收核心輸出信號Ocore，并產生第一延遲的(delayed)核心輸出信號0core_dl。第一傳輸門332具有一輸入端連接至第一電源電壓(Vl)、ー輸出端連接至第一 P型晶體管Pl柵極、一第一控制端連接至輸出墊400、一第二控制端接收該第一延遲的核心輸出信號0cOre_dl。第一瞬時路徑334連接于輸出墊400以及第一 P型晶體管Pl柵極之間，并具有ー控制端接收第一延遲的核心輸出信號0cOre_dl。再者，第一時序匹配電路330用來調整第一控制單元320產生第一上拉控制信號C_upl以及第二上拉控制信號C_up2的時間，并使得第一上拉控制信號C_upl以及第二上拉控制信號C_up2可同時傳遞(propagate)至第一 P型晶體管Pl與第二 P型晶體管P2柵扱。當然，如果缺少第一時序匹配電路330，整個第一控制單元320還是可以正常運作。由圖3A可知，第一瞬時路徑334包括第三N型晶體管N3與第四N型晶體管N4，第三N型晶體管N3柵極連接至第一電源電壓Vl (I. 8V)且第四N型晶體管N4柵極即為控制端接收第一延遲的核心輸出信號0cOre_dl，而第三N型晶體管N3與第四N型晶體管N4串接于輸出墊400以及第一 P型晶體管Pl柵極之間。第一傳輸門332包括第三P型晶體管P3以及第五N型晶體管N5。第三P型晶體管P 3源極與第五N型晶體管N5的漏極相互連接并成為第一傳輸門332的輸入端連接至第一電源電壓VI，第三P型晶體管P3漏極與第五N型晶體管N5源極相互連接并成為第一傳輸門332的輸出端連接至第一 P型晶體管Pl柵極。再者，第五N型晶體管N5的柵極為第一控制端連接至輸出墊400，第三P型晶體管P3的柵極為第二控制端接收第一延遲的核心輸出信號Ocore_dl。再者，實現(xiàn)第一電平轉換器322的方式有很多，因此其細部電路不再描述；同理，第一時序匹配電路330僅是提供信號的延遲，其細部電路也不在描述。請參照圖3B，其所繪示為本發(fā)明第二控制單元示意圖。第二控制單元中包括一第ニ時序匹配電路352、一第二反相器354、一第二傳輸門356、一第二電平轉換器355、以及ー第二瞬時路徑357。其中，第二時序匹配電路352接收核心輸出信號Ocore，并產生第二延遲的核心輸出信號0core_d2。第二反相器354接收第二延遲的核心輸出信號0core_d2并輸出第二下拉控制信號C_down2。其中，第二下拉控制信號C_down2的操作范圍在OV Vl (I. 8V)，亦即高電平為I. 8V，低電平為0V。再者，第二電平轉換器355接收核心輸出信號Ocore，并轉換為操作范圍在VK1.8V) V2(3. 3V)的第二轉換輸出信號02_ls，亦即第二轉換輸出信號02_ls的高電平為3. 3V,低電平為I. 8V。第二傳輸門356具有一輸入端連接至第一電源電壓(VI)、ー輸出端連接至第一 N型晶體管NI柵極、一第一控制端接收該第二轉換輸出信號02_ls、一第二控制端連接至輸出墊400。一第二瞬時路徑357連接于輸出墊400以及第一 N型晶體管NI柵極之間，并具有一控制端接收該第二轉換輸出信號02_ls。其中，第二時序匹配電路352用來調整第二控制單元350產生第一下拉控制信號C_downl以及第二下拉控制信號C_down2的時間，并使得第一下拉控制信號C_downl以及第ニ下拉控制信號C_down2可同時傳遞至第一 N型晶體管NI與第二 N型晶體管N2柵極。當然，如果缺少第二時序匹配電路352，整個第二控制單元350還是可以正常運作。由圖3B可知，第二瞬時路徑357包括第四P型晶體管P4與第五P型晶體管P5，第四P型晶體管P4柵極連接至第一電源電壓Vl (I. 8V)且第五P型晶體管P5柵極即為控制端接收第二轉換輸出信號02_ls，而第四P型晶體管P4與第五P型晶體管P5串接于輸出墊400以及第一 N型晶體管NI柵極之間。第二傳輸門356包括第六P型晶體管P6以及第六N型晶體管N6。第六P型晶體管P6源極與第六N型晶體管N6漏極相互連接并成為第二傳輸門356的輸入端連接至第一電源電壓VI，第六P型晶體管P6漏極與第六N型晶體管N6源極相互連接并成為第二傳輸門356的輸出端連接至第一 N型晶體管NI柵極。再者，第六N型晶體管N6的柵極為第一控制端接收第二轉換輸出信號02_1 S，第六P型晶體管P6的柵極為第二控制端連接至輸出墊 400。再者，實現(xiàn)第二電平轉換器355的方式有很多，因此其細部電路不再描述；同理，第二時序匹配電路352僅是提供信號的延遲，其細部電路也不在描述。請同時參照圖3A與圖3B,當核心輸出信號Ocore為穩(wěn)態(tài)的低電平(OV)時,第一控制單元320中第一轉換輸出信號01_ls為低電平(I. 8V)，第二上拉控制信號C_up2為高電平(3.3V);第一延遲的核心輸出號0core_dl為低電平(OV)，第一瞬時路徑334關閉(turnoff)(或稱為開路狀態(tài))，第一傳輸門332為ー閉路狀態(tài)(close state)，此時，第一上拉控、制信號(C_upl)為1.8V。因此，上拉單元360中的第二 P型晶體管P2關閉(turn off)，并使得上拉單元360關閉(turn off)。 同時，第二控制單元350中，第二延遲的核心輸出號0core_d2為低電平(OV)，第二下拉控制信號(C_down2)為高電平(1.8V)。第二轉換輸出信號02_ls為低電平(1.8V)，第ニ瞬時路徑357開啟(或稱為閉路狀態(tài))，第二傳輸門356為ー開路狀態(tài)(open state)，此吋，下拉單元390中的第一 N型晶體管NI以及第二 N型晶體管N2開啟，使得下拉單元390開啟，墊輸出信號Opad為低電平(OV)。當核心輸出信號Ocore由低電平轉換為高電平初期的一第一瞬時區(qū)間時，第二控制單元350中，第二延遲的核心輸出號0Core_d2為高電平(I. 8V)，第二下拉控制信號(C_down2)為低電平(OV)。第二轉換輸出信號02_ls為高電平(3. 3V)，第二瞬時路徑357關閉(或稱為開路狀態(tài))，第二傳輸門356為ー閉路狀態(tài)(close state)。此時，下拉單元390中的第二 N型晶體管N2關閉，使得下拉單元390關閉。
同時，第一控制單兀320中第一轉換輸出信號01_ls為高電平(3.3V),第二上拉控制信號C_up2為低電平(1.8V);第一延遲的核心輸出號0cOre_dl為高電平(1.8V)，第一傳輸門332為開路狀態(tài)(open state),第一瞬時路徑334開啟，使得第一上拉控制信號(C_upl)將隨著墊輸出信號Opad變化。而由于上拉單元360開啟，所以墊輸出信號Opad由低電平(OV)逐漸升高至高電平(3. 3V)。很明顯地,于第一瞬時區(qū)間時第一上拉控制信號(C_upl)低于Vl (I. 8V),將使得第一 P型晶體管Pl具有較大的上拉強度，因此漏極與源極上升的速度相當，不會造成電壓差過大而導致第一 P型晶體管Pl損壞的情形發(fā)生。于核心輸出信號Ocore由低電平轉換為高電平的第一瞬時區(qū)間之后即為第一穩(wěn)態(tài)區(qū)間。在第一穩(wěn)態(tài)區(qū)間中，下拉單元390持續(xù)關閉不再贅述，而第二上拉控制信號C_up2持續(xù)為低電平(I. 8V)，而墊輸出信號Opad高于I. 8V，使得第一瞬時路徑334關閉(或稱為開路狀態(tài))，而第一傳輸門332為閉路狀態(tài)(close state)。因此，第一上拉控制信號(C_upl)不再隨輸出信號Opad變化而維持在Vl (I. 8V)，而墊輸出信號Opad則為高電平3. 3V。當核心輸出信號Ocore由高電平轉換為低電平初期的一第二瞬時區(qū)間時，第一控制單元320中，第一電平轉換器322的第一轉換輸出信號01_ls為低電平(I. 8V)，第二上拉控制信號(C_up2)為高位(3. 3V)。第一延遲的核心輸出信號0cOre_dl為低電平(OV)，第一瞬時路徑334關閉(或稱為開路狀態(tài))，第一傳輸門332為ー閉路狀態(tài)(close state),此時，下拉單元360中的第二 P型晶體管P2關閉，使得上拉單元360關閉。同時，第二控制單元350中第一第二延遲的核心輸出信號0core_d2低電平(OV)，第二下拉控制信號C_down2為高電平(I. 8V);第二轉換輸出信號02_ls為低電平(I. 8V)，第二傳輸門356為開路狀態(tài)(open state)，第二瞬時路徑357開啟，使得第一下拉控制信號(C_downl)將隨著墊輸出信號Opad變化。而由于下拉單元390開啟，所以墊輸出信號Opad由高電平(3. 3V)逐漸降低至低電平(OV)。很明顯地，于第二瞬時區(qū)間時第一下拉控制信號(C_downl)高于Vl (I. 8V)，將使得第一 N型晶體管NI具有較大的下拉強度，因此漏極與源極下降的速度相當，不會造成電壓差過大而導致第一 N型晶體管NI損壞的情形發(fā)生。于核心輸出信號Ocore由高電平轉換為低電平初期的第二瞬時區(qū)間之后即為第ニ穩(wěn)態(tài)區(qū)間。在第二穩(wěn)態(tài)區(qū)間中，上拉單元360持續(xù)關閉不再贅述，而第二下拉控制信號C_down2持續(xù)為高電平(I. 8V)，而墊輸出信號Opad低于I. 8V，使得第二瞬時路徑357關閉(或稱為開路狀態(tài))，而第二傳輸門356為閉路狀態(tài)(close state)，使得第一下拉控制信號(C_downl)不再隨輸出信號Opad變化，而維持在Vl (I. 8V)，而墊輸出信號Opad則為低電平OV0請參照圖3C，其所繪示為本發(fā)明ニ級式的后端驅動器在墊輸出信號Opad由低電平(OV)轉換為高電平(3.3V)時，第一 P型晶體管Pl各端點的電壓變化示意圖。于時間點tl之前，下拉單元390開啟而上拉単元360關閉，第一P型晶體管Pl柵極(gpl)電壓持續(xù)維持在第一電源電壓Vl(l. 8V)、漏極(dpi)連接至輸出墊400，所以電壓為0V，而源極(spl)電壓處于浮動(floating)狀態(tài)約為I. 5V。于時間點tl時,上拉單元360開啟且下拉單元390關閉，此時墊輸出信號Opad開始變化。于時間點tl至時間點t 2的第一瞬時區(qū)間時，第一瞬時路徑334開啟，第一 P型晶體管Pl柵極接收的第一上拉控制信號(C_upl)隨著墊輸出信號Opad變化。此時，第一上拉控制信號(C_upl)低于Vl (I. 8V)，將使得第一 P型晶體管Pl具有較大的上拉強度，因 此漏極與源極電壓上升的速度相當，不會造成電壓差(AV)過大而導致第一 P型晶體管Pl損壞的情形發(fā)生。于時間點t2之后的第一穩(wěn)態(tài)區(qū)間，第一瞬時路徑334關閉，而第一 P型晶體管Pl柵極接收的第一上拉控制信號(C_upl)將改為由第一傳輸門332輸出的第一電源電壓(VI)。同理，當墊輸出信號Opad由高電平轉換為低電平時的第二瞬時區(qū)間，第二瞬時路徑也會使得第一上拉控制信號(C_upl)隨著墊輸出信號Opad變化，因此，第一 N型晶體管NI的柵極電壓高于I. 8V，可以增加其下拉強度，使得漏極與源極之間的電壓差不會過大并且有效地保護第一 N型晶體管NI。當然，本發(fā)明的ニ級式后端驅動器也可以適當?shù)刈兓?。例如，控制電?10中僅有第一控制單元320而沒有第二控制單元350。亦即，如圖3A所示，ニ級式后端驅動器可以保護上拉單元360中的第一 P型晶體管Pl?；蛘撸刂齐娐?10中僅有第二控制單元350而沒有第一控制單元320。亦即，如圖3B所示，ニ級式后端驅動器可以保護下拉單元390中的
第一 N型晶體管NI。綜上所述，本發(fā)明的ニ級式后端驅動器，將上拉単元中第一 P型晶體管Pl以及下拉單元中第一 N型晶體管NI的柵極選擇性地連接至墊輸出信號Opad或者一固定電壓(VI)，因此當上拉單元或者下拉單元在動作時，其柵極電壓可提供足夠的上拉強度或者下拉強度，使得第一 P型晶體管Pl或者第一 N型晶體管NI不會受到損壞。綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視所附的權利要求范圍所界定者為準。
權利要求
1.一種ニ級式后端驅動器，接收ー核心輸出信號并產生一墊輸出信號至一輸出墊，該核心輸出信號操作于ー第一電源電壓與ー接地電壓之間，該墊輸出信號操作于ー第二電源電壓與一接地電壓之間，包括 ー控制電路，接收該核心輸出信號與該墊輸出信號，井根據(jù)該核心輸出信號產生ー第一上拉控制信號、一第二上拉控制信號；以及 一上拉單元，包括一第一 P型晶體管與一第二 P型晶體管，其中，該第二 P型晶體管的一源極連接至該第二電源電壓，該第二 P型晶體管的ー柵極接收該第二上拉控制信號，該第二 P型晶體管的一漏極連接至該第一 P型晶體管的一源極，該第一 P型晶體管的ー柵極接收該第一上拉控制信號，該第一 P型晶體管的一漏極連接至該輸出墊； 其中，于該墊輸出信號由一低電平轉換為一高電平之后的一瞬時區(qū)間，該控制電路將該墊輸出信號作為該第一上拉控制信號，于該瞬時區(qū)間之后的ー穩(wěn)態(tài)區(qū)間，該控制電路將一固定電壓作為該第一上拉控制信號。
2.根據(jù)權利要求I所述的ニ級式后端驅動器，其中該控制電路包括 一瞬時路徑，連接于該第一 P型晶體管的該柵極與該輸出墊之間；以及 一傳輸門，包括一輸入端接收該第一電源電壓、ー輸出端連接至該第一 P型晶體管的該柵極； 其中，于該瞬時區(qū)間時，該傳輸門為ー開路狀態(tài)，且該瞬時路徑將該墊輸出信號傳遞至該第一 P型晶體管的該柵扱；以及，于該穩(wěn)態(tài)區(qū)間時，該瞬時路徑為開路狀態(tài)，且該傳輸門將該第一電源電壓傳遞至該第一 P型晶體管的該柵扱。
3.根據(jù)權利要求2所述的ニ級式后端驅動器，其中該控制電路還包括 一時序匹配電路，接收該核心輸出信號，并輸出一延遲的核心輸出信號； 該傳輸門，包括一第一控制端連接至該輸出墊以及一第二控制端接收該延遲的核心輸出信號； 該瞬時路徑，包括一控制端接收該延遲的核心輸出信號； ー電平轉換器，接收該核心輸出信號，并輸出一轉換輸出信號；以及 一反相器，接收該轉換輸出信號并輸出該第二上拉控制信號。
4.根據(jù)權利要求3所述的ニ級式后端驅動器，其中該瞬時路徑包括一第一N型晶體管與一第二 N型晶體管，第一 N型晶體管的一柵極連接至該第一電源電壓且該第二 N型晶體管的一柵極即為該控制端接收該延遲的核心輸出信號，而該第一 N型晶體管與該第二 N型晶體管串接于該輸出墊以及該第一 P型晶體管的該柵極之間。
5.根據(jù)權利要求3所述的ニ級式后端驅動器，其中該傳輸門包括一第三P型晶體管以及一第三N型晶體管，該第三P型晶體管的一源極與該第三N型晶體管的ー漏極相互連接并成為該輸入端連接至該第一電源電壓，該第三P型晶體管的一漏極與該第三N型晶體管的一源極相互連接并成為該輸出端連接至該第一 P型晶體管的該柵扱，該第三N型晶體管的ー柵極為該第一控制端連接至該輸出墊，以及該第三P型晶體管的ー柵極為該第二控制端接收該延遲的核心輸出信號。
6.—種ニ級式后端驅動器,接收ー核心輸出信號并產生一墊輸出信號至一輸出墊,該核心輸出信號操作于ー第一電源電壓與ー接地電壓之間，該墊輸出信號操作于ー第二電源電壓與一接地電壓之間，包括ー控制電路，接收該核心輸出信號與該墊輸出信號，井根據(jù)該核心輸出信號產生ー第一下拉控制信號、與一第二下拉控制信號；以及 一下拉單元，包括一第一 N型晶體管與一第二 N型晶體管，其中，該第二 N型晶體管的一源極連接至該接地電壓，該第二 N型晶體管的ー柵極接收該第二下拉控制信號，該第二 N型晶體管的一漏極連接至該第一 N型晶體管的一源扱，該第一 N型晶體管的ー柵極接收該第一下拉控制信號，該第一 N型晶體管的一漏極連接至該輸出墊； 其中，于該墊輸出信號由一高電平轉換為ー低電平之后的一瞬時區(qū)間，該控制電路將該墊輸出信號作為該第一下拉控制信號，于該瞬時區(qū)間之后的ー穩(wěn)態(tài)區(qū)間，該控制電路將一固定電壓作為該第一下拉控制信號。
7.根據(jù)權利要求6所述的ニ級式后端驅動器，其中該控制電路包括 一瞬時路徑，連接于該第一 N型晶體管的該柵極與該輸出墊之間；以及 一傳輸門，包括一輸入端接收該第一電源電壓、ー輸出端連接至該第一 N型晶體管的該柵極； 其中，于該瞬時區(qū)間時，該傳輸門為ー開路狀態(tài)，且該瞬時路徑將該墊輸出信號傳遞至該第一 N型晶體管的該柵扱；以及，于該穩(wěn)態(tài)區(qū)間時，該瞬時路徑為開路狀態(tài)，且該傳輸門將該第一電源電壓傳遞至該第一 N型晶體管的該柵扱。
8.根據(jù)權利要求7所述的ニ級式后端驅動器，其中該控制電路還包括 一時序匹配電路，接收該核心輸出信號，并輸出一延遲的核心輸出信號； 一反相器，接收該延遲的核心輸出信號并輸出該第二下拉控制信號； ー電平轉換器，接收該核心輸出信號，并輸出一轉換輸出信號； 該傳輸門，包括一第一控制端接收該轉換輸出信號以及ー第二控制端連接至該輸出墊；以及 該瞬時路徑，包括一控制端接收該延遲的核心輸出信號。
9.根據(jù)權利要求8所述的ニ級式后端驅動器，其中該瞬時路徑包括一第一P型晶體管與一第二 P型晶體管，第一 P型晶體管的一柵極連接至該第一電源電壓且該第二 P型晶體管的一柵極即為該控制端接收該轉換輸出信號，而該第一 P型晶體管與該第二 P型晶體管串接于該輸出墊以及該第一N型晶體管的該柵極之間。
10.根據(jù)權利要求8所述的ニ級式后端驅動器，其中該傳輸門包括一第三P型晶體管以及一第三N型晶體管，該第三P型晶體管的一源極與該第三N型晶體管的ー漏極相互連接并成為該輸入端連接至該第一電源電壓，該第三P型晶體管的一漏極與該第三N型晶體管的一源極相互連接并成為該輸出端連接至該第一 P型晶體管的該柵扱，該第三N型晶體管的ー柵極為該第一控制端接收該轉換輸出信號，以及該第三P型晶體管的ー柵極為該第二控制端連接至該輸出墊。
11.一種ニ級式后端驅動器，接收ー核心輸出信號并產生一墊輸出信號至一輸出墊，該核心輸出信號操作于ー第一電源電壓與ー接地電壓之間，該墊輸出信號操作于ー第二電源電壓與一接地電壓之間，包括 ー控制電路，接收該核心輸出信號與該墊輸出信號，井根據(jù)該核心輸出信號產生ー第一上拉控制信號、一第二上拉控制信號、一第一下拉控制信號、與一第二下拉控制信號； 一上拉單元，包括一第一 P型晶體管與一第二 P型晶體管，其中，該第二 P型晶體管的一源極連接至該第二電源電壓，該第二 P型晶體管的ー柵極接收該第二上拉控制信號，該第二 P型晶體管的一漏極連接至該第一 P型晶體管的一源極，該第一 P型晶體管的ー柵極接收該第一上拉控制信號，該第一 P型晶體管的一漏極連接至該輸出墊；以及 一下拉單元，包括一第一 N型晶體管與一第ニ N型晶體管，其中，該第二 N型晶體管的一源極連接至該接地電壓，該第二 N型晶體管的ー柵極接收該第二下拉控制信號，該第二 N型晶體管的一漏極連接至該第一 N型晶體管的一源扱，該第一 N型晶體管的ー柵極接收該第一下拉控制信號，該第一 N型晶體管的一漏極連接至該輸出墊； 其中，于該墊輸出信號由一低電平轉換為一高電平之后的一第一瞬時區(qū)間，該控制電路將該墊輸出信號作為該第一上拉控制信號，于該第一瞬時區(qū)間之后的一第一穩(wěn)態(tài)區(qū)間，該控制電路將一固定電壓作為該第一上拉控制信號；以及，于該墊輸出信號由一高電平轉換為ー低電平之后的一第二瞬時區(qū)間，該控制電路將該墊輸出信號作為該第一下拉控制信號，于該第二瞬時區(qū)間之后的一第二穩(wěn)態(tài)區(qū)間，該控制電路將該固定電壓作為該第一下拉控制信號。
全文摘要
本發(fā)明為一種二級式后端驅動器。其下拉單元中的一第一N型晶體管柵極與一上拉單元中的第一P型晶體管柵極皆連接至一輸出墊。而本發(fā)明的二級式后端驅動器還提供一控制電路以控制該第一N型晶體管N1與第一P型晶體管P1，使得該上拉單元或者該下拉單元啟動時，該第一N型晶體管N1與第一P型晶體管P1的漏極與源極之間的電壓差不會超過一耐壓值。
文檔編號H03K19/003GK102655409SQ201110304720
公開日2012年9月5日 申請日期2011年10月10日 優(yōu)先權日2011年3月2日
發(fā)明者王文泰, 黃朝巖 申請人:創(chuàng)意電子股份有限公司, 臺灣積體電路制造股份有限公司