專利名稱：抗單粒子翻轉的可同步復位d觸發(fā)器的制作方法
技術領域：
本發(fā)明涉及一種帶有同步復位結構的主從D觸發(fā)器，特別涉及一種抗單粒子翻轉 (signal event upset)的可同步復位D觸發(fā)器。
背景技術：
在宇宙空間中，存在大量高能粒子(質子、電子、重離子)和帶電粒子。集成電路受這些高能粒子和帶電粒子的轟擊后，集成電路中會產(chǎn)生電子脈沖，可能使集成電路內部節(jié)點原有的電平發(fā)生翻轉，此效應稱為單粒子翻轉(SEU)。單粒子轟擊集成電路的LET(線性能量轉移)值越高，產(chǎn)生的電子脈沖越強。航空、航天領域中使用的集成電路都會受到單粒子翻轉的威脅，使集成電路工作不穩(wěn)定，甚至產(chǎn)生致命的錯誤，因此開發(fā)先進的集成電路抗單粒子翻轉加固技術尤為重要。集成電路的抗單粒子翻轉加固技術可以分為系統(tǒng)級加固、電路級加固和器件級加固。系統(tǒng)級加固的集成電路可靠性高，但版圖面積大、功耗大、運行速度慢。器件級加固的集成電路運行速度快，版圖面積小、功耗低，但器件級加固實現(xiàn)難度大，成本高。電路級加固的集成電路可靠性高，版圖面積、功耗和運行速度優(yōu)于系統(tǒng)級加固的集成電路，且實現(xiàn)難度和成本小于器件級加固的集成電路，是十分重要的集成電路抗單粒子翻轉加固方法。D觸發(fā)器是時序邏輯電路中使用最多的單元之一，其抗單粒子翻轉能力直接決定了集成電路的抗單粒子翻轉能力。對D觸發(fā)器進行電路級加固可以在較小的版圖面積、功耗和成本下有效地提高集成電路的抗單粒子翻轉能力。傳統(tǒng)的D觸發(fā)器為主從D觸發(fā)器，一般由主級鎖存器和從級鎖存器串聯(lián)構成，鎖存器的抗單粒子翻轉加固是實現(xiàn)D觸發(fā)器抗單粒子加固的有效方法。T. Clain等人在IEEE Transaction on Nuclear Science (IEEE 原子能禾斗學學報)上發(fā)表的 “Upset Hardened Memory Design for Submicron CMOS ^Technology”(在亞微米 CMOS 技術下的翻轉加固存儲單元設計)(1996年12月第6期43卷，第觀74 2878頁)提出了一種冗余加固的鎖存器，該鎖存器在經(jīng)典鎖存器結構的基礎上增加了一個反相器和一個反饋回路，與原有反相器和反饋回路互為冗余電路。反相器中N管的輸入和P管的輸入分離，分別連接兩個反饋回路，反饋回路中C2MOS電路的N管和P管的輸入分別來自兩個反相器的輸出。該鎖存器的信號輸入和信號保存由C2MOS時鐘電路控制。該冗余加固的鎖存器優(yōu)點在于轟擊一個節(jié)點時產(chǎn)生的翻轉電平可以通過其冗余電路內對應節(jié)點的正確電平恢復到原來狀態(tài)。該冗余加固的鎖存器的不足在于輸入端兩個互為冗余的C2MOS電路共用一個上拉PMOS管和一個下拉NMOS管，使反饋回路中C2MOS電路的輸出節(jié)點與冗余電路對應節(jié)點之間存在一個間接通路，當單粒子轟擊使該C2MOS電路輸出節(jié)點的電平翻轉，則該翻轉電平會沿間接通路傳播到冗余電路的對應節(jié)點，如果單粒子轟擊的LET值較高，則兩個互為冗余的電路均會發(fā)生電平翻轉，最終使鎖存器的輸出也發(fā)生翻轉。由兩個該種冗余加固的鎖存器串聯(lián)組成的傳統(tǒng)冗余加固的D觸發(fā)器，當單粒子轟擊的LET值較高，則兩個互為冗余的電路也均會發(fā)生電平翻轉，最終使傳統(tǒng)冗余加固的D觸發(fā)器的輸出也發(fā)生翻轉。R. Naseer等人在the 48thIEEE International Midwest Symposium on Circuits and Systems (第 48 屆 IEEE 電路和系統(tǒng)中西部國際會議)上發(fā)表的“The DF-DICE Storage Element for Immunity to Soft Errors”(對軟錯誤免疫的DF-DICE存儲單元)也提出了一種與上述鎖存器結構類似的冗余加固的鎖存器。此鎖存器輸入端的兩個C2MOS電路是完全獨立的，兩個互為冗余的電路中對應節(jié)點不存在間接通路，克服了 T. Clain等人提出的冗余加固的鎖存器的不足之處。但R. Naseer等人提出的冗余加固的鎖存器在反饋回路中使用了傳輸門結構，當一個節(jié)點受單粒子轟擊發(fā)生翻轉時，其冗余電路將正確電平通過傳輸門反饋至該節(jié)點。由于傳輸門結構的噪聲容限較低，反饋回路的信號反饋能力較弱，當單粒子轟擊的LET值較高時，反饋回路不能使該節(jié)點恢復正確電平，嚴重影響了該鎖存器抗單粒子翻轉能力。由兩個該種冗余加固的鎖存器串聯(lián)組成的傳統(tǒng)冗余加固的D觸發(fā)器，當單粒子轟擊的LET值較高時，也會因為反饋回路中的傳輸門結構，不能使該節(jié)點恢復正確電平，影響了該傳統(tǒng)冗余加固的D 觸發(fā)器抗單粒子翻轉能力。專利號為CN101499788A的中國專利公開了一種抗單粒子翻轉和單粒子瞬態(tài)脈沖的D觸發(fā)器。該發(fā)明是一種結構類似于時間采樣結構的D觸發(fā)器，包括兩個多路開關、兩個延遲電路、兩個保護門電路和三個反相器，實現(xiàn)了 D觸發(fā)器的抗單粒子翻轉加固。由于采用延遲電路和保護門電路來屏蔽轟擊產(chǎn)生的電子脈沖，當單粒子轟擊的LET值較高時，電子脈沖寬度會大于延遲電路的延遲時間，使保護門電路的輸出電平發(fā)生翻轉，大大降低了該D 觸發(fā)器的抗單粒子翻轉能力。某些集成電路需要控制集成電路中D觸發(fā)器的狀態(tài)，強制D觸發(fā)器輸入低電平。 在D觸發(fā)器原有的結構基礎上增加同步復位電路和同步復位信號輸入端，從而實現(xiàn)D觸發(fā)器的同步復位結構，并通過同步復位信號來控制D觸發(fā)器的同步復位功能，但目前這種可同步復位D觸發(fā)器抗單粒子翻轉能力不高，不利于在航空、航天等領域的集成電路芯片中使用。

發(fā)明內容
本發(fā)明要解決的技術問題是，針對目前抗單粒子翻轉的可同步復位D觸發(fā)器抗單粒子翻轉能力不高的問題，提出一種抗單粒子翻轉的可同步復位D觸發(fā)器，它可以在較高 LET值的單粒子轟擊下正常工作而不產(chǎn)生單粒子翻轉。本發(fā)明提出的抗單粒子翻轉的可同步復位D觸發(fā)器由時鐘電路、主鎖存器、從鎖存器、第一反相器電路和第二反相器電路組成。本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器有三個輸入端和兩個輸出端。三個輸入端分別是CK即時鐘信號輸入端、D即數(shù)據(jù)信號輸入端和RN即同步復位信號輸入端；兩個輸出端分別是Q和QN，Q和QN輸出一對相反的數(shù)據(jù)信號。時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN。時鐘電路為一個兩級反相器，由第一級反相器和第二級反相器組成；第一級反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時鐘電路的另一個輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極1^1、Ps2 連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。主鎖存器和從鎖存器均為冗余加固的鎖存器。主鎖存器和從鎖存器前后串聯(lián)，并均與時鐘電路連接。從鎖存器還分別與第一反相器電路和第二反相器電路連接。主鎖存器有四個輸入端和一個輸出端，四個輸入端為D、C、CN、RN，一個輸出端為 M0。主鎖存器由十二個PMOS管和十二個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三PMOS管的柵極Pg3連接D，漏極Pd3連接第四PMOS管的源極1^4，源極Ps3連接電源VDD ；第四PMOS管的柵極Pg4連接C，漏極Pd4連接第三NMOS管的漏極Nd3，源極Ps4連接Pd3 ；第五PMOS管的柵極Pg5連接RN，漏極Pd5 連接Pd3，源極Ps5連接電源VDD ；第六PMOS管的柵極Pg6連接D，漏極Pd6連接第七PMOS 管的源極1^7，源極Ps6連接電源VDD ；第七PMOS管的柵極Pg7連接C，漏極Pd7連接第六 NMOS管的漏極Nd6，源極Ps7連接Pd6 ；第八PMOS管的柵極Pg8連接RN，漏極Pd8連接Pd6， 源極PsS連接電源VDD ；第九PMOS管的柵極Pg9連接Pd4，漏極Pd9連接第九NMOS管的漏極Nd9并作為主鎖存器的輸出端M0，源極Ps9連接電源VDD ；第十PMOS管的柵極I^glO連接 Pd7，漏極PdlO連接第十NMOS管的漏極NdlO，源極I3sIO連接電源VDD ；第i^一 PMOS管的柵極I^gll連接PdlO，漏極Pdll連接第十二 PMOS管的源極1^12，源極I3sIl連接電源VDD ；第十二 PMOS管的柵極1^12連接CN，漏極Pdl2連接第i^一 NMOS管的漏極Ndl 1，源極1^12連接Pdll ；第十三PMOS管的柵極1^13連接Pd9，漏極Pdl3連接第十四PMOS管的源極1^14， 源極1^13連接電源VDD ；第十四PMOS管的柵極I3gH連接CN，漏極Pdl4連接第十三NMOS 管的漏極Ndl3，源極1^14連接Pdl3 ；第三NMOS管的柵極Ng3連接CN，漏極Nd3連接Pd4， 源極Ns3連接第四NMOS管的漏極Nd4 ；第四NMOS管的柵極Ng4連接RN，漏極Nd4連接Ns3， 源極Ns4連接第五NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接D，漏極Nd5連接Ns4， 源極Ns5連接電源VSS ；第六NMOS管的柵極Ng6連接CN，漏極Nd6連接Pd7，源極Ns6連接第七NMOS管的漏極Nd7 ；第七NMOS管的柵極Ng7連接RN，漏極Nd7連接Ns6，源極Ns7連接第八NMOS管的漏極Nd8 ；第八NMOS管的柵極Ng8連接D，漏極Nd8連接Ns7，源極Ns8連接電源VSS ；第九NMOS管的柵極Ng9連接Pd7，漏極Nd9連接Pd9，源極Ns9接地VSS ；第十 NMOS管的柵極NglO連接Pd4，漏極NdlO連接PdlO，源極NslO接地VSS ；第i^一 NMOS管的柵極Ngll連接C，漏極Ndll連接Pdl2，源極Nsll連接第十二 NMOS管的漏極Ndl2 ；第十二 NMOS管的柵極Ngl2連接Pd9，漏極Ndl2連接Nsl 1，源極Nsl2接地VSS ；第十三NMOS管的柵極Ngl3連接C，漏極Ndl3連接Pdl4，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四 NMOS管的柵極Ngl4連接PdlO，漏極Ndl4連接Nsl3，源極Nsl4接地VSS。從鎖存器有三個輸入端和兩個輸出端，三個輸入端為M0、C、CN，兩個輸出端為SO、 SON。從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第十五PMOS管的柵極1^15連接M0，漏極Pdl5連接第十六PMOS管的源極1^16，源極1^15連接電源VDD ；第十六PMOS管的柵極1^16連接CN， 漏極Pdl6連接第十五NMOS管的漏極Ndl5，源極連接Pdl5 ；第十七PMOS管的柵極1^17連接M0，漏極Pdl7連接第十八PMOS管的源極1^18，源極1^17連接電源VDD ；第十八PMOS管的柵極1^18連接CN，漏極Pdl8連接第十七NMOS管的漏極Ndl7，源極1^18連接Pdl7 ；第十九PMOS管的柵極1^19連接Pdl8，漏極Pdl9連接第十九NMOS管的漏極Ndl9并作為從鎖存器的一個輸出端S0，源極Psl9連接電源VDD ；第二十PMOS管的柵極1^20連接Pdl6，漏極Pd20連接第二十NMOS管的漏極Nd20，源極1^20連接電源VDD ；第二i^一 PMOS管的柵極 Pg21連接Pd20，漏極Pd21連接第二十二 PMOS管的源極1^22，源極1^21連接電源VDD ；第二十二 PMOS管的柵極1^22連接C，漏極Pd22連接第二i^一 NMOS管的漏極Nd21，源極1^22 連接Pd21 ；第二十三PMOS管的柵極1^23連接Pdl9，漏極Pd23連接第二十四PMOS管的源極PW4，源極1^23連接電源VDD ；第二十四PMOS管的柵極1 連接C，漏極PdM連接第二十三NMOS管的漏極Nd23并作為從鎖存器的另一個輸出端SON，源極I^sM連接Pd23 ；第十五NMOS管的柵極Ngl5連接C，漏極Ndl5連接Pdl6，源極Nsl5連接第十六NMOS管的漏極Ndl6 ；第十六NMOS管的柵極Ngl6連接M0，漏極Ndl6連接Nsl5，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7連接C，漏極Ndl7連接Pdl8，源極Nsl7連接第十八NMOS管的漏極Ndl8 ；第十八NMOS管的柵極Ngl8連接M0，漏極Ndl8連接Nsl7，源極Nsl8接地VSS ；第十九NMOS管的柵極Ngl9連接Pdl6，漏極Ndl9連接Pdl9，源極Nsl9接地VSS ；第二十NMOS 管的柵極Ng20連接Pdl8，漏極Nd20連接Pd20，源極Ns20接地VSS ；第二i^一 NMOS管的柵極Ng21連接CN，漏極Nd21連接Pd22，源極Ns21連接第二十二 NMOS管的漏極Nd22 ；第二十二 NMOS管的柵極Ng22連接Pdl9，漏極Nd22連接Ns21，源極Ns22接地VSS ；第二十三 NMOS管的柵極Ng23連接CN，漏極Nd23連接PdM，源極Ns23連接第二十四NMOS管的漏極 Nd24 ；第二十四NMOS管的柵極NgM連接Pd20，漏極NdM連接Ns23，源極NsM接地VSS。第一反相器電路有一個輸入端和一個輸出端，輸入端為S0，輸出端為QN。第一反相器電路由第二十五PMOS管和第二十五NMOS管組成。第二十五PMOS管的襯底和源極1^25 均連接電源VDD，第二十五NMOS管的襯底和源極Ns25均接地VSS。第二十五PMOS管的柵極1^25連接S0，漏極Pd25連接第二十五NMOS管的漏極Nd25，并作為第一反相器的輸出端 QN ；第二十五NMOS管的柵極Ng25連接S0，漏極Nd25連接Pd25。第二反相器電路有一個輸入端和一個輸出端，輸入端為SON，輸出端為Q。第二反相器電路由第二十六PMOS管和第二十六NMOS管組成。第二十六PMOS管的襯底和源極1^^6 均連接電源VDD，第二十六NMOS管的襯底和源極NW6均接地VSS。第二十六PMOS管的柵極1^26連接SON，漏極Pc^6連接第二十六NMOS管的漏極Nd26，并作為第二反相器的輸出端Q ；第二十六NMOS管的柵極Ng^連接SON，漏極而沈連接卩業(yè)6。本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器工作過程如下時鐘電路接收CK，對其進行緩沖后分別產(chǎn)生與CK反相的CN和與CK同相的C，并且把CN和C傳入到主鎖存器和從鎖存器。當CK為低電平時，CN為高電平、C為低電平，主鎖存器開啟，如果此時RN為高電平，D觸發(fā)器不進行同步復位，而是接收D并對其進行緩沖處理，同時輸出與D同相的MO ；如果此時RN為低電平，D觸發(fā)器進行同步復位，不接收D而是接收數(shù)據(jù)信號“0”，同時輸出的MO為低電平。在CK為低電平期間，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的M0，而是保存上一個CK下降沿采樣到的MO ；當CK為高電平，CN 為低電平、C為高電平期間，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的D，并輸出與D同相的M0。在CK為高電平期間從鎖存器開啟并接收主鎖存器的輸出M0，對MO進行緩沖處理并輸出與MO同相的SO和與MO反相的SON。在任意時刻第一反相器電路都要接收從鎖存器的輸出S0，對SO緩沖并輸出與SO反相的QN。在任意時刻第二反相器電路都要接收從鎖存器的輸出S0N，對SON緩沖并輸出與SON反相的Q。
采用本發(fā)明可以達到以下技術效果本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器的抗單粒子翻轉能力優(yōu)于傳統(tǒng)未加固的可同步復位D觸發(fā)器、時間采樣加固的可同步復位D觸發(fā)器和傳統(tǒng)冗余加固的可同步復位D觸發(fā)器。因為本發(fā)明對傳統(tǒng)未加固可同步復位D觸發(fā)器結構進行改造，對主鎖存器和從鎖存器均進行了雙模冗余加固，并針對主鎖存器C2MOS電路結構進行了改進，即分離互為冗余的C2MOS電路中的上拉電路和下拉電路，對從鎖存器C2MOS電路結構進行了改進，即分離互為冗余的C2MOS電路中的上PMOS管和下拉NMOS管，進一步提高了本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器的抗單粒子翻轉能力。本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器適合用于抗單粒子翻轉加固集成電路的標準單元庫，應用于航空、航天等領域。


圖1為本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器邏輯結構示意圖。圖2為本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器中時鐘電路結構示意圖。圖3為本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器中主鎖存器結構示意圖。圖4為本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器中從鎖存器結構示意圖。圖5為本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器中第一反相器電路結構示意圖。圖6為本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器中第二反相器電路結構示意圖。
具體實施例方式圖1為本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器邏輯結構示意圖。本發(fā)明由時鐘電路(如圖2所示)、主鎖存器(如圖3所示)、從鎖存器(如圖4所示)、第一反相器電路(如圖5所示)和第二反相器電路(如圖6所示)組成。本發(fā)明有三個個輸入端和兩個輸出端。三個輸入端分別是CK即時鐘信號輸入端、D即數(shù)據(jù)信號輸入端和RN即同步復位信號輸入端；兩個輸出端分別是Q和QN，Q和QN輸出一對相反的數(shù)據(jù)信號。時鐘電路接收 CK,對CK進行緩沖處理后分別輸出C和CN。主鎖存器接收D以及C和CN，主鎖存器在C和 CN的控制下對D進行鎖存處理后輸出M0。從鎖存器接收MO以及C和CN，從鎖存器在C和 CN的控制下對MO進行鎖存處理后分別輸出S0、S0N。第一反相器電路接收S0，對其進行緩沖處理后輸出QN。第二反相器電路接收SON，對其進行緩沖處理后輸出Q。當RN為低電平時，本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器進行同步復位；當RN為高電平時，本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器正常工作。如圖2所示，時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN。 時鐘電路為一個兩級反相器，第一級反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS 管的柵極I^gl連接CK，漏極Pdl連接第一NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端 CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時鐘電路的另一個輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極I3s 1、Ps2連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。(與前一致)如圖3所示，主鎖存器有四個輸入端和一個輸出端，四個輸入端為D、C、CN、RN，一個輸出端為M0。主鎖存器由十二個PMOS管和十二個NMOS管組成，主鎖存器中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三PMOS管的柵極Pg3連接D，漏極Pd3連接第四PMOS管的源極1^4，源極Ps3連接電源VDD ；第四PMOS管的柵極Pg4連接 C，漏極Pd4連接第三NMOS管的漏極Nd3，源極Ps4連接Pd3 ；第五PMOS管的柵極Pg5連接 RN,漏極Pd5連接Pd3，源極Ps5連接電源VDD ；第六PMOS管的柵極Pg6連接D，漏極Pd6連接第七PMOS管的源極1^7，源極Ps6連接電源VDD ；第七PMOS管的柵極Pg7連接C，漏極 Pd7連接第六NMOS管的漏極Nd6，源極Ps7連接Pd6 ；第八PMOS管的柵極Pg8連接RN，漏極 Pd8連接Pd6，源極Ps8連接電源VDD ；第九PMOS管的柵極Pg9連接Pd4，漏極Pd9連接第九 NMOS管的漏極Nd9并作為主鎖存器的輸出端M0，源極Ps9連接電源VDD ；第十PMOS管的柵極I^glO連接Pd7，漏極PdlO連接第十NMOS管的漏極NdlO，源極I3sIO連接電源VDD ；第i^一 PMOS管的柵極I^gll連接PdlO，漏極Pdll連接第十二 PMOS管的源極1^12，源極I3sIl連接電源VDD ；第十二 PMOS管的柵極1^12連接CN，漏極Pdl2連接第i^一 NMOS管的漏極Ndl 1， 源極1^12連接Pdll ；第十三PMOS管的柵極1^13連接Pd9，漏極Pdl3連接第十四PMOS管的源極I3SH,源極1^13連接電源VDD ；第十四PMOS管的柵極I3gH連接CN，漏極Pdl4連接第十三NMOS管的漏極Ndl3，源極1^14連接Pdl3 ；第三NMOS管的柵極Ng3連接CN，漏極Nd3 連接Pd4，源極Ns3連接第四NMOS管的漏極Nd4 ；第四NMOS管的柵極Ng4連接RN，漏極Nd4 連接Ns3，源極Ns4連接第五NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接D，漏極Nd5 連接Ns4，源極Ns5連接電源VSS ；第六NMOS管的柵極Ng6連接CN，漏極Nd6連接Pd7，源極 Ns6連接第七NMOS管的漏極Nd7 ；第七NMOS管的柵極Ng7連接RN，漏極Nd7連接Ns6，源極 Ns7連接第八NMOS管的漏極Nd8 ；第八NMOS管的柵極Ng8連接D，漏極Nd8連接Ns7，源極 Ns8連接電源VSS ；第九NMOS管的柵極Ng9連接Pd7，漏極Nd9連接Pd9，源極Ns9接地VSS ； 第十NMOS管的柵極NglO連接Pd4，漏極NdlO連接PdlO，源極NslO接地VSS ；第i^一 NMOS 管的柵極Ngll連接C，漏極Ndll連接Pdl2，源極Nsll連接第十二 NMOS管的漏極Ndl2 ’第十二 NMOS管的柵極Ng 12連接Pd9，漏極Nd 12連接Nsl 1，源極Nsl2接地VSS ；第十三NMOS 管的柵極Ngl3連接C，漏極Ndl3連接Pdl4，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四NMOS管的柵極Ngl4連接PdlO，漏極Ndl4連接Ns 13，源極Ns 14接地VSS。如圖4所示，從鎖存器有三個輸入端和兩個輸出端，三個輸入端為M0、C、CN，兩個輸出端為SO、SON。從鎖存器由十個PMOS管和十個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第十五PMOS管的柵極1^15連接M0， 漏極Pdl5連接第十六PMOS管的源極1^16，源極1^15連接電源VDD ；第十六PMOS管的柵極 Pgie連接CN，漏極Pdl6連接第十五NMOS管的漏極Ndl5，源極連接Pdl5 ；第十七PMOS管的柵極1^17連接M0，漏極Pdl7連接第十八PMOS管的源極1^18，源極1^17連接電源VDD ；第十八PMOS管的柵極1^18連接CN，漏極Pdl8連接第十七NMOS管的漏極Ndl7，源極1^18連接Pdl7 ；第十九PMOS管的柵極1^19連接Pdl8，漏極Pdl9連接第十九NMOS管的漏極Ndl9 并作為從鎖存器的一個輸出端S0，源極1^19連接電源VDD ；第二十PMOS管的柵極1^20連接Pdl6，漏極Pd20連接第二十NMOS管的漏極Nd20，源極1^20連接電源VDD ；第二i^一 PMOS 管的柵極1^21連接Pd20，漏極Pd21連接第二十二 PMOS管的源極1^22，源極1^21連接電源VDD ；第二十二 PMOS管的柵極1^22連接C，漏極Pd22連接第二十一 NMOS管的漏極Nd21，源極1^22連接Pd21 ；第二十三PMOS管的柵極1^23連接Pdl9，漏極Pd23連接第二十四PMOS 管的源極I^sM，源極1^23連接電源VDD ；第二十四PMOS管的柵極1 連接C，漏極PdM連接第二十三NMOS管的漏極Nd23并作為從鎖存器的另一個輸出端SON，源極I^M連接Pd23 ； 第十五NMOS管的柵極Ngl5連接C，漏極Ndl5連接Pdl6，源極Nsl5連接第十六NMOS管的漏極Ndl6 ；第十六NMOS管的柵極Ngl6連接M0，漏極Ndl6連接Nsl5，源極Nsl6接地VSS ； 第十七NMOS管的柵極Ngl7連接C，漏極Ndl7連接Pdl8，源極Nsl7連接第十八NMOS管的漏極Ndl8 ；第十八NMOS管的柵極Ngl8連接M0，漏極Ndl8連接Nsl7，源極Nsl8接地VSS ； 第十九NMOS管的柵極Ngl9連接Pdl6，漏極Ndl9連接Pdl9，源極Nsl9接地VSS ；第二十 NMOS管的柵極Ng20連接Pdl8，漏極Nd20連接Pd20，源極Ns20接地VSS ；第二i^一 NMOS管的柵極Ng21連接CN，漏極Nd21連接Pd22，源極Ns21連接第二十二 NMOS管的漏極Nd22 ；第二十二 NMOS管的柵極Ng22連接Pdl9，漏極Nd22連接Ns21，源極Ns22接地VSS ；第二十三 NMOS管的柵極Ng23連接CN，漏極Nd23連接PdM，源極Ns23連接第二十四NMOS管的漏極 Nd24 ；第二十四NMOS管的柵極NgM連接Pd20，漏極NdM連接Ns23，源極NsM接地VSS。如圖5所示，第一反相器電路有一個輸入端和一個輸出端，輸入端為S0，輸出端為 QN。第一反相器電路由第二十五PMOS管和第二十五NMOS管組成。第二十五PMOS管的襯底和源極1^25均連接電源VDD，第二十五NMOS管的襯底和源極Ns25均接地VSS。第二十五 PMOS管的柵極1^25連接S0，漏極Pd25連接第二十五NMOS管的漏極Nd25，并作為第一反相器的輸出端QN ；第二十五NMOS管的柵極Ng25連接S0，漏極Nd25連接Pd25。如圖6所示，第二反相器電路有一個輸入端和一個輸出端，輸入端為SON，輸出端為Q。第二反相器電路由第二十六PMOS管和第二十六NMOS管組成。第二十六PMOS管的襯底和源極I3S^均連接電源VDD，第二十六NMOS管的襯底和源極NW6均接地VSS。第二十六 PMOS管的柵極1 連接SON，漏極Pc^6連接第二十六NMOS管的漏極Nd26，并作為第二反相器的輸出端Q ；第二十六NMOS管的柵極Ng^連接SON，漏極而沈連接Pc^6。北京原子能研究院H-13串列加速器可以產(chǎn)生LET值分別為2. 88MeV · cm2/mg、 8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 和 17. OMeV · cm2/mg 的四種地面重離子輻照測試環(huán)境。將處于正常工作狀態(tài)的傳統(tǒng)未加固的可同步復位D觸發(fā)器、傳統(tǒng)冗余加固的可同步復位D觸發(fā)器、時間采樣加固的可同步復位D觸發(fā)器和本發(fā)明抗單粒子翻轉的可同步復位D 觸發(fā)器置于北京原子能研究院H-13串列加速器產(chǎn)生的LET值分別為2. 88MeV · cm2/mg、 8. 62MeV · cm2/mg、12. 6MeV · cm2/mg和17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境中，觀察各D觸發(fā)器是否發(fā)生單粒子翻轉，得到各D觸發(fā)器發(fā)生單粒子翻轉需要的最低LET值數(shù)據(jù)。表1為使用北京原子能研究院H-13串列加速器進行的地面重粒子輻照測試得到的傳統(tǒng)未加固的可同步復位D觸發(fā)器、傳統(tǒng)冗余加固的可同步復位D觸發(fā)器、時間采樣加固的可同步復位D觸發(fā)器和本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器發(fā)生單粒子翻轉需要的最低 LET值數(shù)據(jù)。傳統(tǒng)未加固的可同步復位D觸發(fā)器在LET值為2. 88MeV -cmVmg^. 62MeV -cm2/ mg、12. 6MeV · cm2/mg和17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境工作時均發(fā)生單粒子翻轉，傳統(tǒng)冗余加固的可同步復位D觸發(fā)器在LET值為12. 6MeV · cm2/mg和17. OMeV · cm2/ mg的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉，時間采樣加固的可同步復位D觸發(fā)器在 LET 值為 8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 和 17. OMeV · cm2/mg 的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉，本發(fā)明抗單粒子翻轉的可同步復位D觸發(fā)器僅在LET值為 17. OMeV .cm2/mg的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉。從此表可以看出，本發(fā)明發(fā)生單粒子翻轉需要的最低LET值比傳統(tǒng)未加固的可同步復位D觸發(fā)器提高343 %，比傳統(tǒng)冗余加固的可同步復位D觸發(fā)器提高35%，比時間采樣加固的可同步復位D觸發(fā)器提高97%，故本發(fā)明的抗單粒子翻轉能力優(yōu)于傳統(tǒng)未加固的可同步復位D觸發(fā)器、時間采樣加固的可同步復位D觸發(fā)器和傳統(tǒng)冗余加固的可同步復位D觸發(fā)器，適合用于抗單粒子翻轉加固集成電路的標準單元庫，應用于航空、航天等領域。表 1
觸發(fā)器類型傳統(tǒng)未加固的可同步復位D觸發(fā)器傳統(tǒng)冗余加固的可同步復位D觸發(fā)器時間采樣加固的可同步復位D 觸發(fā)器本發(fā)明抗單粒子翻轉的可同步復位 D觸發(fā)器發(fā)生單粒子翻轉需要的最低LET值 (MeV · cm2/m g)2.8812.68.6217.0
權利要求
1. 一種抗單粒子翻轉的可同步復位D觸發(fā)器，抗單粒子翻轉的可同步復位D觸發(fā)器由時鐘電路、主鎖存器、從鎖存器、第一反相器電路和第二反相器電路組成，有三個輸入端和兩個輸出端，三個輸入端分別是CK即時鐘信號輸入端、D即數(shù)據(jù)信號輸入端和RN即同步復位信號輸入端，兩個輸出端分別是Q和QN，Q和QN輸出一對相反的數(shù)據(jù)信號；時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN，時鐘電路為一個兩級反相器，由第一級反相器和第二級反相器組成；第一級反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端CN ；第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二匪OS管的漏極Nd2，并作為時鐘電路的另一個輸出端C ；第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2 ；第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極I3sIJd連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS ；第一反相器電路有一個輸入端和一個輸出端，輸入端為S0，輸出端為QN ；第一反相器電路由第二十五PMOS管和第二十五NMOS管組成；第二十五PMOS管的襯底和源極1^25均連接電源VDD，第二十五NMOS 管的襯底和源極Ns25均接地VSS ；第二十五PMOS管的柵極1^25連接S0，漏極Pd25連接第二十五NMOS管的漏極Nd25，并作為第一反相器的輸出端QN ；第二十五NMOS管的柵極Ng25 連接S0，漏極Nd25連接Pd25 ；第二反相器電路有一個輸入端和一個輸出端，輸入端為SON， 輸出端為Q ；第二反相器電路由第二十六PMOS管和第二十六NMOS管組成；第二十六PMOS 管的襯底和源極I3S^均連接電源VDD，第二十六NMOS管的襯底和源極NW6均接地VSS ； 第二十六PMOS管的柵極1 連接SON，漏極Pc^6連接第二十六NMOS管的漏極Nd26，并作為第二反相器的輸出端Q ；第二十六NMOS管的柵極Ng^連接SON，漏極而沈連接Pc^6 ；主鎖存器和從鎖存器均為冗余加固的鎖存器，主鎖存器和從鎖存器前后串聯(lián)，并均與時鐘電路連接，從鎖存器還分別與第一反相器電路和第二反相器電路連接；其特征在于主鎖存器有四個輸入端和一個輸出端，四個輸入端為D、C、CN、RN，一個輸出端為MO ；主鎖存器由十二個PMOS管和十二個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS 管的襯底接地VSS ；第三PMOS管的柵極Pg3連接D，漏極Pd3連接第四PMOS管的源極1^4， 源極Ps3連接電源VDD ；第四PMOS管的柵極Pg4連接C，漏極Pd4連接第三NMOS管的漏極 Nd3，源極Ps4連接Pd3 ’第五PMOS管的柵極Pg5連接RN，漏極Pd5連接Pd3，源極Ps5連接電源VDD ；第六PMOS管的柵極Pg6連接D，漏極Pd6連接第七PMOS管的源極1^7，源極Ps6 連接電源VDD ；第七PMOS管的柵極Pg7連接C，漏極Pd7連接第六NMOS管的漏極Nd6，源極 Ps7連接Pd6 ；第八PMOS管的柵極Pg8連接RN，漏極Pd8連接Pd6，源極Ps8連接電源VDD ； 第九PMOS管的柵極Pg9連接Pd4，漏極Pd9連接第九NMOS管的漏極Nd9并作為主鎖存器的輸出端M0，源極Ps9連接電源VDD ；第十PMOS管的柵極I^glO連接Pd7，漏極PdlO連接第十NMOS管的漏極NdlO，源極I3SlO連接電源VDD ；第i^一 PMOS管的柵極I^gll連接PdlO， 漏極Pdll連接第十二 PMOS管的源極1^12，源極I^l 1連接電源VDD ；第十二 PMOS管的柵極1^12連接CN，漏極Pdl2連接第i^一 NMOS管的漏極Ndl 1，源極1^12連接Pdll ；第十三 PMOS管的柵極1^13連接Pd9，漏極Pdl3連接第十四PMOS管的源極1^14，源極1^13連接電源VDD ；第十四PMOS管的柵極1^14連接CN，漏極Pdl4連接第十三NMOS管的漏極Ndl3， 源極I3SH連接Pdl3 ；第三NMOS管的柵極Ng3連接CN，漏極Nd3連接Pd4，源極Ns3連接第四NMOS管的漏極Nd4 ；第四NMOS管的柵極Ng4連接RN，漏極Nd4連接Ns3，源極Ns4連接第五NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接D，漏極Nd5連接Ns4，源極Ns5連接電源VSS ；第六NMOS管的柵極Ng6連接CN，漏極Nd6連接Pd7，源極Ns6連接第七NMOS管的漏極Nd7 ；第七NMOS管的柵極Ng7連接RN，漏極Nd7連接Ns6，源極Ns7連接第八NMOS 管的漏極Nd8 ；第八NMOS管的柵極Ng8連接D，漏極Nd8連接Ns7，源極Ns8連接電源VSS ； 第九NMOS管的柵極Ng9連接Pd7，漏極Nd9連接Pd9，源極Ns9接地VSS ；第十NMOS管的柵極NglO連接Pd4，漏極NdlO連接PdlO，源極NslO接地VSS ；第i^一 NMOS管的柵極Ngll連接C，漏極Ndll連接Pdl2，源極Nsll連接第十二 NMOS管的漏極Ndl2 ；第十二 NMOS管的柵極Ngl2連接Pd9，漏極Ndl2連接Nsl 1，源極Nsl2接地VSS ；第十三NMOS管的柵極Ngl3連接C，漏極Ndl3連接Pdl4，源極Nsl3連接第十四NMOS管的漏極Ndl4 ；第十四NMOS管的柵極Ngl4連接PdlO，漏極Ndl4連接Nsl3，源極Nsl4接地VSS ；從鎖存器有三個輸入端和兩個輸出端，三個輸入端為M0、C、CN，兩個輸出端為SO、SON ；從鎖存器由十個PMOS管和十個 NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ； 第十五PMOS管的柵極1^15連接M0，漏極Pdl5連接第十六PMOS管的源極1^16，源極1^15 連接電源VDD ；第十六PMOS管的柵極1^16連接CN，漏極Pdl6連接第十五NMOS管的漏極 Ndl5，源極連接Pdl5 ；第十七PMOS管的柵極1^17連接M0，漏極Pdl7連接第十八PMOS管的源極1^18，源極1^17連接電源VDD ；第十八PMOS管的柵極1^18連接CN，漏極Pdl8連接第十七NMOS管的漏極Ndl7，源極Psl8連接Pdl7 ；第十九PMOS管的柵極1^19連接Pdl8， 漏極Pdl9連接第十九NMOS管的漏極Ndl9并作為從鎖存器的一個輸出端S0，源極1^19連接電源VDD ；第二十PMOS管的柵極1^20連接Pdl6，漏極Pd20連接第二十NMOS管的漏極 Nd20，源極1^20連接電源VDD ；第二i^一 PMOS管的柵極1^21連接Pd20，漏極Pd21連接第二十二 PMOS管的源極1^22，源極1^21連接電源VDD ；第二十二 PMOS管的柵極1^22連接C， 漏極Pd22連接第二i^一 NMOS管的漏極Nd21，源極1^22連接Pd21 ；第二十三PMOS管的柵極1^23連接Pdl9，漏極Pd23連接第二十四PMOS管的源極I^sM，源極1^23連接電源VDD ； 第二十四PMOS管的柵極1 連接C，漏極PdM連接第二十三NMOS管的漏極Nd23并作為從鎖存器的另一個輸出端SON，源極I^M連接Pd23 ；第十五NMOS管的柵極Ngl5連接C，漏極Ndl5連接Pdl6，源極Nsl5連接第十六NMOS管的漏極Ndl6 ；第十六NMOS管的柵極Ngl6 連接M0，漏極Ndl6連接Nsl5，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7連接C，漏極 Ndl7連接Pdl8，源極Nsl7連接第十八NMOS管的漏極Ndl8 ；第十八NMOS管的柵極Ngl8連接M0，漏極Ndl8連接Nsl7，源極Nsl8接地VSS ；第十九NMOS管的柵極Ngl9連接Pdl6，漏極Ndl9連接Pdl9，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接Pdl8，漏極Nd20連接Pd20，源極Ns20接地VSS ；第二i^一 NMOS管的柵極Ng21連接CN，漏極Nd21連接Pd22， 源極Ns21連接第二十二 NMOS管的漏極Nd22 ；第二十二 NMOS管的柵極Ng22連接Pdl9，漏極Nd22連接Ns21，源極Ns22接地VSS ；第二十三NMOS管的柵極Ng23連接CN，漏極Nd23連接Pd24，源極Ns23連接第二十四NMOS管的漏極NdM ；第二十四NMOS管的柵極NgM連接 Pd20，漏極NdM連接Ns23，源極NsM接地VSS。
全文摘要
本發(fā)明公開了一種抗單粒子翻轉的可同步復位D觸發(fā)器，目的是提高可復位D觸發(fā)器抗單粒子翻轉能力。它由時鐘電路、主鎖存器、從鎖存器、第一反相器電路和第二反相器電路組成，主鎖存器由十二個PMOS管和十二個NMOS管組成，從鎖存器由十個PMOS管和十個NMOS管組成，主鎖存器和從鎖存器均進行了雙模冗余加固，主鎖存器和從鎖存器的C2MOS電路結構均進行了改進，即主鎖存器中分離互為冗余的C2MOS電路中的上拉電路和下拉電路，從鎖存器中分離互為冗余的C2MOS電路中的上PMOS管和下拉NMOS管。本發(fā)明抗單粒子翻轉的可復位D觸發(fā)器的抗單粒子翻轉能力強，適合用于抗單粒子翻轉加固集成電路的標準單元庫，應用于航空、航天等領域。
文檔編號H03K3/02GK102394598SQ20111032379
公開日2012年3月28日 申請日期2011年10月21日 優(yōu)先權日2011年10月21日
發(fā)明者何益百, 劉必慰, 劉真, 李振濤, 李鵬, 杜延康, 梁斌, 池雅慶, 陳建軍 申請人:中國人民解放軍國防科學技術大學