專利名稱：冗余soi電路單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子集成電路設(shè)計(jì)領(lǐng)域，如航空電子的中的抗輻照加固技術(shù)，特別涉及航空專用集成電路基本電路單元的設(shè)計(jì)。
背景技術(shù)：
太空中的高能離子包括重粒子、質(zhì)子、α粒子、中子等，它們能導(dǎo)致半導(dǎo)體器件發(fā)生單粒子效應(yīng)，嚴(yán)重影響到航天器的可靠性和壽命。單粒子效應(yīng)是指輻射中的高能帶電離子在穿過(guò)電子器件敏感區(qū)時(shí)，能量沉積，產(chǎn)生大量的電子-空穴對(duì)，并在漂移過(guò)程中分別被 N區(qū)和P區(qū)所收集，從而產(chǎn)生瞬時(shí)脈沖，使器件敏感節(jié)點(diǎn)的邏輯狀態(tài)受到影響的現(xiàn)象。其中， 造成器件節(jié)點(diǎn)產(chǎn)生電平錯(cuò)誤翻轉(zhuǎn)的單粒子效應(yīng)(single event effect, SEE)稱為軟錯(cuò)誤。單粒子效應(yīng)是誘發(fā)航天設(shè)備發(fā)生異常的主要輻射效應(yīng)之一，隨著電子設(shè)備集成度的不斷提高和特征尺寸的不斷縮小，供給電壓越來(lái)越低，臨界電荷越來(lái)越小，導(dǎo)致單粒子效應(yīng)也越來(lái)越容易發(fā)生。如何解決航空電子器件中的單粒子翻轉(zhuǎn)問(wèn)題，成為現(xiàn)在航空電子器件設(shè)計(jì)中一個(gè)關(guān)鍵問(wèn)題。按照瞬時(shí)脈沖的產(chǎn)生位置以及影響，單粒子效應(yīng)可分為很多種，在集成電路中發(fā)生頻率最高的是單粒子瞬時(shí)脈沖效應(yīng)(single event transient, SET)和單粒子翻轉(zhuǎn)效應(yīng) (single event upset, SEU)。瞬時(shí)脈沖在組合邏輯路徑上產(chǎn)生并被傳播，稱為SET，SET導(dǎo)致的錯(cuò)誤邏輯狀態(tài)被鎖存器存儲(chǔ)，發(fā)生電平翻轉(zhuǎn)，稱為SEU，直接發(fā)生在存儲(chǔ)器件內(nèi)部的錯(cuò)誤邏輯狀態(tài)翻轉(zhuǎn)也稱為SEU。互補(bǔ)MOS(CMC)Q采用兩種類型的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(metal-oxide-semiconductor-filed-effect transistor,M0SFET)來(lái)構(gòu)建電路。一種稱為 N溝道M0SFET， 它以帶負(fù)電荷的電子作為載流子，另一種晶體管稱為P溝道M0SFET，它以正電荷為載流子。 CMOS邏輯電路基于用晶體管的互補(bǔ)對(duì)作為開(kāi)關(guān)。一個(gè)互補(bǔ)對(duì)由一個(gè)NMOS管和一個(gè)PMOS管組成，它們的柵極連在一起。CMOS由NMOS邏輯網(wǎng)絡(luò)和與之對(duì)應(yīng)的PMOS邏輯網(wǎng)絡(luò)組成。圖 1(a)是一個(gè)CMOS的反相器，其中11為PMOS管，12為NMOS管。當(dāng)A = 0，Y= 1時(shí)，反偏PN 結(jié)在高能離子的輻照下，產(chǎn)生襯底電流從而產(chǎn)生SET，其等效電路如圖1(b)所示，其中120 為等效的PN結(jié)。當(dāng)高能離子入射到一個(gè)反偏的PN結(jié)耗盡區(qū)及其以下體硅區(qū)域時(shí)，沿著粒子入射途徑，硅被電離，產(chǎn)生電子-空穴對(duì)的等離子體，它的濃度比襯底摻雜濃度要高幾個(gè)數(shù)量級(jí)，該等離子體被周?chē)暮谋M區(qū)中和，造成耗盡區(qū)電場(chǎng)的等勢(shì)面變形，該變形區(qū)會(huì)產(chǎn)生很強(qiáng)的電場(chǎng)，使沿著入射途徑產(chǎn)生的電子-空穴對(duì)發(fā)生分離，在體硅器件中，空穴被移向襯底，形成襯底電流，電子則在電場(chǎng)作用下被正電極收集。隨著等離子體濃度的降低，PN結(jié)耗盡區(qū)又開(kāi)始形成。當(dāng)被正電極收集的電子數(shù)量增加到一定程度時(shí)，可能會(huì)使器件所在的電路節(jié)點(diǎn)發(fā)生邏輯翻轉(zhuǎn)，從而導(dǎo)致SET，或者是SEU?，F(xiàn)在對(duì)于航空器件的中SET和SEU，都是采用分開(kāi)抑制的方法，而且對(duì)于單粒子引起的SET效應(yīng)還沒(méi)有很好的方法加以抑制和消除。對(duì)于組合邏輯單元產(chǎn)生的SET效應(yīng)，一般采用短脈沖濾波的方法來(lái)抑制(參考文獻(xiàn)A. Balasubramanian, B. L. Bhuva, J. D. Black,L. W. Massengill, "RHBD Techniques for Mitigating Effects of Single-Event Hits Using Guard-Gates”，IEEE Trans. Nuc 1. Sci，vol. 52，no. 6，Dec. 2005，2531-2535)，但是會(huì)引入很大的時(shí)序延遲；對(duì)于時(shí)序邏輯單元的SEU效應(yīng)，一般采用三模冗余(Triple Modular Redundancy,TMR)(參考文獻(xiàn)J. Von Neumann,"Probabilistic logics and synthesis of reliable organisms from unreliable components," in Automata Studies, C. Shannon and J. McCarthy, Eds. Princeton, NJ =Prinction Univ. Press, 1956,43-98)或者雙互鎖單7Π (Dual Interlocked Storage Cell, DICE) (:T. Calin, M. Nicolaidis, and
R.Velazco, "Upset hardened memory design for submicron CMOS technology,，，IEEE Trans. Nuc 1. Sci. ,vol. 43, no. 6, 2874-2878, Dec. 1996.)來(lái)實(shí)現(xiàn)，但是會(huì)引入很大的面積開(kāi)銷(xiāo)。但是無(wú)論哪種方法都沒(méi)有辦法同時(shí)抑制SET效應(yīng)和SEU效應(yīng)。

發(fā)明內(nèi)容
本發(fā)明的目的是為了解決現(xiàn)有的航空專用集成電路中不能同時(shí)抑制SET效應(yīng)和 SEU效應(yīng)的問(wèn)題，提出了若干種冗余SOI電路單元。具體技術(shù)方案如下作為解決上述問(wèn)題的第1發(fā)明，如圖2(a)所示，一種部分冗余SOI反相器，包括 PMOS管21和匪OS管22、23，其中，PMOS管21的源極接外部電源；匪OS管23的源極接地； PMOS管21的柵極、NMOS管22的柵極與NMOS管23的柵極連接在一起，作為所述反相器的輸入端；NMOS管23的漏極與NMOS管22的源極相連；NMOS管22的漏極與PMOS管21的漏極相連，作為所述反相器的輸出端。作為解決上述問(wèn)題的第2發(fā)明，如圖2 (b)所示，一種全冗余SOI反相器，包括PMOS 管31、32和NMOS管33、34，其中，PMOS管31的源極接外部電源；NMOS管34的源極接地； PMOS管31的柵極、PMOS管32的柵極、NMOS管33的柵極和NMOS管34的柵極連接在一起， 作為所述反相器的輸入端；PMOS管31的漏極與PMOS管32的源極相連；PMOS管32的漏極與NMOS管33的漏極相連，作為所述反相器的輸出端；NMOS管33的源極與NMOS管34的漏極相連。作為解決上述問(wèn)題的第3發(fā)明，如圖6所示，一種部分冗余SOI與非門(mén)，包括PMOS 管41,42和NMOS管43、44、45、46，其中，PMOS管41的源極和PMOS管42的源極分別接外部電源；NMOS管46的源極接地；PMOS管41的柵極、NMOS管43的柵極和NMOS管44的柵極連接在一起，作為所述與非門(mén)的第一輸入端；PMOS管42的柵極、NMOS管45的柵極和NMOS管 46的柵極連接在一起，作為所述與非門(mén)的第二輸入端；PMOS管41的漏極、PMOS管42的漏極、NMOS管43的漏極連接在一起，作為所述與非門(mén)的輸出端；NMOS管43的源極與NMOS管 44的漏極相連；NMOS管44的源極與NMOS管45的漏極相連；NMOS管45的源極與NMOS管 46的漏極相連。作為解決上述問(wèn)題的第4發(fā)明，如圖7所示，一種全冗余SOI與非門(mén)，包括PMOS管 51、52、53、54和NMOS管55、56、57、58，其中，PMOS管51的源極和PMOS管53的源極分別接外部電源；NMOS管58的源極接地；PMOS管51的柵極、PMOS管52的柵極、NMOS管55的柵極和NMOS管56的柵極連接在一起，作為所述與非門(mén)的第一輸入端；PMOS管53的柵極、PMOS 管M的柵極、NMOS管57的柵極和NMOS管58的柵極連接在一起，作為所述與非門(mén)的第二輸入端；PMOS管52的漏極、PMOS管M的漏極、NMOS管55的漏極連接在一起，作為所述與非門(mén)的輸出端；PMOS管51的漏極與PMOS管52的源極相連；PMOS管53的漏極與PMOS管M 的源極相連；匪OS管55的源極與匪OS管56的漏極相連；匪OS管56的源極與匪OS管57 的漏極相連；NMOS管57的源極與NMOS管58的漏極相連。作為解決上述問(wèn)題的第5發(fā)明，如圖8所示，一種部分冗余SOI或非門(mén)，包括PMOS 管61,62和NMOS管63、64、65、66，其中，PMOS管61的源極接外部電源；匪OS管64和NMOS 管66的源極分別接地；PMOS管61的柵極、NMOS管63的柵極和NMOS管64的柵極連接在一起，作為所述或非門(mén)的第一輸入端；PMOS管62的柵極、NMOS管65的柵極和NMOS管66的柵極連接在一起，作為所述或非門(mén)的第二輸入端；PMOS管62的漏極、NMOS管63的漏極、NMOS 管65的漏極連接在一起，作為所述或非門(mén)的輸出端；PMOS管61的漏極與PMOS管62的源極相連；NMOS管63的源極與NMOS管64的漏極相連；NMOS管65的源極與NMOS管66的漏極相連。作為解決上述問(wèn)題的第6發(fā)明，如圖9所示，一種全冗余SOI或非門(mén)，包括PMOS管 71、72、73、74和NMOS管75、76、77、78，其中，PMOS管71的源極接外部電源；NMOS管76和 NMOS管78的源極分別接地；PMOS管71的柵極、PMOS管72的柵極、NMOS管75的柵極和 NMOS管76的柵極連接在一起，作為所述或非門(mén)的第一輸入端；PMOS管73的柵極、PMOS管 74的柵極、NMOS管77的柵極和NMOS管78的柵極連接在一起，作為所述或非門(mén)的第二輸入端；PMOS管74的漏極、NMOS管75的漏極、NMOS管77的漏極連接在一起，作為所述或非門(mén)的輸出端；PMOS管71的漏極與PMOS管72的源極相連；PMOS管72的漏極與PMOS管73的源極相連；PMOS管73的漏極與PMOS管74的源極相連；匪OS管75的源極與匪OS管76的漏極相連；NMOS管77的源極與NMOS管78的漏極相連。本發(fā)明的有益效果本發(fā)明結(jié)合SOKSilicon-On-Insulator，絕緣體上硅)工藝的特點(diǎn)，在保證PMOS和NMOS管的源極和基極相連接情況下，提出了一種新的電路結(jié)構(gòu)，包括部分冗余電路單元和全冗余電路單元，涉及反相器、與非門(mén)、或非門(mén)等組合邏輯單元和鎖存器、寄存器、SRAM等時(shí)序邏輯單元。本發(fā)明的電路單元通過(guò)復(fù)制電路中的NMOS邏輯網(wǎng)絡(luò)或者同時(shí)復(fù)制電路中的NMOS邏輯網(wǎng)絡(luò)和PMOS邏輯網(wǎng)絡(luò)，達(dá)到部分冗余或全冗余的效果，采用本發(fā)明的基本電路單元構(gòu)建的時(shí)序邏輯電路可以同時(shí)抑制單粒子瞬時(shí)脈沖效應(yīng)和單粒子翻轉(zhuǎn)效應(yīng)。


圖1為現(xiàn)有的CMOS反相器電路示意圖。圖2為本發(fā)明的PRSOI反相器和FRSOI反相器電路示意圖。圖3為本發(fā)明的FRSOI反相器和FRSOI反相器等效電路示意圖。圖4為本發(fā)明的FRSOI反相器和FRSOI反相器等效電路示意圖(1)。圖5為本發(fā)明的FRSOI反相器和FRSOI反相器等效電路示意圖(2)。圖6為本發(fā)明的PRSOI與非門(mén)電路示意圖。圖7為本發(fā)明的FRSOI與非門(mén)電路示意圖。圖8為本發(fā)明的PRSOI或非門(mén)電路示意圖。圖9為本發(fā)明的FRSOI或非門(mén)電路示意圖。
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圖10為本發(fā)明的采用PRSOI結(jié)構(gòu)的D觸發(fā)器單元電路示意圖。圖11為本發(fā)明的采用FRSOI結(jié)構(gòu)的D觸發(fā)器單元電路示意圖。
具體實(shí)施例方式下面結(jié)合附圖和具體的實(shí)施例對(duì)本發(fā)明作進(jìn)一步的闡述。本發(fā)明結(jié)合SOI (Silicon-On-Insulator)工藝的特點(diǎn)，在保證PMOS和匪OS管的源極和基極相連接情況下，提出了一種新的電路結(jié)構(gòu)，采用本發(fā)明的電路結(jié)構(gòu)，可以更有效的抑制單粒子瞬時(shí)脈沖效應(yīng)(SET)和單粒子翻轉(zhuǎn)效應(yīng)(SEU)。本發(fā)明包括兩種電路結(jié)構(gòu)部分冗余SOI電路結(jié)構(gòu)(PartialIy Redundant Silicon-On-Insulator,簡(jiǎn)稱 PRS0I)和全冗余 SOI 電路結(jié)構(gòu)(Fully Redundant Silicon-On-Insulator,簡(jiǎn)稱 FRS0I)。所謂部分冗余SOI電路結(jié)構(gòu)就是在電路的結(jié)構(gòu)中加入冗余的NMOS邏輯網(wǎng)絡(luò)。 PRSOI反相器電路如圖2(a)所示。圖2(a)中的I3RSOI反相器電路在原來(lái)的CMOS電路結(jié)構(gòu)上加入了冗余的NMOS邏輯網(wǎng)絡(luò)，其中21是PMOS管，22和23是NMOS管，23是加入的冗余的NMOS管。當(dāng)輸入A = 0，輸出Y= 1時(shí)，輻照環(huán)境下的等效電路如圖3(b)所示，其中21 是PMOS管，220和230為PRSOI反相器電路中的NMOS管22和23等效的PN結(jié)。由電路結(jié)構(gòu)可知，兩個(gè)反偏的PN結(jié)串連，只有當(dāng)兩個(gè)PN結(jié)都反向?qū)〞r(shí)才能產(chǎn)生導(dǎo)通電流，從而產(chǎn)生SET效應(yīng)。這種采用兩個(gè)反偏的PN結(jié)串連的電路結(jié)構(gòu)比一個(gè)反偏的PN結(jié)結(jié)構(gòu)來(lái)說(shuō)，大大提高了電路的抗單粒子能力。所謂全冗余SOI電路結(jié)構(gòu)就是在電路的結(jié)構(gòu)中加入冗余的NMOS邏輯網(wǎng)絡(luò)和PMOS 邏輯網(wǎng)絡(luò)。FRSOI反相器如圖2(b)所示。圖2(b)中的FRSOI反相器在原來(lái)的CMOS電路的結(jié)構(gòu)上加入了冗余的匪OS邏輯網(wǎng)絡(luò)和PMOS邏輯網(wǎng)絡(luò)，其中31和32是PMOS管，33和；34是 NMOS管，31是加入的冗余的PMOS管，34是加入的冗余的NMOS管。當(dāng)輸入A = 0，輸出Y = 1時(shí)，輻照環(huán)境下的等效電路如圖4(b)所示，其中31和32是PMOS管，330和340為FRSOI 反相器電路中的NMOS管33和34等效的PN結(jié)。當(dāng)輸入A = 1，輸出Y = O時(shí)，輻照環(huán)境下的等效電路如圖5(b)所示，其中310和320是FRSOI反相器電路中的PMOS管等效的反偏的PN結(jié)，33和34為NMOS管。由電路結(jié)構(gòu)可知，兩個(gè)反偏的PN結(jié)串連，只有當(dāng)兩個(gè)PN結(jié)都反向?qū)〞r(shí)才能產(chǎn)生導(dǎo)通電流，從而產(chǎn)生SET效應(yīng)。這種采用兩個(gè)反偏的PN結(jié)串連的電路結(jié)構(gòu)比一個(gè)反偏的PN結(jié)結(jié)構(gòu)來(lái)說(shuō)，大大提高了電路的抗單粒子能力。本發(fā)明的原理在一般CMOS的電路中，所有NMOS的基極接VSS (地)，所有PMOS的基極接VDD (電源)，使得該CMOS電路在輻射條件下的等效電路只有一個(gè)反偏PN結(jié)，這樣當(dāng)高能粒子入射到一個(gè)反偏的PN結(jié)耗盡區(qū)及其以下體硅區(qū)域時(shí)，很容易產(chǎn)生襯底電流，從而產(chǎn)生SET效應(yīng)或SEU效應(yīng)。為此本發(fā)明結(jié)合SOI工藝的特點(diǎn)，在保證PMOS和NMOS管的源極和基極相連接情況下，提出了采用冗余網(wǎng)絡(luò)的方法解決這個(gè)問(wèn)題。以反相器電路來(lái)說(shuō)明 對(duì)于rasoi結(jié)構(gòu)，當(dāng)輸入A = 0，Y= 1時(shí)，輻射環(huán)境下的等效電路中有兩個(gè)反偏的PN結(jié)串連；對(duì)于FRSOI結(jié)構(gòu)，當(dāng)輸入A = 0，Y = 1時(shí)，輻射環(huán)境下的等效電路中有兩個(gè)反偏的PN結(jié)串連，當(dāng)輸入A = 1，Y = O時(shí)，輻射環(huán)境下的等效電路中有兩個(gè)反偏的PN結(jié)串連。從根本說(shuō)采用PRSOI結(jié)構(gòu)或者FRSOI結(jié)構(gòu)，都可以減少輻射產(chǎn)生的瞬時(shí)脈沖的幅度和寬度，這對(duì)于抑制SET效應(yīng)和SEU效應(yīng)可以起到同樣的效果。
結(jié)論從上面的理論分析可知，本發(fā)明不僅可以對(duì)抗組合邏輯引起的SET效應(yīng)，而且對(duì)于時(shí)序器件中的SEU效應(yīng)也有同樣的抑制效果。本發(fā)明涉及的庫(kù)單元包括組合邏輯單元和時(shí)序邏輯單元兩部分組成。組合邏輯單元包括反相器、與非門(mén)、或非門(mén)，和由這些基本電路組合構(gòu)成的復(fù)合門(mén)。PRSOI反相器電路如圖2 (a)所示，其中21是PMOS管，22和23是NMOS管，23是加入的冗余的NMOS管。FRSOI反相器如圖2(b)所示，其中31和32是PMOS管，33和；34是NMOS 管，31是加入的冗余的PMOS管，34是加入的冗余的NMOS管。PRSOI的與非門(mén)電路如圖6所示，其中PRSOI電路中的41、42是PMOS管，43、44、45、 46是匪OS管，44和46是加入的冗余匪OS管；FRSOI的與非門(mén)電路如圖7所示，其中FRSOI 電路中的51、52、5354是卩] 05管，55、56、57、58是NMOS管，51和53是加入的冗余PMOS管， 56和58是加入的冗余NMOS管。PRSOI的或非門(mén)電路如圖8所示，其中PRSOI電路中的61、62是PMOS管，63、64、 65、66是NMOS管，64和66是加入的冗余匪OS管。FRSOI的或非門(mén)電路如圖9所示，其中 FRSOI電路中的71、72、73、74是PMOS管，75、76、77、78是NMOS管，71和73是加入的冗余 PMOS管，76和78是加入的冗余NMOS管。時(shí)序邏輯單元，包括鎖存器、觸發(fā)器和SRAM單元。對(duì)于時(shí)序邏輯單元的設(shè)計(jì)，對(duì)于該單元中用到的所有標(biāo)準(zhǔn)邏輯門(mén)電路采用相應(yīng)的PRSOI或FRSOI結(jié)構(gòu)的標(biāo)準(zhǔn)邏輯門(mén)電路單元來(lái)替代。下面以D觸發(fā)器的設(shè)計(jì)為例進(jìn)行說(shuō)明。采用I3RSOI設(shè)計(jì)的D觸發(fā)器單元如圖10所示，其中81、83、87、88為傳輸門(mén)，82、84、 85、86為PRSOI的反相器。采用FRSOI設(shè)計(jì)的D觸發(fā)器單元如圖11所示，其中91、93、97、98為傳輸門(mén)，92、94、 95、96為FRSOI的反相器。采用本發(fā)明設(shè)計(jì)的rasoi或FRSOI的組合邏輯單元和時(shí)序邏輯單元可以同時(shí)抑制 SET效應(yīng)和SEU效應(yīng)。本發(fā)明的主要?jiǎng)?chuàng)新是在電路結(jié)構(gòu)級(jí)提出了一種新的電路結(jié)構(gòu)。這種電路結(jié)構(gòu)，需要采用建庫(kù)技術(shù)，進(jìn)行基于I3RSOI結(jié)構(gòu)或者FRSOI結(jié)構(gòu)的庫(kù)單元的設(shè)計(jì)，包括組合邏輯庫(kù)單元和時(shí)序邏輯單元的設(shè)計(jì)，利用基于rasoi結(jié)構(gòu)或者FRSOI結(jié)構(gòu)設(shè)計(jì)完成的庫(kù)單元采用通用的SOI工藝和設(shè)計(jì)流程進(jìn)行集成電路的設(shè)計(jì)。計(jì)算機(jī)仿真表明，采用本發(fā)明公布的冗余SOI電路單元，相對(duì)于現(xiàn)有的設(shè)計(jì)加固技術(shù)相比，有更好的抗單粒子效應(yīng)的能力。本領(lǐng)域的普通技術(shù)人員將會(huì)意識(shí)到，這里所述的實(shí)施例是為了幫助讀者理解本發(fā)明的原理，應(yīng)被理解為本發(fā)明的保護(hù)范圍并不局限于這樣的特別陳述和實(shí)施例。本領(lǐng)域的普通技術(shù)人員可以根據(jù)本發(fā)明公開(kāi)的這些技術(shù)啟示做出各種不脫離本發(fā)明實(shí)質(zhì)的其它各種具體變形和組合，這些變形和組合仍然在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種部分冗余SOI反相器，包括PMOS管Ql)和NMOS管0243)，其中，PMOS管Ql) 的源極接外部電源；NMOS管03)的源極接地；PMOS管的柵極、NMOS管Q2)的柵極與 NMOS管03)的柵極連接在一起，作為所述反相器的輸入端；NMOS管Q3)的漏極與NMOS管 (22)的源極相連；NMOS管02)的漏極與PMOS管Ql)的漏極相連，作為所述反相器的輸出端。
2.一種全冗余SOI反相器，包括PMOS管(31、32)和NMOS管(33、；34)，其中，PMOS管 (31)的源極接外部電源；NMOS管(34)的源極接地；PMOS管(31)的柵極、PMOS管(32)的柵極、NMOS管(3 的柵極和NMOS管(34)的柵極連接在一起，作為所述反相器的輸入端； PMOS管(31)的漏極與PMOS管(32)的源極相連；PMOS管(32)的漏極與NMOS管(33)的漏極相連，作為所述反相器的輸出端；NMOS管(33)的源極與NMOS管(34)的漏極相連。
3.一種部分冗余SOI與非門(mén)，包括PMOS管(41,42)和NMOS管(43、44、45、46)，其中， PMOS管的源極和PMOS管02)的源極分別接外部電源；NMOS管06)的源極接地；PMOS 管Gl)的柵極、NMOS管03)的柵極和NMOS管04)的柵極連接在一起，作為所述與非門(mén)的第一輸入端；PMOS管0 的柵極、NMOS管0 的柵極和匪05管06)的柵極連接在一起， 作為所述與非門(mén)的第二輸入端；PMOS管的漏極、PMOS管02)的漏極、NMOS管03)的漏極連接在一起，作為所述與非門(mén)的輸出端；NMOS管03)的源極與NMOS管04)的漏極相連；NMOS管04)的源極與NMOS管05)的漏極相連；NMOS管05)的源極與NMOS管06) 的漏極相連。
4.一種全冗余 SOI 與非門(mén)，包括 PMOS 管(51、52、53、54)和 NMOS 管(55、56、57、58)，其中，PMOS管(51)的源極和PMOS管(53)的源極分別接外部電源；NMOS管(58)的源極接地； PMOS管(51)的柵極、PMOS管(52)的柵極、NMOS管(55)的柵極和NMOS管(56)的柵極連接在一起，作為所述與非門(mén)的第一輸入端；PMOS管(53)的柵極、PMOS管(54)的柵極、NMOS 管(57)的柵極和NMOS管(58)的柵極連接在一起，作為所述與非門(mén)的第二輸入端；PMOS管 (52)的漏極、PMOS管(54)的漏極、NMOS管(55)的漏極連接在一起，作為所述與非門(mén)的輸出端；PMOS管(51)的漏極與PMOS管(52)的源極相連；PMOS管(53)的漏極與PMOS管(54) 的源極相連；匪OS管(55)的源極與匪OS管(56)的漏極相連；匪OS管(56)的源極與匪OS 管(57)的漏極相連；NMOS管(57)的源極與NMOS管(58)的漏極相連。
5.一種部分冗余SOI或非門(mén)，包括PMOS管(61,62)和NMOS管(63、64、65、66)，其中， PMOS管(61)的源極接外部電源；NMOS管(64)和NMOS管(66)的源極分別接地；PMOS管 (61)的柵極、NMOS管(63)的柵極和NMOS管(64)的柵極連接在一起，作為所述或非門(mén)的第一輸入端；PMOS管(6 的柵極、NMOS管(6 的柵極和NMOS管(66)的柵極連接在一起， 作為所述或非門(mén)的第二輸入端；PMOS管(62)的漏極、NMOS管(63)的漏極、NMOS管(65)的漏極連接在一起，作為所述或非門(mén)的輸出端；PMOS管(61)的漏極與PMOS管(6 的源極相連；NMOS管(63)的源極與NMOS管(64)的漏極相連；NMOS管(65)的源極與NMOS管(66) 的漏極相連。
6.一種全冗余 SOI 或非門(mén)，包括 PMOS 管(71、72、73、74)和 NMOS 管(75、76、77、78)，其中，PMOS管(71)的源極接外部電源；NMOS管(76)和NMOS管(78)的源極分別接地；PMOS管 (71)的柵極、PMOS管(72)的柵極、NMOS管(75)的柵極和NMOS管(76)的柵極連接在一起， 作為所述或非門(mén)的第一輸入端；PMOS管(73)的柵極、PMOS管(74)的柵極、NMOS管(77)的柵極和NMOS管(78)的柵極連接在一起，作為所述或非門(mén)的第二輸入端；PMOS管(74)的漏極、NMOS管(75)的漏極、NMOS管(77)的漏極連接在一起，作為所述或非門(mén)的輸出端；PMOS 管(71)的漏極與PMOS管(72)的源極相連；PMOS管(72)的漏極與PMOS管(73)的源極相連；PMOS管(73)的漏極與PMOS管(74)的源極相連；NMOS管(75)的源極與NMOS管(76) 的漏極相連；NMOS管(77)的源極與NMOS管(78)的漏極相連。
全文摘要
本發(fā)明針對(duì)現(xiàn)有的航空專用集成電路中不能同時(shí)抑制SET效應(yīng)和SEU效應(yīng)的問(wèn)題，公開(kāi)了若干種冗余SOI電路單元，包括部分冗余電路單元和全冗余電路單元，涉及反相器、與非門(mén)、或非門(mén)等。本發(fā)明的電路單元通過(guò)復(fù)制電路中的NMOS邏輯網(wǎng)絡(luò)或者同時(shí)復(fù)制電路中的NMOS邏輯網(wǎng)絡(luò)和PMOS邏輯網(wǎng)絡(luò)，達(dá)到部分冗余或全冗余的效果，采用本發(fā)明的基本電路單元構(gòu)建的時(shí)序邏輯電路可以同時(shí)抑制單粒子瞬時(shí)脈沖效應(yīng)和單粒子翻轉(zhuǎn)效應(yīng)。
文檔編號(hào)H03K3/013GK102394635SQ201110333879
公開(kāi)日2012年3月28日 申請(qǐng)日期2011年10月28日 優(yōu)先權(quán)日2011年10月28日
發(fā)明者劉輝華, 周婉婷, 李磊, 胡劍浩 申請(qǐng)人:電子科技大學(xué)