專利名稱：低噪聲四模分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種整數(shù)分頻電路設(shè)計，尤其涉及一種可滿足任意分頻并達到50%占空比的低噪聲四模分頻器。
背景技術(shù)：
在串并轉(zhuǎn)換電路中的頻率綜合器需要整數(shù)分頻電路，并需要50%占空比。為實現(xiàn)這種高要求，傳統(tǒng)方式采用的是Pusle-Swallow電路(United States Patent 4264863)，但這種結(jié)構(gòu)復(fù)雜并且無法實現(xiàn)低分頻數(shù)。為更好地適用于各種串并轉(zhuǎn)換電路，實現(xiàn)分頻數(shù)目相對較低的分頻電路，十分有必要提出一種簡單而實用的新型分頻裝置。

發(fā)明內(nèi)容
鑒于上述現(xiàn)有技術(shù)存在的缺陷，本發(fā)明的目的是提出一種低噪聲四模分頻器，以滿足在保持50%占空比的條件下任意分頻的應(yīng)用需求。本發(fā)明目的的一種實現(xiàn)方案為
低噪聲四模分頻器，基于單模任意數(shù)分頻器構(gòu)成，其特征在于任意數(shù)分頻器由順次相連的多個主從觸發(fā)器構(gòu)成，所述主從觸發(fā)器的數(shù)量與最大分頻數(shù)N相對應(yīng)，N為奇數(shù)時主從觸發(fā)器的數(shù)量為(N+1) /2，N為偶數(shù)時主從觸發(fā)器的數(shù)量為N/2，奇數(shù)分頻器中，最后兩個主從觸發(fā)器的輸出Q邏輯或非后與第一個主從觸發(fā)器的輸入D相連，且第一個主從觸發(fā)器的輸出Q與第二個主從觸發(fā)器的輸出L邏輯與作為輸出；偶數(shù)分頻器中，最后一個主從觸發(fā)器的輸出Q與第一個主從觸發(fā)器的輸入D相連，且任意主從觸發(fā)器的輸出Q作為輸出；所述四模分頻器中，每一模分頻器具有一個對應(yīng)自身分頻數(shù)控制分頻的邏輯輸入，且各模分頻器的邏輯輸入中僅有一個為高電平。進一步地，所述主從觸發(fā)器包含第一類主從觸發(fā)器和第二類主從觸發(fā)器，所述第一類主從觸發(fā)器中主觸發(fā)器的時鐘輸入C與從觸發(fā)器的時鐘輸入C邏輯非相連，且主觸發(fā)器的輸出L與從觸發(fā)器的輸入M相連；所述第二類主從觸發(fā)器基于第一類主從觸發(fā)器且主
觸發(fā)器的輸出￡單獨引出。更進一步地，任意一模分頻器為奇數(shù)分頻器時，四模分頻器包含一個第二類主從觸發(fā)器，且所述第二類主從觸發(fā)器排序為第二個主從觸發(fā)器。本發(fā)明目的的另一種實現(xiàn)方案為
一種低噪聲四模分頻器，基于已有的四模分頻器構(gòu)成，其特征在于包括前置二分頻器、 原四模分頻器及同步觸發(fā)器，其中所述前置二分頻器的輸出Q連接原四模分頻器的輸入，
且輸出G回接至自身輸入D ；所述原四模分頻器的輸出連至同步觸發(fā)器的輸入D，所述前置
二分頻器的時鐘輸入C經(jīng)一級反相器后與同步觸發(fā)器的時鐘輸入C相連。本發(fā)明技術(shù)方案的應(yīng)用，能夠利用低成本且較為簡單的電路滿足各種分頻，并達到50%占空比的要求，且切實消除了抖動積累，為串并轉(zhuǎn)換電路的正常運行提供了有效的解決方案。


圖1是占空比為三分之一和50%的3分頻器的電路示意圖； 圖2是占空比為50%的5分頻器的電路示意圖3是占空比為50%的6分頻器的電路示意圖； 圖4是占空比為50%的7分頻器的電路示意圖； 圖5是本發(fā)明四模5-6-7-8分頻器的電路示意圖； 圖6是本發(fā)明第一類主從觸發(fā)器的結(jié)構(gòu)示意圖； 圖7是本發(fā)明第二類主從觸發(fā)器的結(jié)構(gòu)示意圖； 圖8是本發(fā)明四模10-12-14-16分頻器的電路結(jié)構(gòu)示意圖。
具體實施例方式以下便結(jié)合實施例附圖，對本發(fā)明的具體實施方式
作進一步的詳述，以使本發(fā)明技術(shù)方案更易于理解、掌握。本發(fā)明順應(yīng)整數(shù)分頻的需求，創(chuàng)新提出了一種低噪聲四模分頻器，基于單模任意分頻器構(gòu)成，該四模分頻器特別之處為包括順次相連的多個主從觸發(fā)器，該主從觸發(fā)器的數(shù)量與各模分頻器中最大的分頻數(shù)N相對應(yīng)，N為奇數(shù)時主從觸發(fā)器的數(shù)量為(N+l)/2，N 為偶數(shù)時主從觸發(fā)器的數(shù)量為N/2。奇數(shù)分頻器中，最后兩個主從觸發(fā)器的輸出Q邏輯或非后與第一個主從觸發(fā)器的輸入D相連，且第一個主從觸發(fā)器的輸出Q與第二個主從觸發(fā)器的輸出L邏輯與作為輸出。而偶數(shù)分頻器中，最后一個主從觸發(fā)器的輸出Q與第一個主從觸發(fā)器的輸入D相連，且任意主從觸發(fā)器的輸出Q都可以作為輸出。對于四模分頻器，其中每一模分頻器具有一個對應(yīng)自身分頻數(shù)控制分頻的邏輯輸入，且各模分頻器的邏輯輸入中僅有一個為高電平。上述技術(shù)方案進一步細化來看，該主從觸發(fā)器包含第一類主從觸發(fā)器和第二類主從觸發(fā)器。如圖6所示，該第一類主從觸發(fā)器中主觸發(fā)器的時鐘輸入C與從觸發(fā)器的時鐘輸入C邏輯非相連，且主觸發(fā)器的輸出L與從觸發(fā)器的輸入M相連；如圖7所示，該第二類
主從觸發(fā)器基于第一類主從觸發(fā)器的電路結(jié)構(gòu)，且主觸發(fā)器的輸出￡單獨引出。任意一模
分頻器為奇數(shù)分頻數(shù)時，四模分頻器包含一個第二類主從觸發(fā)器，且第二類主從觸發(fā)器排序為第二個主從觸發(fā)器。從本發(fā)明四模分頻器的原理分析。如圖1所示，以3分頻器為例闡述如何設(shè)計50% 占空比的電路。根據(jù)時序圖可以列出真值表，其中輸出Z為1/3占空比，Z’為50%占空比， L和Q分別代表主從觸發(fā)器的輸出。根據(jù)時鐘分別為低和高列出真值表，可以計算出L和Q 的連接關(guān)系以及Z和Z’的值。根據(jù)得到的公式可以用主從觸發(fā)器和或非門構(gòu)成占空比為 1/3或者1/2的3分頻觸發(fā)器。以3分頻器為基準(zhǔn)，對于N分頻，需要N/2或(N+l)/2個主從觸發(fā)器，只需將該些主從觸發(fā)器順次相連，第一個主從觸發(fā)器的輸出Q和第二個觸發(fā)器的輸出L邏輯與，并將最后兩個主從觸發(fā)器的輸出Q或非后接到第一個主從觸發(fā)器的輸入D。如圖2至圖4所示， 是根據(jù)前述原理推導(dǎo)得出的占空比為50%的5分頻器、6分頻器和7分頻器的電路示意圖。 從圖示可以印證任意一模分頻器的分頻數(shù)目為奇數(shù)時，四模分頻器包含一個第二類主從觸發(fā)器，且第二類主從觸發(fā)器排序為第二個主從觸發(fā)器。在這些基礎(chǔ)上推導(dǎo)并設(shè)計四模5-6-7-8分頻器，其電路示意圖如圖5所示，且分別具有一個對應(yīng)自身分頻數(shù)目控制分頻的邏輯輸入DIV5 DIV8。關(guān)于未在該附圖中表達的內(nèi)容補充說明如下，以各主從觸發(fā)器從左至右編號1，2，3，4，各主從觸發(fā)器的輸入、輸出分
別對應(yīng)為DiAi或$ it)通過真值表可以計算得知第一個主從觸發(fā)器的輸入Dl和輸出DIV
分別為
B1 = DlVh · W2 + Qz) + DIV6 瓦 + DIVl · W3 + Q4) + DIV% · Q4 ；
DIV = (ΛΤ5 + DlVI) · [Q1 + I2) + (BIV6 + UlVQ) · ^ ；
根據(jù)所得到的公式可利用主從觸發(fā)器和各種或非門構(gòu)成占空比為50%的四模分頻器。 其中邏輯輸入DIV5 DIV8中只能有一個為高電平。如圖8所示，是本發(fā)明四模分頻器進一步擴展得到的一種低噪聲四模分頻器，各模分頻器的分頻數(shù)量提升至原四模分頻器兩倍，其還包括前置二分頻器及同步觸發(fā)器。其中前置二分頻器的時鐘輸入C經(jīng)一級反相器后與同步觸發(fā)器的時鐘輸入C相連，用以消除
四模分頻器的抖動。該前置二分頻器的輸出Q連接原四模分頻器的輸入，且輸出5回接至
自身輸入D ；而原四模分頻器的輸出連至同步觸發(fā)器的輸入D。如此一來，輸入信號經(jīng)前置二分頻器分頻后，再由四模5-6-7-8分頻器實現(xiàn)分頻，并通過同步觸發(fā)器消除其中積累的抖動，能行之有效地實現(xiàn)四模10-12-14-16的分頻器電路設(shè)計。綜上所述，本發(fā)明技術(shù)方案的應(yīng)用，能夠利用低成本且較為簡單的電路滿足各種分頻，并達到50%占空比的要求，且切實消除了抖動積累，為串并轉(zhuǎn)換電路的正常運行提供了有效的解決方案。
權(quán)利要求
1.低噪聲四模分頻器，基于單模任意數(shù)分頻器構(gòu)成，其特征在于任意數(shù)分頻器由順次相連的多個主從觸發(fā)器構(gòu)成，所述主從觸發(fā)器的數(shù)量與最大分頻數(shù)N相對應(yīng)，N為奇數(shù)時主從觸發(fā)器的數(shù)量為(N+1)/2，N為偶數(shù)時主從觸發(fā)器的數(shù)量為N/2，奇數(shù)分頻器中，最后兩個主從觸發(fā)器的輸出Q邏輯或非后與第一個主從觸發(fā)器的輸入D相連，且第一個主從觸發(fā)器的輸出Q與第二個主從觸發(fā)器的輸出L邏輯與作為輸出；偶數(shù)分頻器中，最后一個主從觸發(fā)器的輸出Q與第一個主從觸發(fā)器的輸入D相連，且任意主從觸發(fā)器的輸出Q作為輸出；所述四模分頻器中，每一模分頻器具有一個對應(yīng)自身分頻數(shù)控制分頻的邏輯輸入，且各模分頻器的邏輯輸入中僅有一個為高電平。
2.如權(quán)利要求1所述的低噪聲四模分頻器，其特征在于所述主從觸發(fā)器包含第一類主從觸發(fā)器和第二類主從觸發(fā)器，所述第一類主從觸發(fā)器中主觸發(fā)器的時鐘輸入C與從觸發(fā)器的時鐘輸入C邏輯非相連，且主觸發(fā)器的輸出L與從觸發(fā)器的輸入M相連；所述第二類主從觸發(fā)器基于第一類主從觸發(fā)器且主觸發(fā)器的輸出；；單獨引出。
3.如權(quán)利要求2所述的低噪聲四模分頻器，其特征在于任意一模分頻器為奇數(shù)分頻器時，四模分頻器包含一個第二類主從觸發(fā)器，且所述第二類主從觸發(fā)器排序為第二個主從觸發(fā)器。
4.一種低噪聲四模分頻器，基于權(quán)利要求1所述的四模分頻器構(gòu)成，其特征在于包括前置二分頻器、原四模分頻器及同步觸發(fā)器，其中所述前置二分頻器的輸出Q連接原四模分頻器的輸入，且輸出^回接至自身輸入D ；所述原四模分頻器的輸出連至同步觸發(fā)器的輸入D，所述前置二分頻器的時鐘輸入C經(jīng)一級反相器后與同步觸發(fā)器的時鐘輸入C相連。
全文摘要
本發(fā)明揭示了一種低噪聲四模分頻器，基于由多個主從觸發(fā)器順次相連而成的單模任意數(shù)分頻器構(gòu)成，奇數(shù)分頻器中，最后兩個主從觸發(fā)器的輸出Q邏輯或非后與第一個主從觸發(fā)器的輸入D相連，且第一個主從觸發(fā)器的輸出Q與第二個主從觸發(fā)器的輸出L邏輯與作為輸出；偶數(shù)分頻器中，最后一個主從觸發(fā)器的輸出Q與第一個主從觸發(fā)器的輸入D相連，且任意主從觸發(fā)器的輸出Q作為輸出；所述四模分頻器中，每一模分頻器具有一個邏輯輸入，且各模分頻器的邏輯輸入中僅有一個為高電平。本發(fā)明技術(shù)方案的應(yīng)用，能夠利用低成本、簡單的電路滿足各種分頻，并達到50%占空比的要求，且切實消除了抖動積累，為串并轉(zhuǎn)換電路的正常運行提供了有效的解決方案。
文檔編號H03K21/10GK102394636SQ20111037867
公開日2012年3月28日 申請日期2011年11月24日 優(yōu)先權(quán)日2011年11月24日
發(fā)明者何德軍, 劉揚, 周之栩, 應(yīng)峰, 牟陟 申請人:思瑞浦(蘇州)微電子有限公司