專利名稱：電平轉換電路的制作方法
技術領域：
本發(fā)明涉及電路技術領域，特別涉及一種新型的電平轉換電路。
背景技術：
電平轉換電路被廣泛應用于各種接口電路及輸入輸出單元中來實現(xiàn)電平的邏輯轉換。專利號為US7030678B1的美國專利公開了一種電平轉換電路。圖1為該電平轉換電路的示意圖。如圖1所示，所述電平轉換電路包括電平轉換器10和反相器20。所述電平轉換器10包括第一 NMOS管Ni、第二 NMOS管N2、第一 PMOS管P1、第二 PMOS管P2。其中，所述第一 NMOS管m的源極接地；柵極作為所述電平轉換電路的輸入端， 用于接收輸入電壓Vi ；漏極連接第一 PMOS管Pl的漏極。所述第二 NMOS管N2的柵極連接反相器20的輸出端；源極接地；漏極連接第二 PMOS管P2的漏極，并作為所述電平轉換電路的輸出端，用于輸出輸出電壓Vo。所述第一 PMOS管Pl的源極連接第一電源Vdd ；柵極連接第二 NMOS管N2的漏極。所述第二 PMOS管P2的源極連接第一電源Vdd ；柵極連接第一 NMOS管m的漏極。所述反相器20包括第三PMOS管P3和第三NMOS管N3。其中，所述第三PMOS管 P3的源極連接第二電源Vcc ；漏極連接第三NMOS管N3的漏極，并作為所述反相器20的輸出端，連接第二 NMOS管N2的柵極；柵極連接第三NMOS管N3的柵極，并作為所述反相器20 的輸入端用于接收輸入電壓Vi。所述第三NMOS管的源極接地。其中，所述第一電源Vdd提供第一電壓Vl，第二電壓Vcc提供第二電壓V2，所述第一電壓Vl大于所述第二電壓V2。下面對圖1所示的電平轉換電路的工作原理做詳細說明。當輸入電壓Vi為邏輯低電平0，如接地時，第一 NMOS管附截止，第三NMOS管N3 截止，第三PMOS管P3導通，所述第二電源Vcc與第二 NMOS管N2的柵極連通，即施加在所述第二 NMOS管N2上的柵極電壓為第二電壓，此時，第二 NMOS管N2導通，在所述第二 NMOS 管N2的下拉作用下，電平轉換電路輸出的輸出電壓Vo為0V。當輸入電壓Vi為邏輯高電平1，如為第二電壓V2時，第三PMOS管P3截止，第三 NMOS管N3導通，從而使得所述反相器20輸出邏輯低電平0。因此，第二 NMOS管N2上的柵極電壓為邏輯低電平，從而使得所述第二 NMOS管N2截止。但是，此時的第一 NMOS管附導通，由于第一 NMOS管的源極接地，此時與所述第一 NMOS管附的漏極相連的第二 PMOS管P2 的柵極電壓為0V，所述第二 PMOS管P2導通，在所述第二 PMOS管P2的上拉作用下，電平轉換電路輸出的輸出電壓Vo為第一電壓VI。從而實現(xiàn)了由第二電壓V2到第一電壓Vl的轉換。然而，在第二電源Vcc突然掉電，即第二電壓V2為零時，反相器20停止工作，使得第一 NMOS管m以及第二 NMOS管N2上的柵極電壓均為零，從而導致第一 PMOS管Pl和第二 PMOS管P2的柵極電壓處于不穩(wěn)定狀態(tài)。在這種情況下，該電平轉換電路的輸出電壓Vo可能為0、1或者中間態(tài)，從而影響到后級電路的穩(wěn)定狀態(tài)甚至產(chǎn)生漏電。因此，如何在第二電源Vcc掉電時，避免電平轉換電路的輸出電壓處于不穩(wěn)定狀態(tài)就成為本領域技術人員亟待解決的問題之一。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種電平轉換電路，在第二電源掉電時，可以有效地避免電平轉換電路的輸出電壓處于不穩(wěn)定狀態(tài)。為解決上述問題，本發(fā)明提供一種電平轉換電路，包括電平轉換器和第一反相器；所述電平轉換器包括第一匪OS管、第二匪OS管、第一 PMOS管、第二 PMOS管；其中，所述第一 NMOS管的源極接地，漏極連接第一 PMOS管的漏極，柵極連接第一反相器的輸入端，并作入電平轉換器的輸入端；所述第二 NMOS管的源極接地，柵極連接第一反相器的輸出端，漏極連接第二 PMOS管的漏極，并作為所述電平轉換電路的輸出端；所述第一 PMOS 管的源極連接第一電源，柵極連接第二 NMOS管的漏極；所述第二 PMOS管的源極連接第一電源，柵極連接第一 NMOS管的漏極；所述第一反相器的電源端連接第一電源；其中，所述第一電源提供第一高電平電壓，所述電平轉換電路的輸入電壓在OV至第二高電平電壓的范圍內(nèi)。可選地，所述第一反相器包括CMOS反相器?？蛇x地，所述CMOS反相器包括第三PMOS管和第三NMOS管；所述第三PMOS管的源極耦接于第一電源，柵極與第三NMOS管的柵極相連，并作為所述第一反相器的輸入端， 漏極與第三NMOS管的漏極相連，并作為所述第一反相器的輸出端；所述第三NMOS管的源極接地。可選地，所述CMOS反相器還包括第四PMOS管，所述第四PMOS管的源極連接第一電源，柵極與其漏極相連并連接至第三PMOS管的源極?？蛇x地，所述第一高電平電壓大于所述第二高電平電壓。可選地，所述電平轉換電路還包括緩沖單元，所述緩沖單元的輸入端作為電平轉換電路的輸入端接收輸入信號，其輸出端連接電平轉換器的輸入端?？蛇x地，所述緩沖單元包括順序連接的偶數(shù)個反相器，第一個反相器的輸入端接收輸入信號，最后一個反相器的輸出端連接電平轉換電路的輸入端?？蛇x地，所述緩沖單元包括第二反相器和第三反相器；所述第二反相器包括第五 PMOS管和第四NMOS管，所述第三反相器包括第六PMOS管和第五NMOS管；其中，所述第五PMOS管與第四NMOS管的柵極相連，并作為所述緩沖單元的輸入端；所述第五PMOS管與第四NMOS管的漏極相連，作為所述第二反相器的輸出端，連接至所述第三反相器的輸入端；所述第五PMOS管的源極連接第二電源，第四NMOS管的源極接地；所述第六PMOS管與第五NMOS管的柵極相連，并作為所述第三反相器的輸入端；所述第六PMOS管與第五NMOS管的漏極相連，并作為所述第三反相器的輸出端，連接至電平轉換電路的輸入端；所述第六PMOS管的源極連接第二電源，所述第五NMOS管的源極接地；所述第二電源提供第二高電平電壓。可選地，所述第一 PMOS管與第二 PMOS管的寬長比相同；所述第一 NMOS管與第二NMOS管的寬長比相同?？蛇x地，所述第一 NMOS管的寬長比與第一 PMOS管的寬長比之間的比值范圍為 8 10?？蛇x地，所述第一 NMOS管和第二 NMOS管的寬長比范圍為16 20。與現(xiàn)有技術相比，本技術方案公開的電平轉換電路具有以下優(yōu)點1)與現(xiàn)有技術相比，本方案的電平轉換電路中，反相器的電源端連接第一電源，而不是第二電源，這樣在第二電源突然掉電時，即電平轉換電路的輸入端輸入的電壓為零時， 所述反相器固定輸出邏輯高電平1，從而使得電平轉換器中的第二 NMOS管導通，因此保證了本方案的電平轉換電路固定輸出邏輯低電平0。因此，本方案的電平轉換電路在第二電源突然掉電時，有效地避免了其輸出電壓處于不穩(wěn)定的狀態(tài)，進而避免了對后級電路的影響。2)可選方案中，反相器中包括了第四PMOS管，從而在第一高電平電壓與第二高電平電壓的差值較大時，有效地減小了電路中的漏電。3)可選方案中，第一 NMOS管和第二 NMOS管的寬長比范圍為16 20，并且第一 NMOS管的寬長比與第一 PMOS管的寬長比的比值，以及第二 NMOS管的寬長比與第二 PMOS管的寬長比的比值均在8 10的范圍內(nèi)。這樣，所述第一 NMOS管和第二 NMOS管的下拉能力遠遠大于第一 PMOS管和第二 PMOS管的上拉能力，因此在該電平轉換電路的輸入狀態(tài)改變時有效地提高了電平轉換器的鎖存能力，使得該電平轉換電路的輸出狀態(tài)穩(wěn)定，從而減小了對后級電路的影響。4)可選方案中，電平轉換電路還包括了緩沖單元，所述緩沖單元增強了對電平轉換器的驅(qū)動能力，并且對輸入信號進行了整形，有效地提高了輸入信號的穩(wěn)定性，從而避免了不穩(wěn)定的輸入信號對該電平轉換電路的影響，進而有效地提高了該電平轉換電路的穩(wěn)定性。


圖1是現(xiàn)有技術的一種電平轉換電路的示意圖；圖2是本發(fā)明電平轉換電路的實施例一的示意圖；圖3是本發(fā)明電平轉換電路的實施例二的示意圖。
具體實施例方式現(xiàn)有技術的電平轉換電路，在第二電源Vcc突然掉電時，會導致其電平轉換器10 中的第一 NMOS管m和第二 NMOS管N2的柵極電壓均為零，從而導致第一 PMOS管Pl和第二 PMOS管P2的柵極電壓處于不穩(wěn)定狀態(tài)，進而使得電平轉換電路的輸出電壓處于不穩(wěn)定狀態(tài)。本發(fā)明的電平轉換電路，反相器和電平轉換器使用相同的電源，即第一電源。即使第二電源突然掉電時，本發(fā)明的反相器也會穩(wěn)定地輸出邏輯高電平1，從而使得第二 NMOS 管導通，在所述第二 NMOS管的下拉作用下，電平轉換電路的輸出電壓穩(wěn)定為零。由上述分析可知，本發(fā)明的電平轉換電路在電源電壓掉電時會穩(wěn)定輸出零，進而避免了對后級電路的影響。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施方式
的限制。實施例一圖2示出了本發(fā)明電平轉換電路的實施例一的示意圖。參考圖2，本實施例的電平轉換電路包括電平轉換器100和第一反相器200。所述電平轉換器100包括第一 NMOS管MN1、第二 NMOS管MN2、第一 PMOS管MPl 和第二 PMOS管MP2。其中，所述第一 NMOS管的源極接地；柵極作為所述電平轉換器100的輸入端，連接至第一反相器200的輸入端；漏極連接第一 PMOS管MPl的漏極和第二 PMOS管 MP2的柵極。所述第二 NMOS管麗2的源極接地；柵極連接第一反相器200的輸出端；漏極連接第一 PMOS管MPl的柵極和第二 PMOS管MP2的漏極。所述第一 PMOS管MPl的源極與所述第二 PMOS管MP2的源極均連接第一電源Vddl。所述第二 PMOS管MP2的漏極作為所述電平轉換器100的輸出端，也即所述電平轉換電路的輸出端。所述第一電源Vddl提供第一高電平電壓Vll ；所述電平轉換器100的輸入端輸入的電壓Vin在大于或等于OV且小于或等于第二高電平電壓V22的范圍內(nèi)。在本實施例中， 所述第一高電平電壓Vll大于所述第二高電平電壓V22，且所述第一高電平電壓Vll與第二高電平電壓V22的差值在|Vtp| 2|Vtp|的范圍內(nèi)，其中，|Vtp|指的是第一反相器200中 PMOS管的閾值電壓。在本實施例中，所述第一反相器200為CMOS反相器。具體地，所述第一反相器200 包括第三匪OS管MN3、第三PMOS管MP3和第四PMOS管MP4。所述第三MNOS管麗3的源極接地；柵極與第三PMOS管MP3的柵極相連，并作為所述第一反相器200的輸入端；漏極與第三PMOS管MP3的漏極相連，并作為所述第一反相器 200的輸出端。所述第四PMOS管MP4的源極作為第一反相器200的電源端，連接第一電源Vddl ； 其柵極與其漏極相連，并共同與第三PMOS管MP3的源極相連。需要說明的是，在本實施例中，為了與第一高電平電壓Vll與第二高電平電壓V22 之間的差值范圍相配合，所述第一反相器200中包括了第四PMOS管MP4。所述第四PMOS管 MP4疊置在所述第三PMOS管MP3與第一電源Vddl之間，從而起到了一定的分壓作用，降低了施加在第三PMOS管MP3源極上的電壓，從而避免了該電路中的漏電流問題。然而，在其他實施例中，可以對第一反相器200做簡單的變形或者替換。例如，當?shù)谝桓唠娖诫妷篤ll與第二高電平電壓V22之間的差值范圍小于I (即PMOS管的閾值電壓時)時，第一反相器200可以只包括第三NMOS管麗3和第三PMOS管MP3，而不再包括第四PMOS管MP4。在這種結構中，第三PMOS管MP3的源極將直接連接第一電源Vddl，而其他的連接方式與本實施例中的連接方式相類似，故在此不再贅述。下面結合圖2對本實施例的電平轉換電路的工作原理做詳細說明。當電平轉換器100的輸入端輸入的電壓Vin為邏輯低電平0時，第一 NMOS管麗1 截止，第三NMOS管麗3截止，而第三PMOS管MP3與第四PMOS管MP4導通。此時，所述第三 PMOS管MP3的漏極上的電壓為第一電源Vddl提供的第一高電平電壓VII，即第一反相器200的輸出電壓為第一高電平VII。由于第二 NMOS管麗2的柵極與第一反相器200的輸出端相連，因此，所述第二 NMOS管麗2導通，在所述第二 NMOS管麗2的下拉作用下，其漏極上的電壓為邏輯低電平0，因此，該電平轉換電路的輸出電壓Vout為0V。當電平轉換器100的輸入端輸入的電壓Vin為第二高電平電壓V22時，第三NMOS 管麗3導通，并且由于所述第一高電平電壓Vll與第二高電平電壓V22的差值范圍為
Vtp ι 2 I Vtp I，因此，此時的第三PMOS管MP3和第四PMOS管MP4均截止，這樣，第一反相器 200在第三NMOS管麗3的下拉作用下輸出邏輯低電平0，從而使得第二 NMOS管麗2截止。 另一方面，此時的第一 NMOS管麗1導通，因此其漏極上的電壓，也即第二 PMOS管MP2柵極上的電壓為0V，從而使得所述第二 PMOS管MP2導通，此時第二 PMOS管MP2上的漏極電壓為第一電源Vddl提供的第一高電平電壓Vl 1，故此時的電平轉換電路的輸出電壓Vout為第一高電平電壓VII。由以上分析可知，當所述電平轉換器100的輸入端輸入的電壓Vin為邏輯低電平 0時，所述第二 NMOS管麗2導通，所述電平轉換電路輸出端輸出的電壓Vout為OV ；而當所述電平轉換器100的輸入端輸入的電壓Vin為第二高電平電壓時，所述第一 NMOS管MNl導通，所述電平轉換電路輸出的電壓Vout為第一高電平電壓Vl 1。這樣該電平轉換電路就實現(xiàn)了從第二高電平電壓V22到第一高電平電壓Vll的轉換。并且，與現(xiàn)有技術相比，該電平轉換電路中第一反相器200的電源端連接的是第一電源Vddl，因此，當?shù)诙唠娖诫妷篤22突然變?yōu)镺V時，本實施例的電平轉換電路不再輸出不穩(wěn)定的電壓，而是固定輸出電壓0V。這是因為，當?shù)诙唠娖诫妷篤22為OV時，即電平轉換器100的輸入端輸入的電壓Vin為0V，參考上述的該電平轉換電路的工作原理分析可知，此時的第二 NMOS管麗2導通，從而在其下拉作用下，該電平轉換電路的輸出電壓Vout 為0V。因此，本實施例的電平轉換電路，不再存在輸出電壓不穩(wěn)定的狀態(tài)，進而也避免了對后級電路的影響。另外，在本實施例中，第一反相器200中包括了第四PMOS管MP4，從而避免了第一高電平電壓Vll與第二高電平電壓V22的差值過大而引起的漏電問題。實施例二圖3示出了本發(fā)明電平轉換電路的實施例二的示意圖。如圖3所示，本實施例的電平轉換電路包括電平轉換器100、第一反相器200和緩沖單元300。本實施例與實施例一的區(qū)別在于，本實施例的電平轉換電路還包括了緩沖單元 300，其他部分的結構與實施例一相對應部分的結構相類似，故在此不再贅述。在本實施例中，所述緩沖單元300包括第四NMOS管MN4、第五NMOS管MN5、第五 PMOS管MP5和第六PMOS管MP6。其中，所述第四匪OS管MN4與第五PMOS管MP5組成第二反相器，而第五NMOS管麗5與第六PMOS管MP6組成第三反相器。具體地，所述第五PMOS管MP5的源極連接第二電源Vdd2 ；柵極與第四NMOS管MN4 的柵極相連，并作為該緩沖單元300的輸入端接收輸入信號Vin'；漏極與第四NMOS管MN4 的漏極連接，作為第二反相器的輸出端；所述第四NMOS管的源極接地。所述第六PMOS管MP6的源極連接第二電源Vdd2 ；柵極與第五NMOS管麗5的柵極相連，作為第三反相器的輸入端，連接第二反相器的輸出端；漏極與第五NMOS管MN5的漏極相連，并作為緩沖單元300的輸出端，與電平轉換器100的輸入端相連；所述第五NMOS管麗5的源極接地。其中，所述第二電源Vdd2提供第二高電平電壓V22。在本實施例中，所述緩沖單元300對接收到的輸入信號Vin'進行整形，并在其輸出端產(chǎn)生電平轉換器的輸入電壓Vin。輸入信號Vin'經(jīng)過所述緩沖單元300的整形后得出的輸入電壓Vin更加穩(wěn)定，避免了施加在電平轉換器100的輸入端的輸入電壓Vin不穩(wěn)定現(xiàn)象，進而避免了對本實施例中電平轉換電路的影響，因此，可以有效地提高該電平轉換電路的穩(wěn)定性。此外，所述緩沖單元300還增強了對電平轉換器100的驅(qū)動能力，提高了該電路中的匹配度，從而也提高了該電平轉換電路的性能。另外，在本實施例中，第一 NMOS管MNl與第二 NMOS管MN2的寬長比相同；第一 PMOS管MPl與第二 PMOS管MP2的寬長比也相同。這樣，就使得所述電平轉換器100的性能更加穩(wěn)定，在其輸入端的輸入電壓Vin發(fā)生變化時可以快速且準確產(chǎn)生輸出電壓Vout?？蛇x地，第一 NMOS管麗1的寬長比與第一 PMOS管MPl的寬長比的比值范圍包括 8 10，那么第二 NMOS管麗2的寬長比與第二 PMOS管MP2的寬長比的比值范圍也包括8 10 ；并且所述第一 NMOS管MNl以及第二 NMOS管MN2的寬長比的范圍均包括16 20。由于所述第一 NMOS管麗1以及第二 NMOS管麗2的寬長比范圍均比較大，因此，所述第一 NMOS 管MNl以及第二 NMOS管MN2的下拉作用遠遠大于所述第一 PMOS管MPl以及第二 PMOS管 MP2的上拉作用，這樣，在電平轉換器100的輸入電壓Vin的狀態(tài)發(fā)生改變時，可以有效地提高其鎖存能力，進而提高了電平轉換電路的穩(wěn)定性。當然，本實施例中關于各個MOS管的參數(shù)僅為舉例說明，其不應限制本發(fā)明的保護范圍，在其他實施例中，本領域技術人員可以根據(jù)實際需求對上述各個參數(shù)做相應的調(diào)離
iF. ο本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種電平轉換電路，其特征在于，包括電平轉換器和第一反相器；所述電平轉換器包括第一 NMOS管、第二 NMOS管、第一 PMOS管、第二 PMOS管；其中，所述第一 NMOS管的源極接地，漏極連接第一 PMOS管的漏極，柵極連接第一反相器的輸入端， 并作為電平轉換器的輸入端；所述第二 NMOS管的源極接地，柵極連接第一反相器的輸出端，漏極連接第二 PMOS管的漏極，并作為所述電平轉換電路的輸出端；所述第一 PMOS管的源極連接第一電源，柵極連接第二 NMOS管的漏極；所述第二 PMOS管的源極連接第一電源， 柵極連接第一 NMOS管的漏極；所述第一反相器的電源端連接第一電源；其中，所述第一電源提供第一高電平電壓，所述電平轉換電路的輸入電壓在OV至第二高電平電壓的范圍內(nèi)。
2.如權利要求1所述的電平轉換電路，其特征在于，所述第一反相器包括CMOS反相器。
3.如權利要求2所述的電平轉換電路，其特征在于，所述CMOS反相器包括第三PMOS 管和第三NMOS管；所述第三PMOS管的源極耦接于第一電源，柵極與第三NMOS管的柵極相連，并作為所述第一反相器的輸入端，漏極與第三NMOS管的漏極相連，并作為所述第一反相器的輸出端；所述第三NMOS管的源極接地。
4.如權利要求3所述的電平轉換電路，其特征在于，所述CMOS反相器還包括第四PMOS 管，所述第四PMOS管的源極連接第一電源，柵極與其漏極相連并連接至第三PMOS管的源極。
5.如權利要求1所述的電平轉換電路，其特征在于，所述第一高電平電壓大于所述第二高電平電壓。
6.如權利要求1所述的電平轉換電路，其特征在于，還包括緩沖單元，所述緩沖單元的輸入端作為電平轉換電路的輸入端接收輸入信號，其輸出端連接電平轉換器的輸入端。
7.如權利要求6所述的電平轉換電路，其特征在于，所述緩沖單元包括順序連接的偶數(shù)個反相器，第一個反相器的輸入端接收輸入信號，最后一個反相器的輸出端連接電平轉換電路的輸入端。
8.如權利要求7所述的電平轉換電路，其特征在于，所述緩沖單元包括第二反相器和第三反相器；所述第二反相器包括第五PMOS管和第四NMOS管，所述第三反相器包括第六 PMOS管和第五NMOS管；其中，所述第五PMOS管與第四NMOS管的柵極相連，并作為所述緩沖單元的輸入端；所述第五PMOS管與第四NMOS管的漏極相連，作為所述第二反相器的輸出端，連接至所述第三反相器的輸入端；所述第五PMOS管的源極連接第二電源，第四NMOS管的源極接地；所述第六PMOS管與第五NMOS管的柵極相連，并作為所述第三反相器的輸入端；所述第六PMOS管與第五NMOS管的漏極相連，并作為所述第三反相器的輸出端，連接至電平轉換電路的輸入端；所述第六PMOS管的源極連接第二電源，所述第五NMOS管的源極接地；所述第二電源提供第二高電平電壓。
9.如權利要求1所述的電平轉換電路，其特征在于，所述第一PMOS管與第二 PMOS管的寬長比相同；所述第一 NMOS管與第二 NMOS管的寬長比相同。
10.如權利要求9所述的電平轉換電路，其特征在于，所述第一NMOS管的寬長比與第一 PMOS管的寬長比之間的比值范圍為8 10。
11.如權利要求9所述的電平轉換電路，其特征在于，所述第一NMOS管和第二 NMOS管的寬長比范圍為16 20。
全文摘要
一種電平轉換電路。所述電路包括電平轉換器和第一反相器；所述電平轉換器包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管；所述第一NMOS管的源極接地，漏極連接第一PMOS管的漏極，柵極連接第一反相器的輸入端；所述第二NMOS管的源極接地，柵極連接第一反相器的輸出端，漏極連接第二PMOS管的漏極；所述第一PMOS管的源極連接第一電源，柵極連接第二NMOS管的漏極；所述第二PMOS管的源極連接第一電源，柵極連接第一NMOS管的漏極；所述第一反相器的電源端連接第一電源。本發(fā)明的電平轉換電路在第二電源掉電時輸出穩(wěn)定的電壓，有效地避免了該電路的不穩(wěn)定狀態(tài)對后級電路的影響。
文檔編號H03K19/0175GK102412825SQ201110410519
公開日2012年4月11日 申請日期2011年12月9日 優(yōu)先權日2011年12月9日
發(fā)明者田洪宇 申請人:上海復旦微電子集團股份有限公司