專利名稱：晶體振蕩裝置以及半導體裝置的制作方法
技術領域：
本發(fā)明涉及晶體振蕩裝置以及與晶體振蕩器連接的半導體裝置，特別涉及適用于以32kHz為代表的低頻用的晶體振蕩裝置以及與晶體振蕩器連接的半導體裝置而有用的技術。
背景技術：
例如，在專利文獻1中，公開了如下結構為了低功耗化，通過分別插入到逆變器電路的電源電壓側和接地電源電壓側的電流源，對晶體振蕩電路中的逆變器電路中流過的電流進行控制。另外，在專利文獻2中，公開了如下結構在晶體振蕩電路中，除了在負載電容中應用可變電容以外，還使得能夠經由電壓變換電路可變地設定逆變器電路的電源電壓，從而擴大了振蕩頻率的可變范圍。進而，在專利文獻3中，公開了如下結構在多層基板上安裝的包括負載電容、晶體振子等的晶體振蕩器中，將與該負載電容、晶體振子等的安裝區(qū)域對置的內層部分設為空。由此，可以大幅降低圖案間等的靜電電容的影響，防止振蕩頻率等大幅偏離設計值。專利文獻1 日本特開2001-274627號公報專利文獻2 日本特開2006-135739號公報專利文獻3 日本特開平10-22734號公報

發(fā)明內容
例如，在以微型計算機(微型機)為代表的各種電子設備中，通常，搭載了用于實現(xiàn)時鐘功能的晶體振蕩裝置。晶體振蕩裝置大多通過電池等蓄電池而動作，要求高精度和特別低功耗化等。為了使晶體振蕩裝置低功耗化，使用和與小的負載電容值(CL值)對應的低CL值對應的晶體振子是有益的。圖30是示出一般的晶體振蕩裝置的結構例的電路圖。 圖31是示出作為本發(fā)明的前提研究的振蕩電路部的配置例的概略圖。圖30所示的晶體振蕩裝置由半導體封裝PKGx、成為其外裝部件的晶體振子XTAL、 電容Cd、Cg、以及限制用的電阻Rd等構成。Rd還可以省略。在PKGx內的半導體芯片中，形成了包括逆變器電路(反轉邏輯電路或者負性電阻生成電路)IV、和連接于其輸入(XIN)與輸出(XOUT)之間的高電阻的反饋電阻Rf的振蕩電路部OSCBK。XTAL連接于XIN與XOUT 之間，Cg連接于XIN與接地電源電壓GND之間，Cd連接于XOUT與GND之間。通過這樣的結構，在XOUT中生成例如振蕩頻率32kHz等的振蕩信號。另外，如圖31所示，例如，為了使得在OSCBK內的GND (VSS)與上述外裝部件的GND 之間不產生差，在PKfoC的電源端子(VCC、VSS)的附近，配置了半導體封裝PKfoc內的振蕩電路部0SCBK。在所謂白色家電等中使用的低端微型機中，外部端子數少，所以只存在1組電源對(VCC和VSS)的情況較多。在該情況下，為了使由于布線電阻引起的電壓降低IR_Drop 成為最小，電源對設置于邊的正中間。為此，OSCBK也會設置于邊的正中間附近。在此，上述負載電容值(CL值)是指，從晶體振子XTAL觀察的等價電容值。在圖30的情況下，如果忽略各種寄生電容，則CL值相當于Cg與Cd的串聯(lián)連接的電容值。一般廣泛普及的晶體振子的CL值是12. 5pF(稱為標準CL值)，在該情況下，加上實際的寄生電容而使用分別具有10 20pF等的值的Cd、Cg。另一方面，近年來，開發(fā)出了與3 7pF等的低CL值對應的XTAL，在該情況下，需要分別具有2 SpF等的值的Cd、Cgo如果使用這樣的低CL值對應的XTAL，則在充分確保了振蕩余量的狀態(tài)下能夠減小向Cd、Cg等的充放電電流，所以能實現(xiàn)低功耗化。但是，另一方面，發(fā)現(xiàn)相比于使用標準CL值的情況，例如，在 (1)芯片、布線基板的寄生電容、O)噪聲耐性等的觀點上需要充分注意。首先，關于(1)芯片、布線基板的寄生電容，例如，如果寄生電容變大，則需要相應地電容值變小的負載電容(Cd、Cg)，但現(xiàn)實上恐怕難以得到這樣的小的外裝負載電容。特別是，在圖31所述那樣的低端微型機等中，外部端子數少且其信號分配的自由度也低，所以外部端子間的寄生電容也有可能成為問題。另外，越是低的CL值，電容值變動時的頻率靈敏度越高，所以有可能伴隨寄生電容的偏差而在振蕩動作中產生問題。另外，在使用了標準CL值的情況下，即使在存在例如1 3pF左右的寄生電容的情況下，也能夠通過Cd、Cg 的值的調整而充分地補償寄生電容，并且頻率靈敏度低，所以即使各電容值的精度稍微低， 也不會產生大的問題。其次，關于(2)噪聲耐性，伴隨低功耗化而對負載電容(CcUCg)進行充放電的電流變小，所以晶體振蕩裝置整體針對噪聲變得更敏感。另外，圖30的外部端子(XIN、X0UT)中的EMC(Electromagnetic Compatibility，電磁兼容性)的對策也變得更重要。進而，關于電源噪聲，如圖31中的說明，特別是在只存在1組電源對那樣的情況下，芯片內部、布線基板上的電源的波動有可能對附近的振蕩電路部OSCBK造成影響。因此，例如期望通過端子配置、布線基板圖案、或者芯片內布局等的最佳化來進行充分的噪聲對策。圖32是示出作為本發(fā)明的前提而研究了的晶體振蕩裝置中其布線基板的布局結構例的概略圖。在圖32中，在布線基板PCBx上安裝了半導體封裝PKGx、晶體振子XTAL、 電容Cg、Cd、以及電阻Rd，它們在PCBx上適當連接。PKfoc具備包括振蕩輸入信號XIN用、 振蕩輸出信號XOUT用、接地電源電壓VSS用、規(guī)定的信號XX用的多個外部端子PN。在此， PN(XIN)和PN(XOUT)鄰接地配置。PN(XIN)與PCBx上的布線圖案LN_XIN連接，PN(XOUT) 經由Rd連接到PCBx上的布線圖案LN_X0UT。LN_XIN和LN_X0UT隔開間隔而延伸以使得不會相互帶來噪聲。另外，來自與PN(XIN)鄰接的PN(XX)的布線圖案LN_XX朝向與LN_XIN 的延伸方向正交的方向延伸以使得盡可能不與LN_XIN并行前進。XTAL連接于LN_XIN與LN_X0UT之間，Cg的一端與LN_XIN連接，Cd的一端與LN_ XOUT連接。PN(VSS)與PCBx上的布線圖案LN_VSSla連接，LN_VSSla以包圍上述XTAL、Cg、 Cd、LN_XIN、LN_XOUT的形成區(qū)域或者安裝區(qū)域的方式，大致環(huán)狀地配置。但是，LN_VSSla的末端以不完全形成環(huán)的方式成為開放狀態(tài)。Cg、Cd的另一端與該LN_VSSla分別連接。通過使用這樣的環(huán)狀的LN_VSSla，能夠抑制前述XTAL、Cg、Cd、LN_IN、LN_X0UT的區(qū)域與其外部之間的噪聲的傳達。另外，該區(qū)域的下層(中層)部分成為空。這是為了特別降低LN_ XIN、LN_X0UT與下層(中層)之間的寄生電容等。該圖32的布局結構例是關注到上述寄生電容、噪聲的觀點的程度。但是，特別是在使用低CL值對應的晶體振子的情況下，發(fā)現(xiàn)在圖32的布局結構例中，無法說充分，還需要更多的辦法。本發(fā)明是鑒于這樣的情況而完成的，其目的之一為提供一種能夠充分應用低負載電容值對應的晶體振子的晶體振蕩裝置。另外，本發(fā)明者等除了上述布局的觀點以外還從電路的觀點進行了研究。圖50 是示出一般的晶體振蕩裝置的結構例的電路圖。圖50所示的晶體振蕩裝置由半導體封裝 PKGx、成為其外裝部件的晶體振子XTAL、電容Cd、Cg、以及限制用的電阻Rd等構成。還可以省略Rd。在PKGx內的半導體芯片中，形成了包括逆變器電路(反轉邏輯電路或者負性電阻生成電路)IVo、和連接于其輸入(XIN)與輸出(XOUT)之間的高電阻(例如10ΜΩ等)的反饋電阻Rf的振蕩電路部OSCBK。XTAL連接于XIN與XOUT之間，Cg連接于XIN與接地電源電壓GND之間，Cd連接于XOUT與GND之間。通過這樣的結構，在XOUT中生成具有例如 32kHz等頻率的振蕩信號。這樣的晶體振蕩裝置通過電池等蓄電池而動作的情況較多，特別要求低功耗化。 為了使晶體振蕩裝置低功耗化，優(yōu)選使用負載電容值(CL值)小的晶體振子XTAL。CL值是指，從XTAL觀察的等價電容值，在圖50的例子中相當于Cg與Cd的串聯(lián)連接的電容值。一般，廣泛使用與例如12. 5pF(稱為標準CL值)等CL值對應的XTAL，但近年來，已開發(fā)出與例如3 7pF (稱為低CL值)等CL值對應的XTAL，使用這樣的低CL值對應的XTAL是有益的。但是，本發(fā)明者等發(fā)現(xiàn)在使用這樣的低CL值對應的XTAL來實現(xiàn)低功耗化的情況下，例如，可能產生如下⑴ ⑷那樣的情形。(1)有可能無法充分對應于寬范圍的電源電壓(特別是低電源電壓)。晶體振蕩裝置用于各種電子設備，所以期望能夠對應于寬范圍的電源電壓(例如1. 62V 5. 5V)，特別是，受到電子設備的低功耗化(即低電源電壓化)的趨勢，能夠對應于低電源電壓是有益的。由此，在使用了例如專利文獻1的技術的情況下，在圖50的逆變器電路IVo中在電源電壓與接地電源電壓之間串聯(lián)連接的晶體管級數變多，有可能無法對應于低電源電壓。另外，在使用了例如專利文獻2那樣的技術的情況下，與專利文獻1同樣地，晶體管級數有可能增大，并且電壓變換電路也有時無法對應于低電源電壓。(2)振蕩開始時間有可能增大。為了實現(xiàn)低功耗化，減小圖50的逆變器電路IVo的消耗電流是有益的。在振蕩啟動時，通過該逆變器電路IVo的輸出電流，對外裝的電容Cg、 Cd(例如5 20pF)進行充電，上升至動作點附近的電壓之后(晶體振子XTAL的兩端子的電壓變得大致相等之后)，噪聲起因的微小振蕩生長而達到穩(wěn)定振蕩動作。因此，如果減小 IVo的電流，則振蕩開始時間有可能成為例如2s以上這樣的大的值。(3)噪聲耐性有可能降低。在如以往那樣通過比較大的電流進行振蕩動作時，對外裝的電容Cg、Cd進行充放電的電流大，且振蕩信號的振幅(圖50的XOUT中的振幅)是大致電源電壓電平的振幅。但是，在為了削減電力而通過小的電流進行振蕩動作的情況下，對外裝的電容Cg、Cd進行充放電的電流變小，且振蕩信號的振幅(圖50的XOUT中的振幅) 有可能成為例如100 300mV左右。因此，容易受到由外來噪聲引起的影響，并且受到影響時的恢復也慢，所以噪聲耐性劣化變得顯著。(4)晶體振子XTAL的選擇范圍受限制，有可能無法應對來自市場的各種要求(即通用性降低)。在特殊化為低CL值對應的晶體振子XTAL而設計了圖50的晶體振蕩裝置的情況下，難以在該晶體振蕩裝置中應用標準CL值對應的XTAL。但是，從低CL值對應的 XTAL相比于標準CL值對應的XTAL成本更高等來看，優(yōu)選使得對用戶作為選擇項而提供低 CL值對應的XTAL或者標準CL值對應的XTAL。
本發(fā)明是鑒于這樣的問題而完成的，其目的之一是提供一種能夠對低功耗化作出貢獻的晶體振蕩裝置。本發(fā)明的上述以及其他目的和新的特征根據本說明書的記述以及附圖將更加明確。如果簡單說明在本申請中公開的發(fā)明中的代表性的實施方式的概要，則如下所述。本實施方式的晶體振蕩裝置成為在布線基板上安裝了半導體封裝和晶體振子的結構。半導體封裝具備成為晶體振子的連接用的第一以及第二外部端子。在布線基板中， 形成了從第一外部端子延伸并與晶體振子的一端連接的第一布線圖案、和從第二外部端子在與第一布線圖案大致相同的方向上延伸并與晶體振子的另一端連接的第二布線圖案。在此，在布線基板中，還形成了配置于第一布線圖案與第二布線圖案之間的區(qū)域中并與接地電源電壓電連接的第三布線圖案。如果使用這樣的結構例，則能夠降低第一外部端子與第二外部端子之間的管腳間的寄生電容，并且能夠降低管腳間的耦合噪聲。其結果，在進一步要求寄生電容降低、噪聲耐性提高的低負載電容值對應的晶體振子中，能夠充分滿足該要求。另外，在本實施方式的晶體振蕩裝置中，即使假設上述第一外部端子和第二外部端子鄰接配置的情況下，在半導體封裝內的半導體芯片中，在第一外部端子用的第一焊盤與第二外部端子用的第二焊盤之間確保間隔，在其之間配置電源布線。由此，也能夠實現(xiàn)管腳間的寄生電容降低、耦合噪聲降低。另外，本實施方式的半導體裝置具備基準電流生成電路，生成基準電流；電流源，一端被供給電源電壓，對該基準電流進行電流鏡像，從而生成第一電流；振蕩用MIS晶體管，被供給該第一電流，成為源極接地；以及比較器電路塊，以該漏極(第一節(jié)點)為輸入。另外，該半導體裝置具備插入到振蕩用MIS晶體管的柵極(第二節(jié)點)與漏極(第一節(jié)點)間的反饋電阻。在半導體裝置的外部，在第一節(jié)點以及第二節(jié)點與接地電源電壓節(jié)點之間分別連接了電容，在第一節(jié)點與第二節(jié)點之間連接了晶體振子。在此，比較器電路塊以第一比較電壓為基準對在第一節(jié)點生成的具有第一振幅的第一振蕩信號進行大小判定， 生成具有比第一振幅大的第二振幅的第二振蕩信號。這樣，通過由包括電流源和振蕩用MIS晶體管的源極接地放大電路構成晶體振蕩部的反轉邏輯電路，能夠實現(xiàn)半導體裝置(晶體振蕩部)的特別低電源電壓化(換言之低功耗化)。進而，通過使用根據低負載電容值(低CL值)對應的晶體振子將第一電流設定得較小、用比較器電路塊補償由此引起的第一振幅的降低的電路拓撲，能夠實現(xiàn)半導體裝置(晶體振蕩部)的低功耗化。另外，在上述半導體裝置中，晶體振蕩部的反轉邏輯電路的電流源成為能夠根據晶體振子的CL值將第一電流的電流值可變地設定為第一電流值或者第二電流值的可變電流源。由此，作為用戶選定的晶體振子的選擇范圍，不僅可以提供低CL值對應，而且還能夠提供標準CL值對應。此時，使得振蕩用MIS晶體管在亞閾值區(qū)域中動作，將第一電流的電流值優(yōu)選設定為在“標準CL值/低CL值”的值是“M”的情況下，“第二電流值/第一電流值”的值成為“M”的平方。由此，不論CL值，振蕩余量保持為一定，所以不需要余量設計，相應地，能夠減小第一電流的電流值。進而，優(yōu)選通過將基準電流生成電路設成PTAT電路等， 使第一電流的電流值與溫度成比例地增加。由此，振蕩余量也保持為一定，所以相應地，能夠減小第一電流的電流值。另外，上述比較器電路塊優(yōu)選通過反映了晶體振蕩部的反轉邏輯電路的電路結構的復制電路生成第一比較電壓。由此，反轉邏輯電路中的PVT偏差也反映到第一比較電壓， 所以能夠適合地設定第一比較電壓的電壓電平，能夠提高第二振蕩信號的波形質量(例如占空特性)。如果簡單說明通過在本申請中公開的發(fā)明中的、代表性的實施方式得到的效果， 則能夠實現(xiàn)能夠充分適用低負載電容值對應的晶體振子的晶體振蕩裝置。另外，能夠實現(xiàn)能夠對低功耗化作出貢獻的晶體振蕩裝置。


圖1是示出本發(fā)明的一個實施方式的晶體振蕩裝置整體的概略結構例的圖，(a) 是俯視圖、(b)是(a)中的A-A，間的剖面圖。圖2是示出在本發(fā)明的一個實施方式的晶體振蕩裝置中，與圖1不同的整體的概略結構例的俯視圖。圖3是示出在XIN節(jié)點與XOUT節(jié)點之間產生的寄生電容的一個例子的電路圖。圖4是示出本發(fā)明的一個實施方式的晶體振蕩裝置中的其詳細的管腳配置的一個例子的概略圖。圖5是示出將圖4變形了的管腳配置的一個例子的概略圖。圖6是示出將圖5變形了的管腳配置的一個例子的概略圖。圖7是示出將圖6變形了的管腳配置的一個例子的概略圖。圖8是示出將圖7變形了的管腳配置的一個例子的概略圖。圖9是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的半導體芯片的主要部的布局結構例的概略圖。圖10是示出將圖9變形了的布局結構例的概略圖。圖11是示出將圖9變形了的其他布局結構例的概略圖。圖12是示出將圖11變形了的布局結構例的概略圖。圖13是示出本發(fā)明的一個實施方式的晶體振蕩裝置中與圖9等不同的半導體芯片的主要部的布局結構例的概略圖。圖14是示出將圖13變形了的布局結構例的概略圖。圖15是示出圖13的結構例中其各單元的詳細的結構例的概略圖。圖16是示出本發(fā)明的一個實施方式的晶體振蕩裝置中其封裝結構的一個例子的概略圖。圖17是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的布線基板的布局結構例的概略圖。圖18是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的布線基板的其他布局結構例的概略圖。圖19是示出將圖18變形了的布局結構例的概略圖。圖20是示出將圖18變形了的其他布局結構例的概略圖。圖21是示出將圖20變形了的布局結構例的概略圖。
圖22是示出將圖21變形了的布局結構例的概略圖。圖23是示出將圖17變形了的布局結構例的概略圖。圖M是示出將圖19變形了的布局結構例的概略圖。圖25是示出將圖M變形了的布局結構例的概略圖。圖沈是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的布線基板的又一布局結構例的概略圖。圖27是示出將圖沈變形了的布局結構例的概略圖。圖觀是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的半導體封裝以及半導體芯片的詳細的布局結構例的圖。圖四是示出將圖觀變形了的半導體封裝以及半導體芯片的詳細的布局結構例的圖。圖30是示出一般的晶體振蕩裝置的結構例的電路圖。圖31是示出作為本發(fā)明的前提研究的振蕩電路部的配置例的概略圖。圖32是示出作為本發(fā)明的前提研究的晶體振蕩裝置中其布線基板的布局結構例的概略圖。圖33是示出作為本發(fā)明的前提研究的晶體振蕩裝置中其詳細的管腳配置的一個例子的概略圖。圖34是示出本發(fā)明的一個實施方式的晶體振蕩裝置中其整體的結構例的概略圖。圖35是示出本發(fā)明的一個實施方式的晶體振蕩裝置中將圖34變形了的整體的結構例的概略圖。圖36是示出圖35的晶體振蕩裝置中其詳細的結構例的電路框圖。圖37是示出作為圖36的比較例研究的晶體振蕩裝置整體的結構例的電路框圖。圖38是示出圖34的晶體振蕩裝置中的控制電路塊以及振蕩電路塊的詳細結構的圖，(a)是示出其結構例的電路圖、(b)是抽出了(a)的一部分的電路圖。圖39是示出圖38中的模式設定信號的生成方法的一個例子的說明圖。圖40是示出圖38中的模式設定信號的生成方法的一個例子的說明圖。圖41是示出圖34的晶體振蕩裝置中其比較器電路塊的一部分的詳細的結構例的電路圖。圖42(a)是示出圖41所示的比較器電路塊的變形例的電路圖，(b)是示出(a)的動作例的波形圖。圖43是示出圖36的晶體振蕩裝置中其比較器電路塊的一部分的詳細的結構例的電路圖。圖44(a)、(b)是示出圖36的晶體振蕩裝置中其比較器電路的分別不同的結構例的電路圖。圖45(a)是示出圖36的晶體振蕩裝置中其比較器電路塊的其他部分的詳細的結構例的電路圖，(b)是示出(a)的概略的動作例的說明圖。圖46(a)、(b)是示出圖34等的控制電路塊中其基準電流生成電路周圍的分別不同的詳細的結構例的電路圖。
圖47(a)是示出圖34的晶體振蕩裝置中其振蕩電路塊周圍的布局結構例的概略圖，(b)是說明(a)的效果的補充圖。圖48是示出本發(fā)明的一個實施方式的晶體振蕩裝置中其整體的詳細的結構例的電路圖。圖49是示出本發(fā)明的一個實施方式的晶體振蕩裝置中的圖48的變形例的電路圖。圖50是示出一般的晶體振蕩裝置的結構例的電路圖。(符號說明)AD “與”運算電路；AR_GND 接地電源電壓供給區(qū)域；BF 緩沖器電路；BW 接合線；C 電容；CB 電路塊；CCIV 帶控制開關的CMOS逆變器電路；CIV :CM0S逆變器電路；CL 單元；CLB 單元區(qū)域；CLP =ESD保護元件；CMP 比較器電路；CMPBK 比較器電路塊；CP 半導體芯片；CTLBK 控制電路塊；D 二極管；DLY 延遲電路；FMEM 非易失性存儲器；IOBK IO單元區(qū)域；IOC 10單元；IREre 基準電流生成電路；ISL 絕緣層；IS 電流源；IV 逆變器電路；LGC 控制邏輯電路；LN 布線圖案；LY 布線層；Ml M3、PM 金屬布線層；MEAS 電流計；ML 金屬布線；MN =NMOS晶體管；MNCD =NMOS柵地-陰地級；MP =PMOS晶體管；MPCD PMOS柵地-陰地級；NR “或非”運算電路；OSCBK 振蕩電路部(振蕩電路塊)；OSPG 單觸發(fā)脈沖生成電路；PCB 布線基板；PD 焊盤；PKG 半導體封裝；PN 外部端子；R 電阻；REG 寄存器電路；STCTL 啟動控制電路；STUP 啟動電路；SW 開關電路；TH 通孔；VAR 供電區(qū)域；VPG、VNG 電壓生成電路；VRER；比較電壓生成電路；XTAL 晶體振子。
具體實施例方式在以下的實施方式中，為便于說明，在需要時，分割成多個部分或者實施方式而進行說明，但除了特別明示的情況以外，它們不是相互沒有關系，一方與另一方的一部分或者全部的變形例、詳細、補充說明等有關系。另外，在以下的實施方式中，在提及要素的數量等 (包括個數、數值、量、范圍等)的情況下，除了特別明示的情況以及原理上明確地限定為特定的數量的情況等以外，不限于其特定的數量，既可以是特定的數量以上也可以是特定的數量以下。進而，在以下的實施方式中，其構成要素(還包括要素步驟等)除了特別明示的情況以及原理上明確地認為必需的情況等以外，當然可以不一定必需。同樣地，在以下的實施方式中，在提及構成要素等的形狀、位置關系等時，除了特別明示的情況以及原理上明確地認為并非如此的情況等以外，還包括實質上與其形狀等近似或者類似的構成要素等。這對于上述數值以及范圍也是同樣的。另外，構成實施方式的各功能塊的電路元件沒有特別限制，但利用公知的 CMOS(互補型MOS晶體管)等集成電路技術，形成于單晶硅那樣的半導體基板上。另外，在實施方式中，作為 MISFET (Metal Insulator Semiconductor Field Effect Transistor,金屬絕緣體半導體場效應晶體管)(簡稱為MIS晶體管)的一個例子，使用了 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管)(簡稱為MOS晶體管)，但作為柵極絕緣膜并不排除非氧化膜。在附圖中，通過在ρ溝道型MOS 晶體管(PM0S晶體管)中對柵極附加箭頭的記號，來與η溝道型MOS晶體管(NM0S晶體管)區(qū)分。在附圖中，MOS晶體管的基板電位的連接沒有特別明記，但只要是MOS晶體管能夠正常動作的范圍，則其連接方法沒有特別限定。以下，根據附圖，詳細說明本發(fā)明的實施方式。另外，在用于說明實施方式的所有圖中，對同一部件原則上附加同一符號，其重復的說明將省略?！毒w振蕩裝置整體的代表性的實施方式[1A]》圖1是示出本發(fā)明的一個實施方式的晶體振蕩裝置整體的概略結構例的圖，圖 1(a)是俯視圖、圖1(b)是圖1(a)中的A-A’間的剖面圖。圖1 (a)所示的晶體振蕩裝置由布線基板PCB、PCB上安裝的半導體封裝PKG以及各種外裝部件、和PCB上的各種布線圖案構成。PKG具備半導體芯片CP、包括振蕩輸入信號XIN用、振蕩輸出信號XOUT用、以及接地電源電壓VSS用的多個外部端子(外部引線)PN、和適當連接CP與PN的接合線BW。在此， 朝向一個方向(在X軸方向上)，依次配置了電路塊CBl用的外部端子PN2、OSCBK用的外部端子PN3、PNi、PNsl、PNo、電路塊CB2用的外部端子Pm、PNs2。半導體芯片CP具備振蕩電路部0SCBK、電路塊CBl、CB2、以及多個單元CL。沿著 CP的一邊(在X軸方向上)依次配置了多個C L0 OSCBK具備圖30所示那樣的逆變器電路 IV以及反饋電阻Rf等，在OSCBK與CP的一邊之間，配置了 OSCBK用的4個單元CL。在該 4個單元CL之中，分別配置了焊盤PD3、XIN用的焊盤PDi、VSS用的焊盤PDsl、X0UT用的焊盤PDo。PDi以及PDo如圖30所示與逆變器電路IV的輸入以及輸出連接，PDsl與該IV的接地電源電壓節(jié)點連接。PD3、PDi、PDsl、PDo在此沿著CPl的一邊依次等間隔地配置，分別經由接合線Bff,與PN3、PNi、PNs 1、PNo連接。另外，PD3、PN3例如是電源電壓VCC用等，但根據情況，還可以省略。在電路塊CB2與半導體芯片CP的一邊之間，配置了 CB2用的多個(在此2個以上)單元CL。2個CL的一方包括焊盤PD1，另一方包括VSS用的焊盤PDs2。PDl和PDs2沿著CP的一邊(在X軸方向上)依次配置，在PDl的旁邊配置了上述XOUT用的焊盤PDo。其中，以相比于PDsl與PDo的間隔，PDl與PDo的間隔更寬的方式，配置了各CL。PDl、PDs2分別經由接合線BW與PNl、PNs2連接。在電路塊CBl與CP的一邊之間，配置了包括焊盤PD2 的CBl用的1個以上的單元CL。在PD2的旁邊，配置上述OSCBK用的PD3。其中，以相比于 PDi與PD3的間隔，PD2與PD3的間隔更寬的方式，配置了各CL。PD2經由接合線BW與PN2 連接。在布線基板PCB上，作為外裝部件，安裝有電容Cg、Cd以及晶體振子XTAL。另夕卜， 在PCB中，如圖1(a)、(b)所示，在第一布線層(例如成為部件安裝面的最上層)LYl中，形成布線圖案LN_XIN、和LN_XOUT、LN_VSSla、LN_VSSlb。LN_XIN的一端與外部端子PNi連接， 在大致Y軸方向上延伸，另一端與XTAL的一端連接。LN_X0UT的一端與外部端子PNo連接， 在大致Y軸方向上延伸，另一端與XTAL的另一端連接。LN_VSSlb的一端與外部端子PNsl 連接，在LN_XIN與LN_X0UT之間的區(qū)域中在大致Y軸方向上延伸，在另一端附近連接有Cg、 Cs的一端。Cg的另一端與LN_XIN連接，Cd的另一端與LN_X0UT連接。LN_VSSla的一端與外部端子PNs2連接，以包圍上述XTAL、Cg、Cd、LN_XIN、LN_XOUT、LN_VSSlb的形成區(qū)域或者安裝區(qū)域的方式，大致環(huán)狀地配置。另外，在PCB中，如圖1(a)、(b)所示，在從上述第一布線層LYl中的各布線圖案 (LN_XIN、LN_X0UT、LN_VSSla、LN_VSSlb)夾著絕緣層(電介體層)ISL而成為下層部分(Z軸方向)的第η布線層1^11中，形成了成為VSS用的面狀的布線圖案LN_VSSn。換言之，LYl 中的各布線圖案具有在Z軸方向上與LN_VSSn之間對置的部分。Wn優(yōu)選為最下層，但未必限于此，也可以是位于最上層與最下層之間的內層。上述LN_VSSlb的另一端附近經由通孔 TH連接到LN_VSSn，LN_VSSla的一端附近以及另一端附近也經由通孔TH連接到LN_VSSn。在這樣的結構例中，其主要的特征是以下那樣的點。第一特征點在于，在XIN用的外部端子PNi (焊盤PDi)與XOUT用的外部端子PNo (焊盤PDo)之間配置了 VSS用的外部端子PNsl (焊盤PDsl)。第二特征點在于，與第一特征同樣地，在XIN用的布線圖案LN_XIN 與XOUT用的布線圖案LN_X0UT之間配置了 VSS用的布線圖案LN_VSSlb。第三特征點在于， 對該LN_VSSlb連接了電容Cg、Cd的一端。第四特征點在于，在第一布線層LYl中的各布線圖案的下層設置了 VSS用的布線圖案LN_VSSn。第五特征點在于，在OSCBK用的各焊盤與 CBl用以及CB2用的各焊盤之間確保了某種程度的間隔。首先，通過第一以及第二特征，能夠降低存在于XIN節(jié)點與XOUT節(jié)點之間的直接的寄生電容(管腳間的寄生電容)。其結果，能夠降低以相互逆極性的振蕩信號振動的XIN 節(jié)點與XOUT節(jié)點之間的耦合噪聲，進而，根據情況能夠降低對XTAL的負載電容值(CL值) 影響的寄生電容。圖3是示出在XIN節(jié)點與XOUT節(jié)點之間產生的寄生電容的一個例子的電路圖。如圖3所示，在XIN節(jié)點與XOUT節(jié)點之間，存在直接的寄生電容(管腳間的寄生電容)Cs’，在XIN節(jié)點與接地電源電壓GND之間以及XOUT節(jié)點與GND之間，分別存在寄生電容Cg’以及Cd’。在該情況下，從晶體振子XTAL側觀察的負載電容(寄生電容)CL’的值如式(1)所示，成為對和Cg’與Cd’的串聯(lián)連接相伴的合成電容并聯(lián)連接了 Cs’的值。CL，= (Cg，· Cd，)/(Cg，+Cd，)+Cs，(1)在此，例如以上述圖32的結構例為代表，為了降低寄生電容，一般重視降低Cg’、 Cd’的值，但即使使Cg’、Cd’的值增加，在降低Cs’的值時，有時更有效。例如，在Cg’ = Cd’ =IpF 且 Cs，= 3pF 的情況下，成為 CL，= 3. 5pF，在 Cg，= Cd，= 2pF 且 Cs，= 2pF 的情況下，成為 CL，=3. OpF，在 Cg，= Cd' =3pF 且 Cs，= IpF 的情況下，成為 CL，= 2. 5pF。 由此，判斷為對XTAL的負載電容值(CL值)，與Cg，、Cd’相比，Cs’的影響更大，即使Cg，、 Cd’微增，只要降低Cs’，則能夠降低對CL值影響的寄生電容(CL’)。在圖1 (a)、(b)的結構例的情況下，在XIN節(jié)點(PDi、BW、PNi、LN_XIN)與XOUT節(jié)點(PDo、BW、PNo、LN_X0UT)之間存在 VSS(GND)節(jié)點(PDsl、BW、PNsl、LN_VSSlb)，所以 Cg，、 Cd’的值稍微增大。其中，關于Cs’的值，由于夾著VSS節(jié)點，所以可以視為大致零。另外， 作為比較例，在圖32的情況下，在XIN節(jié)點與XOUT節(jié)點之間，根據其距離等而存在某種程度的管腳間電容。如果Cs’能夠降低，則除了能夠如上所述降低寄生電容(CL’)，而且還能夠降低XIN節(jié)點與XOUT節(jié)點之間的耦合噪聲。接下來，通過第三特征，能夠實現(xiàn)噪聲耐性(EMC)的提高。對Cg、Cd的一端(LN_ VSSlb側)，結合LN_XIN、LN_X0UT中產生的逆極性的振蕩信號，但由于它們是逆極性，所以通過使Cg的一端與Cd的一端近距離結合，該振蕩信號被抵消，能夠將LN_VSSlb的電位電平保持為一定。其結果，GND噪聲能夠降低，噪聲耐性提高。另一方面，作為比較例，在圖32 的情況下，Cg的一端與Cd的一端經由LN_VSSla遠距離連接，所以有可能產生Cg的一端的電位電平與Cd的一端的電位電平不一致的情形。該電位電平的不一致可能成為噪聲的產生源。
接下來，通過第四特征，能夠實現(xiàn)噪聲耐性(EMC)的提高。如圖1(a)所示，通過設置大致環(huán)狀的LN_VSSla，能夠降低XTAL、Cg、Cd、LN_XIN、LN_X0UT、LN_VSSlb的形成區(qū)域或者安裝區(qū)域與其外部之間的噪聲傳達。但是，其反面，由于大致環(huán)狀的LN_VSSla作為天線發(fā)揮功能而有可能成為噪聲產生源。因此，通過設置LN_VSSn，切斷該LN_VSSla的環(huán)內的電磁波的通過，抑制作為LN_VSSla的天線的效果。另外，通過設置LN_VSSn，圖3所示的寄生電容Cg’、Cd’有可能增大，但如上所述，作為寄生電容，管腳間的寄生電容占主導地位，所以不會成為特別大的問題。但是，如果Cg’、Cd’的增大過大，則有可能產生問題，所以從該觀點來看，優(yōu)選如圖1 (b)所述，將LN_VSSn設為最遠離LN_XIN、LN_X0UT的最下層。接下來，通過第五特征，能夠降低0SCBK、與CB1、CB2之間的寄生成分，降低噪聲的傳達。其結果，特別是，XIN節(jié)點以及XOUT節(jié)點處的噪聲耐性提高。OSCBK在其功能上，當從CBl、CB2觀察時成為噪聲的產生源，并且，相反地，有可能受到來自CB1、CB2的噪聲而比較容易產生誤動作。因此，通過隔開OSCBK用的各單元CL與CBl用的各單元CL的間隔、 OSCBK用的各單元CL與CB2用的各單元CL的間隔，來抑制噪聲的傳達。通過具備以上那樣的特征，特別是，能夠容易實現(xiàn)使用了低CL值(例如CL值= 3 7pF)對應的晶體振子XTAL的晶體振蕩裝置。特別是在低CL值對應的晶體振蕩裝置中，如上所述要求降低寄生電容(CL’)、降低噪聲，但通過使用圖1(a)、(b)的結構例，能夠滿足這些要求。另外，通過使用低CL值對應的晶體振蕩裝置，能夠實現(xiàn)功耗降低。在晶體振蕩裝置中，一般，需要將通過式(2)提供的被稱為振蕩余量(Rm/Re)的指標保持為規(guī)定值以上。ω是振蕩頻率(角速度)，gm是振蕩電路部OSCBK中的逆變器電路IV的互導。振蕩余量與外裝電容CcUCg之積反比例，所以如果將振蕩余量設為一定而減小Cd、Cg，則能夠減小gm，所以還能夠減小OSCBK中流過的電流。(Rm/Re) = gm/(Cg · Cd · ω2)(2)《晶體振蕩裝置整體的代表性的實施方式[2Α]》圖2是示出本發(fā)明的一個實施方式的晶體振蕩裝置中的與圖1不同的整體的概略結構例的俯視圖。在此，著眼于與圖1的相異點而說明。首先，圖2所示的半導體封裝PKG 與圖1的情況不同，XIN用的外部端子PNi和XOUT用的外部端子PNo鄰接地配置，并且，作為電路塊CB2用的外部端子，除了 VSS用的外部端子PNs2以外，還具備電源電壓VCC用的外部端子PNv。關于圖2的PCB上的各布線圖案，與圖1的情況大致相同，但是成為如下結構伴隨上述PNi與PNo的鄰接配置，LN_VSSlb的一端成為開放，進而，電容Cg、Cd的一端與LN_VSSla連接。S卩，在圖2中，在LN_XIN與LN_X0UT之間，存在通過通孔TH連接到LN_ VSSn 的 VSS 用的島(LN_VSSlb)。在圖2的半導體芯片CP內，在振蕩電路部OSCBK與CP的一邊之間配置了 OSCBK用的3個單元CL。3個單元CL沿著X軸方向依次配置，其兩側的CL分別具備XIN用的焊盤 PDi和XOUT用的焊盤PDo，其之間的單元CLpw成為電源供給用的單元。PDi以及PDo分別經由接合線BW與PNi、PNo連接。另外，在電路塊CB2與CP的一邊之間，沿著X軸方向依次配置2個單元CL。2個CL分別包括VSS用的焊盤PDs2和VCC用的焊盤PDv，PDs2、PDv分別經由接合線BW與PNs2、PNv連接。在此，PDv經由CP內的金屬布線MLvcc連接到OSCBK內的電源供給用的CLpw，同樣地，PDs2經由CP內的金屬布線MLvss連接到OSCBK內的CLpw。 OSCBK內的逆變器電路IV(圖30)等通過經由該CLpw供給的電源進行動作。
在這樣的結構例中，其主要的特征點如下所述。首先，作為第六特征，在OSCBK內在包括XIN用的PDi的單元CL與包括XOUT用的PDo的單元CL之間配置了電源供給用的單元CLpw。S卩，圖2與圖1的情況不同，不具備面向OSCBK的專用的電源，而成為從共同使用的1組電源用外部端子PNv、PNs2供給電源的結構例。這樣的結構例在例如外部端子數少的低端微型機等中使用，在該情況下，根據外部端子的制約，還有可能PNi和PNo鄰接地配置。但是，即使在這樣PNi和PNo鄰接配置的情況下，也如圖2所示，在半導體芯片CP的內部中，在PDi與PDo之間夾著單元CLpw而確保間隔，進而，從CLpw供給電源(VCC、VSS)。 由此，與上述第一特征(在PNi (PDi)與PNo (PDo)之間配置PNsl (PDsl))同樣地，管腳間的寄生電容降低，并且管腳間的耦合噪聲降低。另外，圖2的結構例與圖1的情況同樣地，具備第二特征(在LN_XIN與LN_X0UT 之間配置LN_VSSlb)、第四特征(在下層配置LN_VSSn)、第五特征(在OSCBK用的各焊盤與 CBl用以及CB2用的各焊盤之間確保間隔)。由此，得到與圖1的情況同樣的效果。另外， 圖2的結構例不具備上述第三特征(對LN_VSSlb連接Cg、Cd的一端)，但當然，還可以設為具備該特征的結構。但是，在圖2的情況下，與圖1的情況不同，不存在面向OSCBK的VSS 用的外部端子PNsl，在OSCBK的接地電源電壓節(jié)點與LN_VSSlb之間稍微產生距離，所以將 Cg、Cd的一端連接到LN_VSSla。以上，說明了本發(fā)明的晶體振蕩裝置整體的代表性的實施方式，但以后，針對上述各特征的詳細以及進一步特征，主要從管腳配置、半導體芯片CP的布局、布線基板PCB的布局的觀點，個別地進行說明?！毒w振蕩裝置的詳細的管腳配置》《管腳配置(比較例)》圖33是示出作為本發(fā)明的前提研究的晶體振蕩裝置中其詳細的管腳配置的一個例子的概略圖。圖33所示的半導體封裝PKfoc具備半導體芯片CPx和多個外部端子PN。在 CPx中，包括振蕩電路部0SCBK，在OSCBK與CPx的一邊之間，沿著X軸方向，包括XIN用的焊盤PDi的單元CL和包括XOUT用的焊盤PDo的CL鄰接配置。另外，在該XIN用的CL的旁邊、XOUT用的CL的旁邊，沿著X軸方向依次配置有多個包括規(guī)定的焊盤PD的CL。包括 PDi、PDo而等間隔地配置了各焊盤PD。另外，各焊盤PD經由接合線BW適當連接到規(guī)定的外部端子PN。但是，在這樣的焊盤配置中，XIN節(jié)點與XOUT節(jié)點之間的管腳間的寄生電容變大，并且，XIN節(jié)點與XOUT節(jié)點的噪聲耐性有可能無法充分保持。《管腳配置[1]》圖4是示出本發(fā)明的一個實施方式的晶體振蕩裝置中其詳細的管腳配置的一個例子的概略圖。圖4所示的半導體封裝PKGla具備半導體芯片CPl和多個外部端子PN。在 CPl中，包括振蕩電路部0SCBK，在OSCBK與CPl的一邊之間沿著X軸方向依次配置了 5個單元CL。5個CL分別包括3個VSS用的焊盤PDsl、PDs3、PDs4、XIN用的焊盤PDi、以及XOUT 用的焊盤PDo。這些焊盤沿著乂軸方向，按照？083、？0丨、？081、？00、？084的順序配置。另外，該5個焊盤經由接合線BW依次分別連接到鄰接地配置的5根外部端子PN。這樣，通過用VSS (GND)節(jié)點分別夾住XIN節(jié)點(PDi, BW、PN)和XOUT節(jié)點(PDo、 BW、PN)，如第一特征所述，能夠降低XIN節(jié)點和XOUT節(jié)點處的管腳間的寄生電容以及耦合噪聲。此時，除了 XIN節(jié)點與XOUT節(jié)點之間以外，在XIN節(jié)點與XOUT節(jié)點的外側也配置了VSS(GND)節(jié)點，所以還能夠大幅提高XIN節(jié)點和XOUT節(jié)點的噪聲耐性。另外，在圖4中， 如第五特征所述，OSCBK用的各單元CL從規(guī)定的電路塊用的各單元CL分離而配置，由此噪聲耐性提高。另外，在此，與PDs4鄰接地進而配置了 OSCBK用的VCC用的焊盤PDvl，OSCBK 通過從此供給的電源動作?！豆苣_配置[2]》圖5是示出將圖4變形了的管腳配置的一個例子的概略圖。圖5所示的半導體封裝PKGlb具備半導體芯片CP2和多個外部端子PN。在CP2中，在振蕩電路部OSCBK與CP2 的一邊之間，與圖4同樣地沿著X軸方向依次配置5個單元CL，但與圖4的情況不同，代替包括VSS用的焊盤PDs4的單元CL，而配置了包括VCC用的焊盤PDv2的單元。由此，與圖 4的情況相比，削減1個OSCBK用的單元(焊盤)，能夠降低電路面積(或者外部端子數)。 如果使用這樣的結構例，則XOUT節(jié)點被VSS (GND節(jié)點)和VCC節(jié)點夾住，但在該情況下管腳間的寄生電容以及耦合噪聲也充分降低、噪聲耐性也充分提高。但是，通常，VCC節(jié)點與 VSS節(jié)點相比噪聲量稍微大，并且，XIN節(jié)點與XOUT節(jié)點相比信號量更小，噪聲耐性更低，所以在此，在在XIN節(jié)點側而在XOUT節(jié)點側配置了 VCC節(jié)點。《管腳配置[3]》圖6是示出將圖5變形了的管腳配置的一個例子的概略圖。圖6所示的半導體封裝PKGlc具備半導體芯片CP3和多個外部端子PN。在CP3中，在振蕩電路部OSCBK與CP3 的一邊之間，沿著X軸方向依次配置了 4個單元CL。4個CL分別包括VCC用的焊盤PDv3、 XIN用的焊盤PDi、VSS用的焊盤PDsl、以及XOUT用的焊盤PDo，這些焊盤在X軸方向上，按照PDv3、PDi、PDsl、PDo的順序配置。這樣，圖6的結構例通過從圖5的結構例中進一步刪除1個OSCBK用的單元(焊盤)，從而電路面積(或者外部端子數)降低。XIN節(jié)點被VCC節(jié)點和VSS節(jié)點夾住，所以能夠如圖5所示充分實現(xiàn)XIN節(jié)點和XOUT節(jié)點處的管腳間的寄生電容降低、耦合噪聲降低、 以及XIN節(jié)點的噪聲耐性提高。另外，關于XOUT節(jié)點，在一方側配置VSS節(jié)點，在另一方側確保第五特征所述那樣的間隔，從而實現(xiàn)管腳間的寄生電容降低、耦合噪聲降低以及XOUT 節(jié)點的噪聲耐性提高。即，包括焊盤PDi的其他電路塊用的單元CL配置成相比于PDo與 PDsl的間隔，PDo與PDl的間隔更寬?！豆苣_配置W]》圖7是示出將圖6變形了的管腳配置的一個例子的概略圖。圖7所示的半導體封裝PKG2具備包括半導體芯片CP4和外部端子PNi、PNo的多個外部端子PN。在CP4中，在振蕩電路部OSCBK與CP4的一邊之間，沿著X軸方向依次配置了 3個單元CL。3個CL內的兩側的CL分別包括XIN用的焊盤PDi和XOUT用的焊盤PDo。另外，3個CL內的正中間的單元CLa不特別包括焊盤。PDi和PDo經由接合線BW分別與相互鄰接地配置的PNi、PNo連接。這樣，圖7的結構例成為從圖6的結構例中進一步刪除了 1個OSCBK用的單元(焊盤)的結構。與上述第六特征大致同樣地，Pm和PN0鄰接地配置，但在CP4內，PDi和PDo 隔著單元CLa而配置，由此XIN節(jié)點與XOUT節(jié)點之間的管腳間的寄生電容以及耦合噪聲降低。另外，如第五特征那樣，包括PDi的單元CL與和其并排地配置并包括焊盤PD2的規(guī)定的電路塊用的單元CL之間被確保某種程度的間隔，同樣地，包括PDo的單元CL與和其并排地配置并包括焊盤PDl的規(guī)定的電路塊用的單元CL之間也被確保某種程度的間隔。具體而言，相比于PDi與PDo的間隔的1/2，PDi與PD2的間隔更寬地配置，同樣地，相比于PDi 與PDo的間隔的1/2，PDo與PDl的間隔更寬地配置。由此，能夠降低XIN節(jié)點以及XOUT節(jié)點與規(guī)定的電路塊之間的寄生電容，能夠提高XIN節(jié)點以及XOUT節(jié)點的噪聲耐性。《管腳配置[5]》圖8是示出將圖7變形了的管腳配置的一個例子的概略圖。圖8所示的半導體封裝PKG3具備包括半導體芯片CP5和外部端子PNi、PNnc、PNo的多個外部端子PN。PNnc配置于PNi與PNo之間。在CP5中，在振蕩電路部OSCBK與CP5的一邊之間，沿著X軸方向依次配置了 2個單元CL。2個CL分別包括XIN用的焊盤PDi和XOUT用的焊盤PDo。PDi,PDo 經由接合線BW分別連接到PNi、PNo。另外，對PNnc什么也沒有連接。這樣，圖8的結構例成為從圖7的結構例中進一步刪除了 1個OSCBK用的單元的結構。在此，作為第七特征，PDi和PDo鄰接配置，但也可以代替其而在PNi與PNo之間夾住PNnc，從而降低XIN節(jié)點與XOUT節(jié)點之間的管腳間的寄生電容以及耦合噪聲。另外，與圖7的情況同樣地，在OSCBK用的焊盤PDi、PDo與規(guī)定的電路塊用的焊盤PDi、PD2之間確保某種程度的間隔，從而寄生電容降低、噪聲耐性提高。《半導體芯片的詳細的布局》《芯片布局[1]》圖9是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的半導體芯片的主要部的布局結構例的概略圖。圖9所示的半導體芯片CP3a包括沿著CP3a的一邊 (沿著X軸方向)依次配置的4個單元CL。4個CL是振蕩電路部OSCBK用，分別具備VCC 用的焊盤PDv3、XIN用的焊盤PDi、VSS用的焊盤PDs 1、XOUT用的焊盤PDo。各焊盤的排列與圖6的情況同樣地，是PDv3、PDi、PDsl、PDo的順序。金屬布線MLvcc3從PDv3朝向芯片的內部方向(Y軸方向)延伸，金屬布線MLvss 1 從PDsl朝向Y軸方向延伸。MLVCC3、MLVSS1是使用最上層的金屬布線層PM形成的。另一方面，金屬布線MLxin從PDi朝向Y軸方向延伸，金屬布線MLxout從PDo朝向Y軸方向延伸。MLxin、MLxout是使用成為比PM下層的第一層的金屬布線層Ml形成的，雖然未圖示， 但在單元CL內，位于最上層的PM中的PDi、PDo經由接觸孔分別連接。相對4個單元CL接近Y軸方向而設置了供電區(qū)域VAR。在VAR中，使用位于Ml與 PM之間的2層的金屬布線層M2、M3形成了網眼狀的金屬布線。在VAR中的最上層，配置了上述MLvcc3、MLvssl，該MLVCC3、MLVSS1分別經由接觸孔(未圖示)適當連接到該網眼狀的金屬布線。在VAR中的半導體基板上，如圖30所示，形成了包括逆變器電路IV等的振蕩電路部OSCBK，OSCBK接收來自該網眼狀的金屬布線的電源供給而動作。另外，MLxin與IV 的輸入連接，MLxout與IV的輸出連接。這樣，在圖9的布局結構例中，作為第八特征，針對振蕩電路部0SCBK，相對地使用上層部分(PM、M3、M2)來供給電源，相對地使用下層部分(Ml)來供給信號。另外，在電源線中使用了網眼狀的金屬布線。由此，能夠對OSCBK供給噪聲小的電源，并且能夠降低XIN節(jié)點以及XOUT節(jié)點的寄生電容。使用越上層的金屬布線層，能夠使布線電阻越降低，進而，通過使用網眼狀的金屬布線，能夠降低頂下拉等，由此實現(xiàn)電源噪聲的降低。另外，通過在單元CL內使信號進入下層的金屬布線層M1，不會使信號和電源在同一金屬布線層內并行前進，從而實現(xiàn)寄生電容的降低?！缎酒季諿2]》圖10是示出將圖9變形了的布局結構例的概略圖。圖10所示的半導體芯片CP!3b 相比于圖9的半導體芯片CP3a，VCC用的金屬布線MLvcc3和VSS用的金屬布線MLvssl接近并且并行地朝向Y軸方向延伸。即，MLvcc3在單元CL的區(qū)域中，先朝向MLvssl在X軸方向上延伸，之后朝向Y軸方向延伸。即使在使用了該布局結構例的情況下，也得到與圖9 同樣的效果?！缎酒季諿3]》圖11是示出將圖9變形了的其他布局結構例的概略圖。圖11所示的半導體芯片CPl相比于圖9，圖9中的包括VCC用的焊盤PDv3的單元CL被置換為包括VSS用的焊盤PDs3的單元CL，進而，在圖9中的包括XOUT用的焊盤PDo的單元CL的旁邊追加了包括 VSS用的焊盤PDs4的單元CL。即，各焊盤的配置對應于圖4的結構例。金屬布線MLvss3 從PDs3朝向芯片的內部方向(Y軸方向)延伸，金屬布線MLvss4從PDs4朝向Y軸方向延伸。MLvss3、MLvss4是使用最上層的金屬布線層PM而形成的，與圖9的情況同樣地，與供電區(qū)域VAR中的網眼狀的金屬布線適當連接。即使在使用了該布局結構例的情況下，也得到與圖9同樣的效果。另外，這樣，電源布線越增加，在半導體芯片內，XIN節(jié)點、XOUT節(jié)點與電源間的寄生電容越有可能增大，所以優(yōu)選使用這樣的布局結構例?！缎酒季諻]》圖12是示出將圖11變形了的布局結構例的概略圖。圖12所示的半導體芯片CP2 相比于圖11，圖11中的包括VSS用的焊盤PDs4的單元CL被置換為包括VCC用的焊盤PDv2 的單元CL。即，各焊盤的配置對應于圖5的結構例。金屬布線MLvcc2從PDv2朝向芯片的內部方向(Y軸方向)延伸。MLvcc2是使用最上層的金屬布線層PM形成的，與圖11的情況同樣地，與供電區(qū)域VAR中的網眼狀的金屬布線適當連接。即使在使用了該布局結構例的情況下，也得到與圖11同樣的效果。《芯片布局[5]》圖13是示出本發(fā)明的一個實施方式的晶體振蕩裝置中與圖9等不同的半導體芯片的主要部的布局結構例的概略圖。圖13所示的半導體芯片CP4包括沿著CP4的一邊(沿著X軸方向)依次配置的3個單元CL。3個CL是振蕩電路部OSCBK用，其兩側的CL分別具備XIN用的焊盤PDi和XOUT用的焊盤PDo，其之間的單元CLpw成為電源供給用的單元。 另外，在圖13中，從該OSCBK用的各單元區(qū)域隔開一定的間隔，存在規(guī)定的電路塊用的單元區(qū)域。在該單元區(qū)域中，具備包括VSS用的焊盤PDs2的單元CL和包括VCC用的焊盤PDv 的單元CL。即，各焊盤的排列對應于圖2或者圖7的結構例。從PDv，金屬布線MLvcc朝向電源供給用的CLpw在X軸方向上(沿著芯片的一邊) 延伸，到達CLpw之后向芯片的內部方向(Y軸方向)延伸。同樣地，從PDs2，金屬布線MLvss 朝向CLpw在X軸方向上延伸，到達CLpw之后以與MLvcc接近并且并行的狀態(tài)在Y軸方向上延伸。MLvcc、MLvss是使用最上層的金屬布線層PM而形成的。在該Y軸方向上延伸的 MLvcc, MLvss與圖9等的情況同樣地，在OSCBK用的供電區(qū)域VAR中與網眼狀的金屬布線適當連接。另外，從PDi、PDo，與圖9等的情況同樣地，使用了第一層的金屬布線層Ml的金屬布線MLxiruMLxout在Y軸方向上延伸。通過使用這樣的結構例，即使在OSCBK不具備專用的電源的情況下，也以與圖9的情況同樣的理由，能夠對OSCBK供給噪聲小的電源，并且能夠降低XIN節(jié)點以及XOUT節(jié)點的寄生電容?！缎酒季諻]》圖14是示出將圖13變形了的布局結構例的概略圖。圖14所示的半導體芯片CP^ 相比于圖13，除了圖13中的電源供給用的單元CLpw(在圖14中單元CLpwl)以外，進而與 XIN用的焊盤PDi鄰接地添加了電源供給用的單元CLpw2。S卩，成為用CLpwl和CLpw2夾住包括PDi的單元CL的結構。圖13所示的來自焊盤PDv的金屬布線MLvcc在圖14中，朝向 CLpwl在X軸方向上(沿著芯片的一邊)延伸，到達CLpwl之后向芯片的內部方向(Y軸方向)延伸。另一方面，圖13所示的來自焊盤PDs2的金屬布線MLvss在圖14中，朝向CLpw2 在X軸方向上延伸，到達CLpw2之后在芯片的Y軸方向上延伸。MLVCC、MLVSS與圖13同樣地，與供電區(qū)域VAR中的網眼狀的金屬布線適當連接。如果使用這樣的結構例，則與圖13的情況同樣地，能夠對OSCBK供給噪聲小的電源，并且能夠降低XIN節(jié)點以及XOUT節(jié)點的寄生電容。進而，相比于圖13的情況，由于用電源供給用的單元CLpwl、CLpw2夾住焊盤PDi用的單元CL的兩側，所以能夠提高XIN節(jié)點的噪聲耐性。即，相比于XOUT節(jié)點，XIN節(jié)點的信號量小，噪聲耐性低，所以優(yōu)先地提高XIN 節(jié)點的噪聲耐性是有益的?！缎酒季諿5’]》圖15是示出圖13的結構例中其各單元的詳細的結構例的概略圖。如圖15所示， 在包括XIN用的焊盤PDi的單元CL內，設置了 ESD保護元件(鉗位元件)CLPl，同樣地，在包括XOUT用的焊盤PDo的單元CL內，也設置了 ESD保護元件(鉗位元件)CLPl。CLPl鉗位PDi、PDo與接地電源電壓GND之間。另外，在電源供給用的單元CLpw內，設置了 ESD保護元件(鉗位元件)CLP2。CLP2鉗位金屬布線MLvcc與金屬布線MLvss之間。CLP2由例如pn結二極管D2、η溝道型MOS晶體管MNd等構成，該ρη結二極管D2 以MLvss側為陽極、以MLvcc側為陰極，該η溝道型MOS晶體管^d在MLvcc與MLvss之間連接源極/漏極路徑并對MLvss連接了柵極。另一方面，CLPl由ρη結二極管Dl等構成， 該ρη結二極管Dl以GND側為陽極、以PDi、PDo側為陰極。如果在成為信號用的CLPl中應用麗d那樣的保護元件，則寄生電容的增大、漏電流的增大等變得過大，所以在此應用了 ρη 結二極管。圖15的結構例具備如下那樣的特征。首先，作為第九特征，舉出如下特征對ΧΙΝ、 XOUT用的焊盤PDi、PDo，沒有連接電源電壓(VCC)側的鉗位元件，而僅連接了 GND側的鉗位元件。這是為了使晶體振蕩裝置對應于寬幅的電源電壓。即，假設對PDi、PDo連接電源電壓側的鉗位元件，則該鉗位元件的電容值有可能根據電源電壓的值而變化，XIN節(jié)點、XOUT 節(jié)點的寄生電容的值變化(振蕩強迫變得不穩(wěn)定)，是為了防止該現(xiàn)象。接下來，作為第10特征，舉出如下特征在CLpw內設置了 ESD保護元件CLP2。通常，ESD保護元件設置于外部端子的附近(例如PDs2、PDv的單元內)，但在該情況下，在從外部端子至OSCBK的電源路徑中存在距離，所以例如，在MLVCC、MLVSS中直接混入了電涌那樣的情況下，有可能無法充分保護0SCBK。因此，通過如圖15的結構例那樣，在OSCBK的附近配置CLP2，能夠從電涌充分地保護0SCBK。另外，也可以在外部端子的附近(例如PDs2、 PDv的單元內)配置ESD保護元件，還可以根據情況省略。另外，在此，以圖13的結構例為例子進行了說明，但關于焊盤PDi、PDo的ESD保護元件，在其他結構例中同樣也可以應用。 另外，關于電源供給用的單元中的ESD保護元件，例如，可以同樣地應用于還包括圖14的結構例在內的OSCBK不具備專用的電源的結構?！栋雽w封裝的布局》圖16是示出本發(fā)明的一個實施方式的晶體振蕩裝置中其封裝結構的一個例子的概略圖。圖16所示的半導體封裝PKG與上述圖13等的結構例同樣地，搭載了在振蕩電路部OSCBK中不具備專用的電源的半導體芯片CP4b。半導體封裝PKG具備由VSS用的外部端子PNs2和VCC用的外部端子PNv構成的一組電源端子，PKG內的CP4b通過從該一組電源端子供給的電源進行規(guī)定的動作。CP4b在此除了 OSCBK以外，還具備規(guī)定的電路塊CB。并且，在CP4b中，與OSCBK對應地配置了由多個單元CL構成的單元區(qū)域CLBo，與CB對應地， 與CLBo隔開一定的距離而配置了由多個CL構成的單元區(qū)域CLBc。在此，在CLBc內，作為第11特征，與外部端子PNs2對應地配置了 2個焊盤PDs21、 PDs22，與外部端子PNv對應地配置了 2個焊盤PDvll、PDvl2。PDs21、PDs22分別經由不同的接合線BW共同地連接到PNs2，PDvll、PDvl2分別經由不同的接合線BW共同地連接到PNv。 對PDs21、PDvl 1，分別連接了圖13等所述那樣的在OSCBK上延伸的金屬布線MLvss、MLvcc。 另一方面，對PDs22、PDvl2，分別經由金屬布線ML1、ML2連接了電路塊CB。這樣，通過使用第11特征，能夠實現(xiàn)電源噪聲降低。例如，在只存在一組電源且假設與PNs2、PNv對應的焊盤分別是1個的情況下，來自CB的電源噪聲有可能經由該焊盤回入到OSCBK側，而產生振蕩的不合適。因此，如果如圖16的結構例那樣，與1個外部端子對應地設置2個焊盤，并從1個外部端子對它們進行雙接合，則來自CB的電源噪聲經由2根接合線BW回入到OSCBK側。此時，BW具有電感成分，所以與電源的寄生電容成分合起來構成低通濾波器，其結果，能夠使從CB回入到OSCBK側的電源噪聲衰減。另外，在此，對1個外部端子對應了 2個焊盤，但也可以進一步擴展而對應于3個以上的焊盤?！恫季€基板的詳細的布局》《基板布局[1]》圖17是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的布線基板的布局結構例的概略圖。在圖17中，在布線基板PCBl上，安裝了半導體封裝PKGld。在 PKGld中，沿著X軸方向依次配置了規(guī)定的信號XX用的外部端子PNxx、XIN用的外部端子 PNi, VSS用的外部端子PNsl、XOUT用的外部端子PNo，夾著1根外部端子而配置了 VSS用的外部端子PNs2。在PCBl的最上層的布線層(相應于圖1(b)的第一布線層LYl)中，在 PKG1 d的安裝部分中形成了 VSS用的布線圖案LN_VSSId。對該LN_VSSId，連接了上述VSS 用的2根外部端子PNsl、PNs2。在PCBl上，作為外裝部件安裝了電容Cg、Cd以及晶體振子XTAL。另外，在PCBl 中，在最上層的布線層(圖1(b)的LYl)中，除了 LN_VSSld，還形成了布線圖案LN_XIN、LN_ XOUT, LN_VSSla、LN_VSSlb、LN_VSSlc、LN_XX。LN_XIN 的一端與 XIN 用的 PNi 連接，在大致 Y軸方向上延伸，另一端與Cg的一端連接。LN_X0UT的一端與XOUT用的PNo連接，在大致 Y軸方向上經由電阻Rd(可省略)延伸，另一端與Cd的一端連接。LN_XIN以及LN_X0UT具有在X軸方向上延伸的分支布線，在LN_XIN的分支布線的前頭與LN_X0UT的分支布線的前頭之間連接有XTAL。
LN_VSSlb的一端與VSS用的PNsl連接，在LN_XIN與LN_X0UT之間的區(qū)域中在大致Y軸方向上延伸。Cg、Cd的另一端與VSS用的布線圖案LN_VSSlc連接。LN_VSSla的一端與 VSS 用的 PNs2 連接，以包圍上述 XTAL, Cg、Cd、LN_XIN、LN_X0UT、LN_VSSlb、LN_VSSlc 的形成區(qū)域或者安裝區(qū)域的方式大致環(huán)狀地配置。LN_VSSlc在最上層的布線層(圖1(b) 的LYl)中，與LN_VSSla連接。另夕卜，LN_XX的一端與XX用的PNxx連接，先向PKGld的內側方向延伸之后(在PKGld的安裝部分內延伸之后)，向規(guī)定的方向延伸。另外，在PCBl中，在上述最上層的布線層中的各布線圖案(LN_XIN、LN_X0UT、LN_ VSSla、LN_VSSlb、LN_VSSlc)的下層部分(Ζ軸方向)的布線層(相當于圖1(b)的第η布線層LYn)中，形成了成為VSS用的面狀的布線圖案LN_VSSn。Wn優(yōu)選為最下層，但并不一定限于此，也可以是位于最上層與最下層之間的內層。上述LN_VSSlb的另一端附近經由通孔 TH連接到LN_VSSn，LN_VSSla的一端附近以及另一端附近也經由通孔TH連接到LN_VSSn。在此，圖17的結構例具備如下那樣的特征。首先，具備上述第一特征(在PNi與 PNo之間配置PNsl)、第二特征(在LN_XIN與LN_X0UT之間配置LN_VSSlb)、第四特征(在下層配置LN_VSSn)，由此得到管腳間的寄生電容降低效果、管腳間的耦合噪聲降低效果、以及噪聲耐性提高效果等。進而，作為第12特征，舉出如下點先用短的布線(LN_VSSlc)將電容Cg、Cd的另一端結合之后，連接到LN_VSSla。由此，與第三特征同樣地，相比于直接連接到LN_VSSla的情況(圖32的結構例的情況)，噪聲耐性提高。但是，為了使噪聲耐性進一步提高，優(yōu)選如圖1的結構例等那樣，連接到更接近半導體封裝的VSS節(jié)點而配置的LN_ VSSlb0另外，作為第13特征，可以舉出布線圖案LN_XX的布線方向。通過使LN_XX從PNxx 向半導體封裝的內側方向先延伸，從而相比于向外側方向延伸的情況(圖32的結構例的情況)，能夠降低與XIN節(jié)點之間的寄生電容以及耦合噪聲，能夠提高XIN節(jié)點的噪聲耐性。另外，在圖17中，在VSS用的布線圖案LN_VSSla中與VSS用的外部端子PNs2靠近的部位連接到VSS用的端口(PORT)。VSS用的端口(PORT)是指，在該布線基板上安裝的未圖示的電源生成裝置(DC-DC轉換器等)的VSS端子。端口(PORT)的連接位置不特別限于此，但優(yōu)選設成盡可能接近半導體封裝的VSS節(jié)點(VSS用的外部端子)的位置。從該觀點來看，還可以將連接位置設成例如LN_VSSld等。另一方面，在作為比較例假設將連接位置設成并非LN_VSSla的PNs2側的端部等的情況下，伴隨振蕩動作從PNs2經由LN_VSSla 的整體向端口(PORT)流過電流，所以在噪聲耐性的觀點上并不優(yōu)選?！痘宀季諿2]》圖18是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的布線基板的其他布局結構例的概略圖。在圖18中，在布線基板PCB2上，安裝了與圖17同樣的半導體封裝PKGld以及外裝部件(電容Cg、Cd、電阻Rd、晶體振子XTAL)，形成了與圖17大致同樣的布線圖案。與圖17的相異點是如下的2點。第一點在于，在從XIN用的外部端子PNi 延伸的布線圖案LN_XIN的末端與從XOUT用的外部端子PNo延伸的布線圖案LN_X0UT的末端之間，連接了 XTAL。第二點在于，Cg, Cd的一端與從VSS用的外部端子PNsl延伸的布線圖案LN_VSSlb連接，Cg的另一端與LN_XIN連接，Cd的另一端與LN_X0UT連接。這樣，在圖 18的結構例中，代替圖17中敘述的第12特征而具備圖1中敘述的第三特征(對LN_VSSlb 連接Cg、Cd的一端)。由此，相比于圖17的結構例，能夠進一步提高噪聲耐性。另外，關于其他特征，與圖17的情況相同。
《基板布局[3]》圖19是示出將圖18變形了的布局結構例的概略圖。在圖19中，在布線基板PCB3 上，安裝了具備與圖18不同的外部端子PN的半導體封裝PKGla。在PKGla中，沿著X軸方向依次配置了 VSS用的外部端子PNs3、XIN用的外部端子PNi、VSS用的外部端子PNsl、X0UT 用的外部端子PNo、VSS用的外部端子PNs4。S卩，與上述圖4的結構例同樣地，成為PNi、PNo 分別被VSS夾住的配置。在PCB3上，對PKGla的安裝部分中形成的VSS用的布線圖案LN_VSSld，連接上述 VSS用的3個外部端子PNs3、PNsl、PNs4。關于從PNi、PNsl、PNo延伸的各布線圖案LN_XIN、 LN_VSSlb、LN_X0UT、與其連接的各種外裝部件(電容Cg、Cd、電阻Rd、晶體振子XTAL)的安裝，與圖18的結構例同樣。在此，在圖19的結構例和圖18的結構例中，VSS用的布線圖案 LN_VSSla的結構稍微不同。LN_VSSla在圖18的結構例中以PNs2為起點而形成為大致環(huán)狀，其終點在最上層的布線層(圖1(b)的LYl)中成為開放狀態(tài)，但在圖19的結構例中形成為在PNs4與PNs3之間完整地構成環(huán)。即，在最上層的布線層中，由LN_VSSla和LN_VSSld 形成完整的環(huán)布線。如果使用這樣的結構例，則除了圖18中敘述的各種效果以外，能夠通過成為VSS 節(jié)點的環(huán)布線完全地保護XIN節(jié)點、XOUT節(jié)點以及各種外裝部件，所以相比于圖18的結構例，能夠進一步提高噪聲耐性。但是，有可能由于該環(huán)布線作為環(huán)天線發(fā)揮功能而噪聲耐性降低，但在此，如第四特征所述，在下層中設置了成為VSS用的面狀的布線圖案LN_VSSn，所以不會特別出現(xiàn)問題。另外，圖18的結構例中的LN_VSSla在假設不存在LN_VSSn的情況下，一端被開放，所以不會起到作為環(huán)天線的功能，但有時作為單極天線發(fā)揮功能。在該情況下，有可能在與LN_VSSla的布線長對應的頻率下產生共振，產生該頻率的噪聲。另外，在圖19中，沒有示出VSS用的端口的連接位置，但例如還可以設成LN_VSSla中的PNs4的附近、LN_VSSla中的PNs3的附近、或者LN_VSSld等?！痘宀季諿4]》圖20是示出將圖18變形了的其他布局結構例的概略圖。在圖20中，在布線基板 PCBh上，安裝了具備與圖18不同的外部端子PN的半導體封裝PKG2a。在PKGh中，沿著 X軸方向依次配置了規(guī)定的信號XX用的外部端子PNxx、XIN用的外部端子PNi、XOUT用的外部端子PNo，并夾著1根外部端子配置了 VSS用的外部端子PNs2。即，與上述圖2、圖7等的結構例同樣地，成為PNi和PNo鄰接配置了的結構例。在PCBh上，對PKGh的安裝部分中形成的VSS用的布線圖案LN_VSSld，連接了上述VSS用的外部端子PNs2。關于從各外部端子PNxx、PNi、PNo、PNs2延伸的各布線圖案 LN_XX、LN_XIN、LN_X0UT、LN_VSSla，與圖18的情況同樣。但是，在此，在PNi與PNo之間不存在VSS用的外部端子，所以在LN_XIN與LN_X0UT之間的區(qū)域中，島狀地孤立地配置了 VSS 用的布線圖案LN_VSSlb。LN_VSSlb經由通孔TH連接到下層的VSS用的布線圖案LN_VSSn。 另外，關于各種外裝部件(電容Cg、Cd、電阻Rd、晶體振子XTAL)的安裝，與圖18的情況同樣。如果使用這樣的結構例，則即使在XIN用的外部端子PNi和XOUT用的外部端子 PNo鄰接的情況下，通過如第二特征所述，設置LN_VSSlb，能夠降低XIN節(jié)點與XOUT節(jié)點處的管腳間的寄生電容、耦合噪聲。另外，通過如第三特征所述，對該LN_VSSlb連接Cg、Cd的一端，噪聲耐性提高。另外，關于其他特征以及效果，與圖18的情況同樣?！痘宀季諿5]》圖21是示出將圖20變形了的布局結構例的概略圖。在圖21所示的布線基板 PCB2b上，安裝了與圖20同樣的半導體封裝PKGh以及各種外裝部件(電容Cg、Cd、電阻 Rd、晶體振子XTAL)，形成了與圖20同樣的各種布線圖案。圖21的結構例與圖20的結構例的差異點在于，布線圖案LN_VSSlb在圖20的結構例中島狀地孤立地配置，相對于此，在圖21的結構例中，利用外部端子PM與外部端子PNo之間的空間，連接到PKGh的安裝部分中形成的VSS用的布線圖案LN_VSSld。如果使用這樣的結構例，則除了圖20中敘述的各種效果以外，能夠進一步提高噪聲耐性。即，在圖20的結構例中，在PKGh的VSS節(jié)點與布線圖案LN_VSSlb之間存在距離，所以有可能產生VSS電平的不一致，但通過使用圖21的結構例，能夠縮短該距離，能夠抑制伴隨VSS電平的不一致而產生的電源噪聲?！痘宀季諻]》圖22是示出將圖21變形了的布局結構例的概略圖。在圖22所示的布線基板 PCB2c上，安裝了與圖21不同的半導體封裝PKG2b。圖22的半導體封裝PKG2b與圖21的 PKG2a不同，成為在XIN用的外部端子PNi、X0UT用的外部端子PNo的附近不存在VSS用的外部端子(圖21中的PNs2)的結構。關于PCB2c中的布線圖案、各種外裝部件的安裝方法， 與圖21的PCB2b大致相同。在此，作為圖22與圖21的相異點，在圖22中，不存在VSS用的外部端子，所以大致環(huán)狀地形成的VSS用的布線圖案LN_VSSla的兩端在最上層的布線層(圖1 (b)的LYl) 中成為開放狀態(tài)。如果使用這樣的結構例，則即使在PNi、PNo的附近不存在VSS用的外部端子的情況下，也能夠得到與圖21大致同樣的效果。另外，在此，示出了將VSS用的端口 (PORT)連接到VSS用的布線圖案LN_VSSld連接的例子，但當然不限于此?！痘宀季諿7]》圖23是示出將圖17變形了的布局結構例的概略圖。在圖23所示的布線基板 PCBla上，安裝了與圖17不同的半導體封裝PK(^a。在半導體封裝PKGh中，如圖20等所述，沿著X軸方向依次配置了規(guī)定的信號XX用的外部端子PNxx、XIN用的外部端子PNi、 XOUT用的外部端子PNo，并夾著1根外部端子而配置了 VSS用的外部端子PNs2。S卩，與圖 17的PKGld不同，成為在PNi與PNo之間不存在VSS用的外部端子的結構。相伴于此，在圖23的PCBla中，在XIN用的布線圖案LN_XIN與XOUT用的布線圖案LN_X0UT之間的區(qū)域中，VSS用的布線圖案LN_VSSlb島狀地孤立地配置。LN_VSSlb經由通孔TH連接到下層的VSS用的布線圖案LN_VSSn。關于這以外的結構，與圖17相同。如果使用這樣的結構例，則即使在PNi與PNo鄰接的情況下，也可以通過如第二特征所述，設置 LN_VSSlb，來降低XIN節(jié)點和XOUT節(jié)點處的管腳間的寄生電容、耦合噪聲?！痘宀季諿8]》圖M是示出將圖19變形了的布局結構例的概略圖。在圖M所示的布線基板 PCB3a上，安裝了與圖19不同的半導體封裝PKGle。在半導體封裝PKGle中，沿著X軸方向， 依次配置了 XIN用的外部端子PNi、VSS用的外部端子PNsl、X0UT用的外部端子PNo。但是， 與圖19的情況不同，在PNi、PNo的附近，除了 PNsl以外不存在VSS用的外部端子。相伴于此，在圖M的PCB3a中，VSS用的布線圖案LN_VSSla的兩端利用鄰接的外部端子PN之間的空間連接到PKGle的安裝部分中形成的VSS用的布線圖案LN_VSSld。因此，即使在該情況下，也與圖19的結構例同樣地，由LN_VSSla和LN_VSSld形成環(huán)布線。關于其他結構，與圖19同樣。如果使用這樣的結構例，則即使在PNi、PNo的附近不充分地存在VSS用的外部端子的情況下，也能夠得到與圖19大致同樣的效果?！痘宀季諿9]》圖25是示出將圖M變形了的布局結構例的概略圖。在圖25所示的布線基板 PCB3b上，安裝了與圖M同樣的半導體封裝PKGle，進而形成了與圖M同樣的各種布線圖案。圖25的結構例與圖M的結構例的差異點在于，電容Cg、Cd的一端在圖M中連接到 VSS用的布線圖案LN_VSSlb，相對于此，在圖25中連接到VSS用的布線圖案LN_VSSla。如果將圖25的結構例與圖M的結構例進行比較，則如第三特征所述，在噪聲耐性的觀點上， 優(yōu)選為圖M的結構例。但是，如果與圖32的結構例進行比較，則由于存在第一以及第二特征(在XIN節(jié)點與XOUT節(jié)點之間存在VSS節(jié)點)、第四特征(在下層存在LN_VSSn)、由LN_ VSSla、LN_VSSld構成的環(huán)布線，從而能得到充分的噪聲耐性提高的效果?！痘宀季諿10]》圖沈是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的布線基板的又一布局結構例的概略圖。在圖26所示的布線基板PCB4上，安裝了半導體封裝 PKGlbl0在PKGlbl中，沿著X軸方向，依次配置了 VSS用的外部端子PNs3、XIN用的外部端子PNi、VSS用的外部端子PNsl、XOUT用的外部端子PNo。另外，該外部端子的配置類似于圖5的結構例。在PCB4的最上層的布線層(圖1(b)的LYl)，在PKGlbl的安裝部分中形成了 VSS用的布線圖案LN_VSSld。對該LN_VSSld，連接了上述VSS用的2根外部端子PNsl、 PNs3。關于與？附、？臨1、？吣連接的各布線圖案110(頂、110^5113、110(0肌，與圖18的布線圖案相同，關于各種外裝部件(電容Cg、Cd、電阻Rd、晶體振子XTAL)的安裝方法，也與圖18的情況同樣。但是，在此，與圖18的情況不同，成為在下層不具備VSS用的布線圖案 (圖18的LN_VSSn)的結構例。這是因為設想了如下情形在例如使用厚度(Z軸方向)非常小那樣的布線基板PCB4的情況下，與該下層的VSS用的布線圖案相伴的寄生電容變得過大。在該情況下，需要使得用VSS節(jié)點充分保護LN_XIN、LN_X0UT、LN_VSSlb的形成區(qū)域以及各種外裝部件的安裝區(qū)域，而且也不產生環(huán)天線的功能。因此，在此，設置了從PNs3 在Y軸方向上延伸之后在X軸方向上延伸的大致L字狀的布線圖案LN_VSSlal、和在LN_ XOUT的周邊從LN_VSSld通過相互鄰接的外部端子PN之間的空間而在Y軸方向上延伸的布線圖案LN_VSSla2。并且，以不形成完整的環(huán)布線的方式，在LN_VSSlal的末端部分與LN_ VSSla2的末端部分之間設置了若干縫隙。該縫隙的位置為從LN_XIN、LN_X0UT整體遠離的位置，并且為更從LN_XIN遠離的位置。通過使用這樣的結構例，即使在使用非常薄的布線基板的情況下，也能夠某種程度地得到此前敘述那樣的各種效果?！痘宀季諿11]》圖27是示出將圖沈變形了的布局結構例的概略圖。在圖27所示的結構例中，也與圖沈的結構例同樣地，在下層不具備VSS用的布線圖案，對應于非常薄的布線基板。在圖27所示的布線基板PCB5上，安裝了半導體封裝PKG2C。在PKG2c中，沿著X軸方向，依次配置了 VSS用的外部端子PNs5，并夾著1根外部端子而配置了 XIN用的外部端子PNi、X0UT 用的外部端子PNo。在PCB5中，與圖沈的情況同樣地，設置了與PNs5連接的布線圖案LN_VSSlal和與LN_VSSld連接的布線圖案LN_VSSla2。關于與PNi、PNo連接的各布線圖案LN_XIN、LN_ X0UT、各種外裝部件(電容Cg、Cd、電阻Rd、晶體振子XTAL)的安裝方法，與圖17的結構例大致相同。但是，關于配置于LN_XIN與LN_X0UT之間的VSS用的布線圖案LN_VSSlb，利用 PNi與PNo之間的空間而連接到LN_VSSld。通過使用這樣的結構例，能夠得到與圖沈同樣的效果?！栋雽w封裝以及芯片的詳細的布局》《布局[1]》圖28是示出本發(fā)明的一個實施方式的晶體振蕩裝置中成為其構成要素的半導體封裝以及半導體芯片的詳細的布局結構例的圖。圖觀所示的結構例適當地反映了此前敘述的各種特征。在圖觀所示的半導體封裝PKG中，沿著X軸方向，依次配置了設定信號用的外部端子PNmf、XIN用的外部端子PNi、XOUT用的外部端子PNo、復位信號用的外部端子 PNr、XIN用的外部端子PNi2、VSS用的外部端子PNs、XOUT用的外部端子PDo2、VCC用的外部端子PNv。另外，在半導體芯片CP內，形成了子時鐘信號用的振蕩電路部OSCBKs、主時鐘信號用的振蕩電路部OSCBKm。OSCBKs、OSCBKm都具備圖30所示那樣的逆變器電路IV、反饋電阻Rf等，但各自生成的振蕩信號的頻率不同。OSCBKm例如生成幾MHz 幾十MHz等的振蕩信號，OSCBKs例如生成以32kHz等為代表的小于IMHz的振蕩信號。上述PNi、PNo是OSCBKs用的信號端子， PNi2、PNo2是OSCBKm用的信號端子。在PNi與PNo之間，雖然未圖示，但作為外裝部件連接了低CL值對應(例如CL值=3 7pF)的晶體振子。作為該晶體振子，代表性地使用音叉型晶體振子。另一方面，在PNi2與PNo2之間，雖然未圖示，但作為外裝部件連接了晶體振子。作為該晶體振子。代表性地使用了 AT截止晶體振子。在半導體芯片CP內，沿著X軸方向，設置了與OSCBKs對應的單元區(qū)域CLB1、與 OSCBKm對應的單元區(qū)域CLB2、以及其他共同的單元區(qū)域CLB3。CLBl在X軸方向上，配置于 CLB2與CLB3之間，但在與CLB2以及CLB3之間確保了一定的間隔。外部端子PNs經由3根接合線BW連接到CLB2內形成的3種焊盤PDsql、PDsq2、PDss。外部端子PNv經由2根接合線BW連接到CLB2內形成的2種焊盤PDvql、PDvq2。其中，PDvql、PDsql經由金屬布線 MLvcc、MLvss適當連接到CLBl內的各電源供給線(VCCQ、VSSQ等)。另外，PDvq2、PDsq2適當連接到CLB2內的各電源供給線(VCCQ、VSSQ等)。對于CLBl內的各電源供給線和CLB2 內的各電源供給線，在此除了設置了 1根共同的接地電源電壓線(VSS)以外，基本上分離而形成。在單元區(qū)域CLBl中，形成了 XIN用的焊盤PDi和XOUT用的焊盤PDo，在和PDi對應的單元與和PDo對應的單元之間，具備電源供給用的單元CLpw。另外，CLBl具備接收來自上述MLvcc、MLvss的電源供給的2個單元，來自該單元的電源經由各電源供給線傳送到 CLpw,并且經由該CLpw供給到OSCBKs的內部。在接收該電源供給的2個單元和CLpw內， 具備ESD保護元件。在這樣的結構例中，關于OSCBKm，PNi2被PNr和PNs夾住，PDo2被PNs和PNv夾住，與它們對應的各焊盤也適當地夾住XIN節(jié)點和XOUT節(jié)點。因此，充分實現(xiàn)管腳間的耦合噪聲降低、XIN節(jié)點、XOUT節(jié)點的噪聲耐性提高等。另一方面，關于OSCBKs，PNi和PNo鄰接配置，所以有可能管腳間的寄生電容增大、耦合噪聲增大，而且還有可能XIN節(jié)點、XOUT 節(jié)點的噪聲耐性降低。因此，在此，通過在PDi對應的單元與PDo對應的單元之間設置電源供給用的單元CLpw，來減小寄生電容、耦合噪聲的問題，進而，通過在CLBl與CLB2、CLB3之間確保一定的間隔，并且分離形成各電源供給線，來提高噪聲耐性。另外，PNr以及PNmf分別是復位信號用以及設定信號用，所以不會頻繁地變動，從該觀點來看，也能夠提高噪聲耐性?！恫季諿2]》圖四是示出將圖觀變形了的半導體封裝以及半導體芯片的詳細的布局結構例的圖。圖四的結構例與圖觀的結構例的主要的差異點在于，在圖四的結構例中，沿著芯片的一邊(沿著X軸方向)配置了單元區(qū)域CLB4，在Y軸方向(芯片的內側方向)上坐標與 CLB4不同的位置處配置了單元區(qū)域CLBl。CLBl與圖28的結構例同樣地，是面向子時鐘的振蕩電路部OSCBKs用。另一方面，CLB4是芯片共用，其一部分的單元被用作面向主時鐘的振蕩電路部OSCBKm用。如果使用圖四的結構例，則相比于圖28的結構例，能夠使CLBl從其他單元區(qū)域更分離，所以能夠進一步提高噪聲耐性等。以上，根據實施方式，具體說明了由本發(fā)明者完成的發(fā)明，但本發(fā)明不限于上述實施方式，可以在不脫離其要旨的范圍內進行各種變更。例如，本實施方式的晶體振蕩裝置適用于如圖觀所示以32kHz為代表的子時鐘用的晶體振蕩裝置而更有益，但不限于此，根據情況還可以適用于主時鐘用的晶體振蕩裝置。但是，在子時鐘用的晶體振蕩裝置的情況下，相比于主時鐘用的晶體振蕩裝置，消耗電流更小，信號量也更小，所以噪聲耐性有可能更降低。除此之外，如果為了進一步降低消耗電流而使用低CL值對應的晶體振子，則有可能導致噪聲耐性的進一步降低、寄生電容的影響等。在這樣的觀點上，更優(yōu)選適用于子時鐘用的晶體振蕩裝置。另外，在此，作為半導體封裝，使用了以QFP (Quad Flat lockage，四方扁平封裝) 等為代表的外部引線型的方式，但當然不限于此，也可以是其他封裝方式。例如，即使是 BGA(Ball Grid Array，球柵陣列)等那樣的球型的方式，也可以適當地適用上述半導體芯片內的各種特征、布線基板上的各種特征等?！毒w振蕩裝置整體的代表性的實施方式[1B]》圖34是示出本發(fā)明的一個實施方式的晶體振蕩裝置中其整體的結構例的概略圖。圖34所示的晶體振蕩裝置具備半導體芯片(半導體裝置)CP1、和在CPl的外部設置的電容Cg、Cd以及晶體振子XTAL。在CPl中，形成了控制電路塊CTLBK、振蕩電路塊(振蕩電路部)OSCBKl、以及比較器電路塊CMPBK。OSCBKl具備一端與電源電壓VCC連接的電流源 ISo ；漏極與ISo的另一端連接、源極與接地電源電壓GND(OV)連接的振蕩用的NMOS晶體管 MNo ；以及連接于MNo的柵極與漏極之間的高電阻(例如10ΜΩ等)的反饋電阻Rf。MNo的柵極與振蕩輸入信號XIN用的外部端子連接，MNo的漏極與振蕩輸出信號XOUT用的外部端子連接。電容Cg連接于XIN用的外部端子與GND之間，電容Cd連接于XOUT用的外部端子與GND之間。XTAL連接于XIN用的外部端子與XOUT用的外部端子之間。另外，在圖34中雖然省略，但根據情況，還可以如圖50那樣附加限制用的電阻Rd等。XTAL成為例如3 7pF這樣的對應于低負載電容值(低CL值)的結構，代表性地使用音叉型晶體振子。Cg、 Cd例如具有同一電容值，設定為如果忽略各種寄生電容，則通過Cg、Cd的串聯(lián)連接得到的合成電容值與XTAL的CL值一致那樣的值。CTLBK具備生成無電壓依賴的穩(wěn)定的基準電流Iref的基準電流生成電路IRETO， 電流源ISo使用該Iref生成規(guī)定的偏置電流。MNo以及ISo構成反轉邏輯電路(或者負性電阻生成電路)，MNo使用來自ISo的偏置電流以與晶體振子XTAL等的各種參數對應的振蕩頻率進行振蕩動作。由此，在外部端子(XOUT)中，生成具有例如32kHz等頻率的振蕩輸出信號X0UT。在此，為了低功耗化，來自ISo的偏置電流成為例如IOOnA左右這樣的非常小的值，相伴于此，XOUT中的電壓振幅的大小也成為例如100 300mV左右這樣的非常小的值。比較器電路塊CMPBK通過以規(guī)定的比較電壓為基準對XOUT的電壓電平進行大小判定， 將XOUT整形為具有VCC電平(例如1. 6V以上等)的電壓振幅的矩形波的振蕩信號(時鐘信號)。另外，圖34的晶體振蕩裝置不僅可以連接低CL值對應的晶體振子XTAL，而且還可以連接例如12. 5pF這樣的標準CL值對應的XTAL。對于標準CL值對應的XTAL，代表性地使用AT截止晶體振子。在使用標準CL值對應的XTAL的情況下，如果是來自上述電流源 ISo的低CL值用的偏置電流(例如IOOnA左右)，電流值就不足。因此，在圖34中，ISo成為能夠根據來自控制電路塊CTLBK的模式設定信號MD變更偏置電流的大小的可變電流源。 在連接標準CL值對應的XTAL的情況下，來自ISo的偏置電流被設定為相比于上述低CL值用的偏置電流例如大1位左右以上的值。這樣，圖34的晶體振蕩裝置例如具備如下那樣的特征。第一特征點在于，對低CL 值對應的晶體振子XTAL組合以非常小的偏置電流動作的反轉邏輯電路(MNo、ISo)，通過比較器電路塊CMPBK補償成為其副作用的XOUT中的電壓振幅縮小。由此，特別是，能夠將反轉邏輯電路的偏置電流降低到極限，所以實現(xiàn)晶體振蕩裝置的低功耗化。第二特征點在于， 反轉邏輯電路(MNo、ISo)在VCC與GND之間成為2級的串聯(lián)連接結構。由此，能夠對應于寬范圍的電源電壓VCC (例如，1. 62V 5. 5V)，特別是，受到各種電子設備的低功耗化(即低電源電壓化)的趨勢，能夠對應于低電源電壓。第三特征點在于，能夠將電流源ISo設為可變電流源，對用戶，使用同一半導體芯片CPl來提供多個晶體振子XTAL的選擇范圍(低 CL值對應或者標準CL值對應)。由此，能夠實現(xiàn)成本降低、便利性提高等。《晶體振蕩裝置整體的代表性的實施方式[2B]》圖35是示出本發(fā)明的一個實施方式的晶體振蕩裝置中將圖34變形了的整體的結構例的概略圖。圖35所示的晶體振蕩裝置相比于圖34的結構例，不同點在于在半導體芯片CP2中的振蕩電路塊0SCBK2內追加了開關電路SW1。另外，相伴于此，不同點在于控制電路塊CTLBK根據使能信號IEN控制SWl的0N/0FF。關于這些以外的結構，與圖34相同， 所以省略詳細的說明。SWl插入于電流源ISo與振蕩用的NMOS晶體管MNo的漏極之間。并且，ISo和SWl的連接節(jié)點與XOUT用的外部端子連接。圖36是示出圖35的晶體振蕩裝置中其詳細的結構例的電路塊圖。在圖36中， 半導體芯片CPh除了上述振蕩輸入信號XIN用以及振蕩輸出信號XOUT用的外部端子以外，還具備電源電壓VCC用以及接地電源電壓GND用的外部端子。對CPh內的控制電路塊CTLBK，從多個(在此5根)內部端子，分別輸入振蕩使能信號M)SC_EN、反轉邏輯使能信號 XINV_EN、模式選擇信號XMSEL1、XMSEL2、整形信號XTRIM。X0SC_EN是用于將晶體振蕩裝置整體控制為激活狀態(tài)(ON狀態(tài)或者有效狀態(tài))或者非激活狀態(tài)(OFF狀態(tài)或者無效狀態(tài)) 的主信號，在圖36的例子中，在設為非激活狀態(tài)的情況下，基準電流生成電路IREre停止基準電流的生成動作。反轉邏輯使能信號XINV_EN是成為上述使能信號IEN的源的信號，是用于控制振蕩電路塊0SCBK2內的反轉邏輯電路的激活狀態(tài)或者非激活狀態(tài)的信號。模式選擇信號 XMSELUXMSEL2是用于判別晶體振子XTAL是低CL值對應還是標準CL值對應的信號，是成為上述模式設定信號MD的源的信號。整形信號XTRIM是用于校正電流源ISo的制造偏差等的信號。這些內部端子(X0SC_EN、XINV_EN、XMSELl、XMSEL2、XTRIM)例如與在半導體芯片CPh內獨立具備的未圖示的各種功能組件(處理器組件、控制器組件、時鐘生成組件等) 連接，根據情況，一部分也可以是CPh的外部端子。在圖36中，在振蕩電路塊0SCBK2內，形成了上述電流源I So、振蕩用的NMOS晶體管MNo、以及相當于開關電路SWl的NMOS晶體管麗sw。另外，在此對麗sw的柵極連接電容 Cl，根據XINV_EN，基準電流生成電路IREre對Cl進行充放電，從而控制MNsw的0N/0FF。但是，當然不限于此，也可以通過XINV_EN對MNsw的柵極直接進行電壓驅動。在圖36中，在比較器電路塊CMPBK內，形成了比較器電路CMPl、緩沖器電路BFl、 “或非”運算電路NRl、逆變器電路IVl以及“與”運算電路ADl。CMPl以比較電壓Vref為基準對振蕩輸出信號XOUT進行大小判定，生成具有電源電壓VCC電平的電壓振幅的時鐘信號。該時鐘信號經由BFl傳送到NRl的2個輸入的一方。對NRl的2個輸入的另一方，經由IVl傳送從內部端子輸入的時鐘輸出使能信號XC_EN，NRl的輸出與時鐘信號)(C用的內部端子連接。在XC_EN是‘L’電平時，不論BFl的輸出，時鐘信號)(C被固定于‘L’電平。 “與”運算電路ADl中，XOUT輸入到2個輸入的一方，從內部端子輸入的旁路使能信號XBYP_ EN傳送到2個輸入的另一方，輸出與旁路信號XBYP用的內部端子連接。在XBYP_EN是‘H’ 電平時，XOUT用的外部端子被旁路到XBYP。另外，各內部端子(XC_EN、XC、XBYP_EN、XBYP) 連接到上述各種功能組件或者一部分設置為外部端子。這樣，作為第四特征，通過在振蕩電路塊0SCBK2內具備開關電路SWl (MNsw)，能夠使晶體振蕩裝置的測試容易化，并且，在使晶體振蕩裝置中的振蕩動作從非激活狀態(tài)(OFF 狀態(tài)或者無效狀態(tài))轉移到激活狀態(tài)(0N狀態(tài)或者有效狀態(tài))時，能夠縮短其轉移時間。首先，關于測試的容易化，在假設半導體芯片CP2(CP2a)是所謂微型機等的情況下，在測試微型機內的各種功能組件時，有時希望不經由晶體振蕩裝置而從外部的測試裝置直接供給時鐘信號。此時，假設，在圖34的結構例中，如果從測試裝置向外部端子(XOUT)供給了時鐘信號，則MNo成為ON狀態(tài)，XOUT連接到GND，所以有時難以從測試裝置供給時鐘信號。因此，如果使用圖35以及圖36的結構例，則通過將SWl (MNsw)控制為0FF，能夠消除經由上述 MNo的短路路徑，所以能夠從測試裝置向外部端子(XOUT)直接供給時鐘信號。具體而言， 通過將SWl (MNsw)控制為0FF，并且將旁路使能信號XBYP_EN設定為‘H’電平，來使外部端子(XOUT)旁路到內部端子(XBYP)，通過XBYP進行測試。另外，還能夠從內部端子(XC)取出從外部端子(XOUT)供給的時鐘信號，而不是從內部端子(XBYP)取出從外部端子(XOUT)供給的時鐘信號，但為了希望使用具有比較高的頻率的時鐘信號來進行測試那樣的情況， 優(yōu)選具備經由了 ADl的旁路路徑是有益的。接下來，關于上述振蕩動作從非激活狀態(tài)向激活狀態(tài)的轉移時間，假設在通過使用圖36的M)SC_EN使IREre的動作停止而使晶體振蕩裝置成為非激活狀態(tài)的情況下，在恢復為激活狀態(tài)時在IREre的穩(wěn)定化中需要時間，有可能使向激活狀態(tài)的轉移時間(直至 XOUT穩(wěn)定化為止的期間)長期化。因此，在將晶體振蕩裝置設為非激活狀態(tài)時，通過在使 IREFG動作的狀態(tài)下將SWl (MNsw)控制為OFF，來使振蕩電路塊0SCBK2 (反轉邏輯電路)的動作停止。由此，在恢復為激活狀態(tài)時(使SWl (MNsw)返回為ON時)，能夠縮短直至XOUT 穩(wěn)定化為止的轉移時間。另外，為了將非激活狀態(tài)下的消耗電流降低至極限，優(yōu)選使IREre的動作停止，但實用上，通過使0SCBK2(反轉邏輯電路)的動作停止，也實現(xiàn)充分的低功耗化。另外，關于上述第二特征(VCC與GND之間的串聯(lián)2級連接)，在圖35以及圖36的結構例中，成為3級連接結構，但由于SWl (MNsw)作為開關發(fā)揮功能(打開狀態(tài)或者源極/漏極間電壓極其小的狀態(tài))，所以實質上視為串聯(lián)2級連接?！毒w振蕩裝置整體的代表性的實施方式[2B]的比較例》圖37是示出作為圖36的比較例研究的晶體振蕩裝置整體的結構例的電路框圖。 在圖37中，在半導體芯片CPla內，代替不存在圖36所示的開關用的NMOS晶體管MNsw，而具備2個開關電路SWla、SWlb。SWla在振蕩用的NMOS晶體管MNo的柵極與漏極之間與反饋電阻Rf串聯(lián)地插入，根據來自內部端子(或者外部端子)的振蕩動作停止信號RF_0FF 控制ON/OFF。SWlb插入于“與”運算電路ADl的2個輸入的一方(X0UT側)與SWla的一端(MNo側)之間，根據振蕩輸出停止信號X0UT_0FF控制0N/0FF。如果使用這樣的結構例，則通過將開關電路SWla、SWlb控制為0FF，能夠在測試時無問題地形成外部端子(XOUT)與內部端子(XBYP)之間的旁路路徑，能夠停止振蕩電路塊 OSCBKla的動作。但是，在例如由MOS晶體管等構成了 SWla、SWlb的情況下，特別是電源電壓VCC越低電壓化，其ON電阻越大，無法忽略對通常的振蕩動作帶來的影響。即，在通常的振蕩動作時，有可能伴隨SWla、SWlb的ON電阻而產生振蕩條件的偏移等，振蕩動作的精度、 穩(wěn)定性有可能受到損害。另一方面，如果如圖36的結構例那樣，在振蕩電路塊0SCBK2的反轉邏輯電路內設置開關用的麗sw，則相比于圖37的結構例，其ON電阻的影響變小，在振蕩動作的精度、穩(wěn)定性的點上是更有益的。以上，對于本實施方式的晶體振蕩裝置整體，說明了其概要，但本實施方式的晶體振蕩裝置不限于上述第一 第四特征，而具備更多的特征。以后，對于這些特征，與晶體振蕩裝置的詳細說明一起適當地進行說明。《控制電路塊以及振蕩電路塊的詳細內容》圖38是示出圖34的晶體振蕩裝置中的控制電路塊CTLBK以及振蕩電路塊0SCBK1 的詳細內容的圖，(a)是示出其結構例的電路圖、(b)是抽出了(a)的一部分的電路圖。在圖38中，控制電路塊CTLBK具備控制邏輯電路LGC和基準電流生成電路IRETO。LGC輸入模式選擇信號XMSELl、XMSEL2以及整形信號XTRIM，根據這些信號生成模式設定信號MDl、 MD2。IREFG 具備匪OS 晶體管 MNcl、MNc2、MNsl、PMOS 晶體管 MPcl、MPc2、以及電阻 Rl、R2。IREFG的基本結構如圖38(b)所示，該結構成為生成與絕對溫度成比例的基準電CN 102545782 A
流 Iref 的所謂 PTAT (Proportional To Absolute ^Temperature，與絕對溫度成正比)電路。 在圖38(b)中，麗cl的源極與GND連接，柵極和漏極共同地連接。麗c2的源極經由電流設定用的電阻Ri與GND連接，柵極與麗cl的柵極共同地連接。MPcl、MPc2構成電流鏡電路， 源極與VCC連接，柵極共同連接。MPcl的漏極與麗cl的漏極連接，MPc2的漏極與麗c2的漏極連接，并且與MPc2 (MPcl)的柵極連接。在此，MNcl、MNc2、MPcl、MPc2在柵極/源極間電壓比閾值電壓小的亞閾值區(qū)域 (弱反轉區(qū)域)中動作。在亞閾值區(qū)域中，各MOS晶體管的源極/漏極間電流Ids通過例如式(1)確定。K是長寬比(柵極寬度(W)/柵極長度(L))、Io是亞閾值電流的前置系數、m 是常數、Vt是“kbT/q” (kb 玻爾茲曼常數、q 電子的電荷量、T 溫度)、Vgs是柵極/源極間電壓、Vth是閾值電壓。Ids = K · Io · exp ((Vgs-Vth) / (m · VT))(1)在將MPcl、MPc2的晶體管尺寸(L以及W)設為相同的情況下，在MPcl、MPc2中流過相同的基準電流Iref，在將麗Cl、麗c2的長寬比分別設為K1、K2的情況下，從“Vgsl-Vgs2 =Iref · Ri，，(Vgsl =MNcl 的 Vgs、Vgs2 :MNc2 的 Vgs)的關系，式(2)成立。Iref = (1/Ri) · m · Vt · ln(K2/Kl)(2)根據式O)，Iref與溫度T成比例地增大，所以圖38(b)的IRETO成為PTAT電路。 另外，由于各晶體管在亞閾值區(qū)域中動作，所以圖38(b)的IREre成為低功耗的電路。另外， 關于PTAT電路，例如，以利用雙極晶體管(二極管)的帶隙的方式為代表而已知各種電路， 但為了實現(xiàn)低功耗化，優(yōu)選如圖38(b)那樣，設成利用MOS晶體管的亞閾值特性的方式。圖38 (a)中的IRETO成為如下結構圖38 (b)中的電阻Ri被置換為Rl和R2的串聯(lián)連接電路、以及在Rl和R2的共同連接節(jié)點與GND之間連接了源極/漏極路徑的開關用的MNsl。MNsl根據模式設定信號MDl控制0N/0FF，在MNsl是OFF時，成為Ri = R1+R2，在麗si是ON時，成為Ri =R1。具體而言，在作為晶體振子連接了低CL值對應的部件時，通過使MNsl成為OFF，Iref的值被設定為小的值，在作為晶體振子而連接了標準CL值對應的部件時，通過使麗si成為0N，Iref的值被設定為大的值。另外，在此，簡化示出了該電流值設定部分(Rl、R2、MNsl)，但實際上，進一步構成為使用多個電阻、多個開關用MOS晶體管及其模式設定信號，還能夠對應于與整形信號TRIM相伴的Iref的值的微調整。振蕩電路塊0SCBK1包括電流源ISo、振蕩用的NMOS晶體管MNo、以及反饋電阻Rf。 MNo為了低功耗化，在亞閾值區(qū)域中動作。ISo具備PMOS晶體管MPc3、MPc4、MPsl。MPsl作為開關發(fā)揮功能，通過模式設定信號MD2控制其ON/OFF。MPc3的源極與VCC連接，漏極與 MNo的漏極連接，麗c4的源極與VCC連接，漏極經由MPsl連接到MNo的漏極。MPc3、MPc4 與上述IREre中的MPcl (MPd)構成電流鏡電路，對柵極施MPcl (MPd)的柵極電壓VBP。在此，MPc3、MPc4與MPcl、MPc2等同樣地在亞閾值區(qū)域中動作，由此實現(xiàn)低功耗化。MNo中流過的偏置電流在MPsl為OFF時成為從MPc3供給的電流值，在MPsl為ON 時，成為從MPc3和MPc4供給的電流的加法值。換言之，通過改變IREre與ISo的電流鏡像比，來切換偏置電流值。具體而言，在作為晶體振子而連接了低CL值對應的部件時，通過使 MPsl成為OFF，來設定為小的偏置電流值，在連接了標準CL值對應的部件時，通過使MPsl 成為0N，來設定為大的偏置電流值。另外，在切換低CL值用的偏置電流和標準CL值用的偏置電流時，還可以只通過利用上述IREre的電阻值的切換、或者利用IREre與ISo的電流鏡像比的切換中的某一方來進行。但是，在低CL值用和標準CL值用中偏置電流值存在一位左右以上的差異的情況下，與通過某一方進行相比，在通過兩方進行時，在精度、電路面積的觀點上更優(yōu)選。雖然沒有特別限定，但在偏置電流值例如存在10倍差異的情況下，通過 IREFG的電阻值設成5倍，進而通過IREre與ISo的電流鏡像比將其設成2倍。在此，在圖38(a)、(b)的結構例中，作為第五特征，在晶體振子的CL值變更為“M” 倍的情況下，使MNo的偏置電流增加至“M的平方”倍。進而，作為第六特征，不論晶體振子的CL值，使MNo的偏置電流值與絕對溫度成比例地增加。關于第五特征，通過根據預先確定的晶體振子的CL值的應用范圍，預先設計IREre的電阻值的可變范圍、IREre與ISo的電流鏡像比的可變范圍來實現(xiàn)。關于第六特征，通過如上所述在基準電流生成電路IREre 中使用PTAT電路來實現(xiàn)。通過具備第五特征，不論晶體振子的種類(CL值)，能夠將振蕩余量保持為一定，通過具備第六特征，能夠降低振蕩余量的溫度依賴性，將振蕩余量保持為一定。晶體振子在各種電子設備中使用，所以關于溫度依賴性，例如期望-40 125°C這樣的寬范圍中的穩(wěn)定動作。在晶體振蕩裝置中，一般，需要將通過式(3)提供的被稱為振蕩余量(Rm/Re)的指標保持為規(guī)定值以上。Rm是通過振蕩電路塊中的反轉邏輯電路實現(xiàn)的負性電阻值，Re是晶體振子的等價串聯(lián)電阻值。ω是振蕩頻率(角速度)，gm是該反轉邏輯電路的互導。gm是根據上述式(1)通過式(5)提供的。另外，式(3)中的CL是負載電容的值，在例如圖34等中，如果忽略外裝的電容Cg、Cd以外的寄生電容，則成為CL = (Cg · Cd)/(Cg+Cd)。在此， 在以Cg = Cd為前提的情況下，式(3)等于式⑷。(Rm/Re) = (gm/(4 · CL2 · ω2)) · (1/Re)(3)(Rm/Re) = (gm/(Cg · Cd · ω2)) · (1/Re)(4)gm = (q · IDS) / (m · kb · T)(5)由式(3)以及式(4)可知如果使gm與CL的平方、或者Cg和Cd之積成比例，則能將振蕩余量保持為一定。這通過由式( 使偏置電流(Ids)與CL的平方、或者Cg和Cd 之積成比例來實現(xiàn)。另外，式(5)可知gm與溫度T成反比例，所以通過使偏置電流(Ids) 與溫度T成比例，來能夠降低gm的溫度依賴性。由此，如果將振蕩余量保持為一定，則不需要例如加入振蕩余量的偏差而多一些地設定偏置電流等的余量設計，即使在使用了低CL 值和標準CL值中的某一個的情況下，也能夠將偏置電流減小至理論界限，能夠實現(xiàn)晶體振蕩裝置的低功耗化。另外，如果在式(3)以及式(4)中將振蕩余量設為一定，則使用越低CL值的晶體振子，能夠使gm越小，由式(5)可知能夠實現(xiàn)偏置電流(Ids)的削減(即晶體振蕩裝置的低功耗化)。另外，假設在將低CL值設成4pF、將標準CL值設成12pF的情況下，在從低CL值切換為標準CL值時，CL值成為3倍，所以偏置電流(Ids)需要增加至9( = 32)倍。這樣，與偏置電流(Ids)的切換相伴的變動量變多，所以如上所述，優(yōu)選使用利用基準電流生成電路 IREFG的電阻值的切換、以及利用IREre與電流源ISo的電流鏡像比的切換這兩方。圖39以及圖40是示出圖38中的模式設定信號MD1、MD2的生成方法的一個例子的說明圖。在圖39的例子中，在控制邏輯電路LGC內具備寄存器電路REG，根據所使用的晶體振子、振蕩模式，將所需的電流，使用選擇信號XSEL1、XSEL2，適當地設定為REG的值。 通過該設定而生成電路的模式設定信號MD1、MD2，從而對電路供給最佳的電流。圖40的例子是消除制造偏差的用法。首先，在晶體振蕩裝置的測試階段，使用測試裝置對外部端子 (XOUT)連接電流計MEAS，從而測定來自電流源ISo的偏置電流。接下來，通過測試裝置等計算和該偏置電流的測定值與設計值的誤差對應的整形值，將該整形值預先儲存到閃存存儲器等非易失性存儲器FMEM中。對于FMEM，例如，在圖34等的半導體芯片CPl是微型機等的情況下，可以使用芯片內置的閃存存儲器等。將FMEM內保存的整形值在晶體振蕩裝置的啟動時等作為整形信號XTRIM而傳送到控制邏輯電路LGC，反映到模式設定信號MD1、MD2?！侗容^器電路塊的詳細內容[1]》圖41是示出圖34的晶體振蕩裝置中其比較器電路塊CMPBK的一部分的詳細的結構例的電路圖。在圖41中，比較器電路塊CMPBK包括比較電壓生成電路VRErei和比較器電路CMP1。CMPl如圖36等所述，向2個輸入的一方輸入振蕩輸出信號X0UT，向2個輸入的另一方施加比較電壓Vref。在此，生成該Vref的電路是VRETOl。VREFGl具備成為上述振蕩電路塊內的電流源ISo的復制電路的電流源ISc、和成為振蕩用的匪OS晶體管麗ο的復制電路的匪OS晶體管MNrp。MNrp的源極與GND連接， 柵極和漏極共同地連接。Kc具備PMOS晶體管MPc5、MPc6、MPs2。MPc5、MPc6與ISo內的 MPc3、MPc4同樣地，在與基準電流生成電路IREre內的MPcl、MPc2 (參照圖38)之間構成電流鏡電路。MPs2與ISo內的MPsl同樣地，根據模式設定信號MD2控制ON/OFF。MPc5的源極與VCC連接，漏極與MNrp的漏極連接，MPc6的源極與VCC連接，漏極經由MPs2與MNrp的漏極連接。從該MNrp的漏極生成比較電壓Vref。在此，復制用的MNrp具有與振蕩用的MNo相同的晶體管尺寸。另外，MPc5具有與 MPc3相同的晶體管尺寸，MPc6具有與MPc4相同的晶體管尺寸。由此，與供給到振蕩用的 MNo的偏置電流相同的電流值的偏置電流還被供給到復制用的MNrp，從MNo生成的振蕩輸出信號M)UT中的振幅的中心電壓電平在MNrp的漏極(柵極)中出現(xiàn)。CMPl將該MNrp的漏極電壓作為比較電壓Vref對XOUT的電壓電平進行大小判定，輸出具有VCC電平的電壓振幅的時鐘信號。這樣，在圖41的結構例中，作為第七特征，使用反映了振蕩電路塊OSCBKl的結構的復制電路(比較電壓生成電路VRETO1)生成了 XOUT的中心電壓電平(在沒有振蕩的情況下是成為XIN = XOUT的電壓電平、換言之DC性的穩(wěn)定點)。此時，MNo和MNrp具有相同的晶體管尺寸，所以MNo的PVT(工藝、電壓、溫度)偏差也反映到MNrp，能夠高精度地檢測出振幅的中心電壓電平。并且，通過CMPl將MNrp的漏極電壓作為比較電壓Vref對XOUT的電壓電平進行大小判定，能夠使從CMPl輸出的時鐘信號的占空比接近50%，能夠生成高精度(具有高的波形質量)的時鐘信號。另外，特別是在使用了低CL值對應的晶體振子的情況下，XOUT的振幅電平小，所以與比較電壓Vref的偏移相伴的占空比的偏差變得更顯著。 通過使用第七特征，能夠降低這樣的占空比的偏差?！侗容^器電路塊的詳細內容[1，]))圖42 (a)是示出圖41所示的比較器電路塊CMPBK的變形例的電路圖，圖42 (b)是示出圖42(a)的動作例的波形圖。圖42(a)所示的比較器電路塊CMPBK相比于圖41的結構例，比較電壓生成電路VREreia內的復制用的NMOS晶體管的結構不同。即，在圖41的結構例中，具備1個復制用的NMOS晶體管MNrp，但在圖42(a)的結構例中，在比較器電路CMPl 的輸入(Vref側)與GND之間并聯(lián)地連接了多個復制用NMOS晶體管MNrp [1] MNrp [η]。MNrp [1] MNrp [η]分別與圖41的MNrp同樣地，進行二極管連接，具有與振蕩用的MNo相同的晶體管尺寸。這樣，在圖42(a)的結構例中，作為第八特征，通過使用并聯(lián)連接的多個復制用 NMOS晶體管，使比較電壓Vref的電壓電平稍微降低。這是因為，有時如圖42 (b)所示，實際上，振蕩輸出信號XOUT的中心電壓電平與XOUT的電壓振幅的增大一起逐漸降低，電壓振幅穩(wěn)定的階段中的中心電壓電平相比于振蕩開始時降低Δν。作為其主要原因，可以舉出在振蕩電路塊中，相比于電流源(PM0S晶體管)ISo，振蕩用的NMOS晶體管MNo的驅動能力更高。另外，AV的大小例如是50 200mV左右。因此，如果使用第八特征，則能夠校正該Δν，使從CMPl輸出的時鐘信號的占空比接近50%。進而，作為其他效果，如圖42(b)所示，在振蕩輸出信號XOUT的電壓振幅生長的階段，在其半周期量的電壓振幅沒有達到△ V那樣的區(qū)域SAR中，沒有CMPl的輸出變動，所以實現(xiàn)該區(qū)域中的低噪聲化。其結果，振蕩開始時的穩(wěn)定性提高，能夠提高噪聲耐性。另夕卜，在此，僅根據MNrp [1] MNrp[n]的并聯(lián)個數(η)進行了 AV的校正，但還可以根據情況，通過并用電流源Kc中的電流鏡像比的調整來進行ΔΥ的校正。具體而言， 通過例如將ISc內的各PMOS晶體管的尺寸設為小于ISo內的各PMOS晶體管的尺寸，由此使來自1 的復制用的偏置電流值小于來自ISo的振蕩用的偏置電流值，與其對應地減少上述并聯(lián)個數(η)。在該情況下，在ISo和1 中偏置電流值不同，所以相比于設成相同的情況，作為復制電路的精度有可能稍微降低，但能夠實現(xiàn)電路面積降低、功耗降低。《比較器電路塊的詳細內容口]》圖43是示出圖36的晶體振蕩裝置中其比較器電路塊CMPBK的一部分的詳細的結構例的電路圖。圖43所示的比較器電路塊CMPBK相比于圖41的結構例，不同點在于與插入到振蕩電路塊0SCBK2內的開關用的NMOS晶體管MNsw對應地，具備成為其復制品的NMOS 晶體管麗srp。麗srp通過在電流源1 的一端(MPc5的漏極)與MNrp的漏極之間連接源極/漏極路徑并對柵極施加VCC而被固定為ON狀態(tài)。并且，從電流源1 的一端生成比較電壓Vref。由此，能夠高精度地復制振蕩電路塊0SCBK2的結構?！侗容^器電路的詳細內容[1]》圖44(a)、(b)是示出圖36的晶體振蕩裝置中其比較器電路CMPl的分別不同的結構例的電路圖。圖44(a)所示的比較器電路CMPla具備匪OS晶體管麗1 麗5、MNla, MNslO, PMOS晶體管MPl MP3、以及電流源ISl。麗1、麗2、MP1、MP2以及麗3構成差動放大電路，該差動放大電路以麗1、麗2為差動對，以MP1、MP2為差動放大用的負載電流源，以 MN3為尾電流源。MP3和MN5構成源極接地放大電路，該源極接地放大電路以該差動放大電路的輸出為輸入，以MP3為放大元件，以麗5為放大用的負載電流源。MN4的源極與GND連接并且具有二極管連接(柵極與漏極的共同連接)，從漏極側供給來自ISl的電流。MN3以及麗5分別與MN4構成電流鏡電路。麗1的源極與麗3的漏極連接，漏極與MPl的漏極連接，對柵極施加振蕩輸出信號 XOUT0 MN2的源極與MN3的漏極連接，漏極與MP2的漏極連接，對柵極施加來自上述比較電壓生成電路VRER；的比較電壓Vref。MP1、MP2的源極與VCC連接，柵極共同地連接。MPl具有二極管連接。MP3的源極與VCC連接，漏極與MN5的漏極連接，柵極與MP2 (MN2)的漏極連接。通過這樣的結構，來自MP3(MN5)的漏極的判定輸出信號CMPOUT成為具有VCC電平的電壓振幅的時鐘信號。在此，作為第九特征，該比較器電路具有遲滯特性，在圖44(a)的情況下，使用麗Ia以及麗s 10來實現(xiàn)該特性。麗Ia的柵極以及漏極與麗1的柵極以及漏極共同地連接， 源極與麗SlO的漏極連接。麗SlO的源極與麗3的漏極連接，柵極與的漏極連接。 在XOUT以Vref為基準從‘H’電平轉移到‘L’電平時，在初始階段伴隨MN2 (MP2)的‘H’電平而麗SlO的狀態(tài)是ON側，所以差動對的XOUT側除了麗1以外還通過麗Ia進行驅動。其結果，XOUT易于轉移到‘L，電平。相反地，在XOUT以Vref為基準從‘L，電平轉移到‘H，電平時，在初始階段伴隨麗2 (MP2)的‘L，電平而麗SlO的狀態(tài)是OFF側，所以XOUT相對難以轉移到‘H’電平。由此，能夠實現(xiàn)遲滯特性。另一方面，在圖44(b)的結構例中，代替圖44(a)中的麗Ia以及麗slO，而具備 NMOS晶體管麗2a、麗sll。麗加的柵極以及漏極與麗2的柵極以及漏極共同地連接，源極與麗s 11的漏極連接。麗s 11的源極與麗3的漏極連接，柵極與MP3(MNO的漏極(CMPOUT) 連接。在該情況下，在XOUT以Vref為基準從‘L’電平轉移到‘H’電平時，在初始階段伴隨CMPOUT的‘H’電平而麗sll的狀態(tài)是ON側，所以差動對的Vref側除了麗2以外還通過 MNh進行驅動。其結果，XOUT難以轉移到‘H’電平，相反地，易于轉移到‘L’電平側。這樣，通過使比較器電路具有遲滯特性，能夠去除有可能重疊于XOUT的微小的噪聲分量，防止向后級傳播噪聲。即，能夠提高噪聲耐性。進而，在圖44(a)、(b)中，作為第 10特征，通過調整例如成為尾電流源的麗3的電流值等，將比較器電路的應答速度設定為較低，由此實現(xiàn)低通濾波功能。例如，以不會對MHz級的XOUT應答的方式，進行電流值的調整。由此，也能夠提高噪聲耐性。《比較器電路塊的詳細內容[3]》圖45(a)是示出圖36的晶體振蕩裝置中其比較器電路塊CMPBK的其他部分的詳細的結構例的電路圖，圖45(b)是示出圖45(a)的概略的動作例的說明圖。圖45(a)所示的比較器電路塊CMPBK在圖44所述那樣的比較器電路CMPl (但是省略遲滯部分(MNla、MNslO 等))的后級，具備緩沖器電路BF1。BFl具備以CMPl的判定輸出信號CMPOUT為輸入進行延遲動作的延遲電路DLY ；接收其輸出來進行反轉動作的CMOS逆變器電路CIV ；以及接收其輸出來進行反轉動作的帶控制開關的CMOS逆變器電路CCIV。DLY 具備 PMOS 晶體管 MP10、MPll 和匪OS 晶體管 MN10、MNl 1。MPll 以及 MNll 構成以CMPOUT為輸入并以節(jié)點Na為輸出的CMOS逆變器電路。MPlO的源極與VCC連接，漏極與MPll的源極連接，對柵極施加偏置電壓VBP。麗10的源極與GND連接，漏極與麗11的源極連接，對柵極施加偏置電壓VBN。VBP由例如圖38(a)所示的基準電流生成電路內的 MPcl (MPc2)生成，VBN由例如比較器電路CMPl內的MN4生成。通過減小作為電流源發(fā)揮功能的MPlO以及麗10的電流值(晶體管尺寸)，能夠實現(xiàn)延遲電路。CIV具備源極與VCC連接的PMOS晶體管MP12、和源極與GND連接的NMOS晶體管麗12。MP12、麗12的柵極與節(jié)點Na連接，對漏極節(jié)點Nb進行反轉輸出。CCIV具備PMOS 晶體管MP13、MP14和匪OS晶體管MN13、MN14。MP14以及MN14構成以節(jié)點Nb為輸入并以節(jié)點Nc為輸出的CMOS逆變器電路。MP13的源極與VCC連接，漏極與MP14的源極連接，對柵極施加CMP0UT。MNl3的源極與GND連接，漏極與MN14的源極連接，對柵極施加CMP0UT。 MP13、麗13作為控制開關發(fā)揮功能。
在這樣的結構中，如圖45(b)的定時循環(huán)TS2所示，在CMPOUT中產生了脈沖寬度比DLY的延遲時間(Tdly)窄的‘L’狹脈沖的情況下，在CCIV中用于使該狹脈沖通過的控制開關(MP13)不成為0N，所以該狹脈沖不會傳播到節(jié)點Ne。同樣地，如定時循環(huán)TS3所示， 在產生了脈沖寬度比Tdly窄的‘H’狹脈沖的情況下，在CCIV中用于使該狹脈沖通過的控制開關(MN13)不成為0N，所以該狹脈沖不會傳播到節(jié)點Ne。另一方面，如定時循環(huán)TSl所示，CCIV中的控制開關被適合地驅動為0N，所以輸出到CMPOUT的通常的時鐘信號會正常地傳播到節(jié)點Ne。這樣，作為第11特征，圖45(a)的比較器電路塊CMPBK使用緩沖器電路BFl來實現(xiàn)了狹脈沖(噪聲)去除功能。由此，能夠提高噪聲耐性。另外，在此，能夠通過緩沖器電路BFl去除高頻噪聲，所以能夠省略第10特征所述那樣的比較器電路CMPl的低通濾波功能。《基準電流生成電路周圍的詳細內容》圖46(a)、(b)是示出圖34等的控制電路塊CTLBK中其基準電流生成電路IRETO周圍的分別不同的詳細的結構例的電路圖。在圖46(a)中，示出了在圖38(a)、(b)所述那樣的基準電流生成電路IREre中附加了啟動電路STUPl的結構例。STUPl具備啟動控制電路 STCTLUPMOS晶體管MP20、以及NMOS晶體管MN20。MP20的源極與VCC連接，漏極與IREFG 內的NMOS晶體管麗Cl、麗c2的柵極連接，柵極通過STCTLl進行控制。麗20的源極與GND 連接，漏極與IREre內的PMOS晶體管MPcl、MPc2的柵極連接，柵極通過STCTLl進行控制。STCTLl接收成為晶體振蕩裝置的啟動信號的振蕩使能信號M)SC EN,向MP20的柵極輸出具有規(guī)定的脈沖寬度的‘L’脈沖，向MN20的柵極輸出具有規(guī)定的脈沖寬度的‘H’脈沖。由此，IREre內的麗Cl、麗c2以及MPcl、MPc2的柵極-源極電壓分別增大，在該脈沖寬度的期間，基準電流Iref的值臨時增大。雖然沒有特別限定，但例如，將通常時的Iref設為IOnA等，啟動時的Iref具有其10倍左右的電流值。由此，在啟動時，從振蕩電路塊內的電流源(PM0S晶體管MPc3)也輸出大的偏置電流。另一方面，在圖46(b)中，示出了在圖38(a)、(b)所述那樣的IRETO中附加了啟動電路STUP2的結構例。STUP2具備啟動控制電路STCTL2和PMOS晶體管MP20。MP20的源極與VCC連接，漏極與IREre內的MNcl、MNc2的柵極連接，柵極通過STCTL2進行控制。STCTL2 接收M)SC_EN，將MP20的柵極驅動為‘L，電平。由此，IREFG內的麗cl、麗c2的柵極-源極電壓增大，基準電流Iref的值臨時地增大，與其對應地從振蕩電路塊內的電流源(MPc3)也輸出大的偏置電流。另外，STCTL2觀測振蕩電路塊中的振蕩用的NMOS晶體管MNo的柵極電壓，在其達到了規(guī)定的值時，通過使MP20的柵極從‘L’電平返回為‘H’電平，將MP20驅動為OFF。這樣，作為第12特征，在圖46(a)、(b)的結構例中，通過在振蕩啟動時使用啟動電路，使得在振蕩電路塊中臨時地流過大的偏置電流。在振蕩啟動時，外裝的負載電容(Cg、 Cd)被充電，XIN節(jié)點的電壓電平達到了動作點之后，微小振蕩開始生長。因此，特別是在使用低CL值對應的晶體振子XTAL的情況(即偏置電流小的情況)下，在負載電容(Cg、Cd) 的充電中需要時間，振蕩啟動時間(WM)SC EN的輸入到振蕩動作達到穩(wěn)定狀態(tài)為止所需的時間)有可能成為例如^以上。此處，通過使用第12特征，能夠提高振蕩啟動時的負載電容(Cg、Cd)的充電速度，能夠將振蕩啟動時間縮短為例如Is左右。
《振蕩電路塊周圍的概略布局》圖47(a)是示出圖34的晶體振蕩裝置中其振蕩電路塊周圍的布局結構例的概略圖，圖47(b)是說明圖47(a)的效果的補充圖。在圖47 (a)中，在半導體芯片CP的一邊中配置了 IO單元區(qū)域Ι0ΒΚ，在芯片的內部方向上接近IOBK而配置了振蕩電路塊OSCBK。IOBK 具備沿著CP的一邊依次鄰接配置的多個IO單元I0C。在多個IOC內的鄰接的3個IOC中， 在兩端的IOC的一方中，形成了 XIN用的焊盤PD1，在另一方中，形成了 XOUT用的焊盤PD2。焊盤PD1、PD2經由接合線BW與安裝了半導體芯片CP、電容Cd、Cg、以及晶體振子 XTAL等的布線基板(未圖示)上的規(guī)定的端子分別連接。PD1、PD2是例如使用最上層的金屬布線層而形成的。PDl與在位于其下層的第一金屬布線層中形成的金屬布線ML_XIN 連接，同樣地，PD2與在第一金屬布線層中形成的金屬布線ML_X0UT連接。ML_XIN以及ML_ XOUT分別朝向在芯片的內部方向上配置的OSCBK延伸。另外，在鄰接的3個IOC中的正中間的IOC上，使用例如最上層的金屬布線層形成了 GND用的金屬布線ML_GND。在OSCBK的配置區(qū)域中，為了對OSCBK供給穩(wěn)定的接地電源電壓(GND)，具備由例如網眼狀地形成的多個接地電源電壓布線構成的接地電源電壓供給區(qū)域AR_GND。該網眼狀的接地電源電壓布線由例如位于第一金屬布線層與最上層的金屬布線層之間的第二金屬布線層以及第三金屬布線層形成。ML_GND朝向該AR_GND延伸，在此與接地電源電壓布線連接。這樣，作為第13特征，圖47 (a)的布局結構例成為在XIN節(jié)點與XOUT節(jié)點之間配置了 GND節(jié)點的結構。在此，如果著眼于寄生電容，則在XIN節(jié)點和XOUT節(jié)點中，如圖47(b) 所示，存在XIN節(jié)點與XOUT節(jié)點之間的管腳間寄生電容Cs’、XIN節(jié)點與GND節(jié)點之間的寄生電容Cg’、以及XOUT節(jié)點與GND節(jié)點之間的寄生電容Cd’。對于這些寄生電容，特別是越是低CL值，對負載電容(CL)帶來的影響越大，所以優(yōu)選盡可能設計得較小。由此，從圖47(b)可知，Cs’的目前的電容值對CL(即從XTAL觀察的等價電容值) 帶來影響，但Cg’、Cd’的串聯(lián)連接的合成電容值對CL帶來影響。因此，相對地，相比于降低 Cg’、Cd’的電容值，在降低Cs’的電容值時，有時在降低寄生電容上更有益。因此，如果如圖 47 (a)所示，在XIN節(jié)點與XOUT節(jié)點之間配置GND節(jié)點，則Cg’、Cd’的電容值增大，但理想地能夠使Cs’成為零，其結果能夠降低作為整體的寄生電容。由式(3)以及式(4)可知，寄生電容的降低還關系到振蕩余量的提高。進而，如果在XIN節(jié)點與XOUT節(jié)點之間配置GND 節(jié)點，則通過屏蔽效應能夠降低生成相互逆相位的振蕩信號的XIN節(jié)點與XOUT節(jié)點之間的電容耦合，所以能夠提高噪聲耐性?！毒w振蕩裝置整體的詳細電路結構[1]》圖48是示出本發(fā)明的一個實施方式的晶體振蕩裝置中其整體的詳細的結構例的電路圖。圖48所示的晶體振蕩裝置是適當地組合此前敘述的各種特征并且將其一部分適當變形了的結構例。圖48的晶體振蕩裝置除了圖38等所述那樣的基準電流生成電路 IRETO、圖36等所述那樣的振蕩電路塊0SCBK2、以及圖41所述那樣的具有比較電壓生成電路VRErei的比較器電路塊CMPBK以外，還具備使圖46的結構例稍微變形了的啟動電路 STUP3。即，成為組合了上述第一 第七、第10以及第12特征等的結構。通過使用這樣的結構例，例如，能夠實現(xiàn)消耗電流為0. 5 μ A以下(T = 25°C、VCC = 3. 0V)這樣的晶體振蕩
直ο
在IREre中，在此，串聯(lián)連接了電流值設定用的3個電阻，根據模式選擇信號XMSEL 以及整形信號XTRIM控制其內的2個電阻的有效/無效。另外，啟動電路STUP3在此由PMOS 晶體管MP20、MP22、MP23、和單觸發(fā)脈沖生成電路OSPG構成。為了防止在振蕩啟動時IRETO 的電路在不流過電流的狀態(tài)下穩(wěn)定(死鎖)，在啟動信號M)SC_EN輸入時通過OSPG向MP20 的柵極臨時地輸入‘L’電平的脈沖信號，使MP20成為ON而向IREre流入電流，從而使得在電流流過的狀態(tài)下穩(wěn)定。但是，僅通過該做法，在動作中電流停止了的情況下，直至接下來的啟動信號到來為止，電路仍被死鎖。因此，使用MP23和MP22的觀測PM0S。在IRETO是死鎖狀態(tài)下，MP23的柵極應成為‘H，，MP22的柵極應成為‘L，，此時MP20的柵極成為‘L，， 所以電流被施加，在IREre中開始流過電流。如果開始流過電流(成為穩(wěn)定動作狀態(tài))，則 MP23的柵極電位下降，MP22的柵極電位上升，所以MP20幾乎成為OFF的狀態(tài)而可以忽略?！毒w振蕩裝置整體的詳細電路結構[2]》圖49是示出本發(fā)明的一個實施方式的晶體振蕩裝置中的圖48的變形例的電路圖。圖49所示的晶體振蕩裝置相比于圖48的結構例，主要有如下那樣的不同點。首先，在基準電流生成電路IRETO2中，在PTAT電路的PMOS晶體管MPcl、MPc2側插入了 PMOS柵地-陰地(cascode)級MPCD，在PTAT電路的NMOS晶體管MNcl、MNc2側插入了 NMOS柵地-陰地級 MNCD。對構成MP⑶的2個PMOS晶體管的柵極，使用電壓生成電路VPG，施加比MPcl、MPc2 的柵極電壓稍微低的柵極電壓。對構成MNCD的2個NMOS晶體管的柵極，使用電壓生成電路VNG，施加比麗Cl、麗c2的柵極電壓稍微高的柵極電壓。同樣地，在振蕩電路塊0SCBK2’中，對成為電流源的PMOS晶體管MPc3，施加了成為柵地-陰地級的PMOS晶體管MPc3’。與其對應地，在比較器電路塊CMPBK內的比較電壓生成電路VREreia中，也對成為其電流源的PMOS晶體管MPc5，附加了成為柵地-陰地級的 PMOS晶體管MPc5，。進而，在CMPBK內的比較器電路CMPlc中，也對成為其尾電流源的麗3， 附加了成為柵地-陰地級的NMOS晶體管麗3，。MPc3，、MPc5'的柵極電壓通過上述VPG施加，麗3’的柵極電壓通過上述VNG施加。通過具備這樣的柵地-陰地級，相比于圖48的結構例，能夠擴大電源電壓VCC下的高電位側的動作范圍。具體而言，還能夠對應于例如VCC =5. 5V 等。另外，在CMPBK中，比較器電路CMPlc成為將與差動對相伴的差動輸出分別互補地送出到輸出級的推挽型的比較器電路。在麗1側產生的電流信號經由MPl送出到與其構成電流鏡電路的PMOS晶體管ΜΡΓ，其在由NMOS晶體管麗21、麗22構成的電流鏡電路折回而復制到麗22。另一方面，在麗2側產生的電流信號經由MP2送出到與其構成電流鏡電路的 PMOS晶體管MP2’，MP2’的電流信號和麗22的電流信號在其共同連接節(jié)點處合成，從而得到CMPlc的判定輸出信號。通過使用這樣的推挽型的比較器電路，例如，能夠使判定輸出信號的上升沿時間和下降沿時間變得均等。進而，在CMPBK中，在CMPlc的后級具備CMOS逆變器電路CIV1。CIVl為了抑制貫通電流、低功耗化，在PMOS晶體管的VCC側和NMOS晶體管的GND側分別插入了電流源。 另外，在啟動電路STUPh中，在此，使用與上述圖46(b)同樣的結構例。但是，在此，根據 IREFG2中的MPcl、MPc2的柵極電壓的監(jiān)視結果，將PMOS晶體管MP20控制為OFF。以上，根據實施方式具體說明了由本發(fā)明者完成的發(fā)明，但本發(fā)明不限于上述實施方式，能夠在不脫離其要旨的范圍內進行各種變更。
例如，上述各種特征(第一 第13特征)當然既能夠應用其中的某一個，也能夠根據需要適當組合來使用。不論在使用了哪一個特征的情況下，都能夠對晶體振蕩裝置的低功耗化直接或者間接地作出貢獻。另外，主要說明了利用一般廣泛使用的晶體振子的振蕩電路，但還可以通過替代晶體振子的振子、例如MEMS振子來構成使用了本發(fā)明的振蕩電路。產業(yè)上的可利用性本實施方式的晶體振蕩裝置能夠廣泛應用于以微型機等為代表的具備晶體振蕩電路的所有系統(tǒng)。
權利要求
1.一種晶體振蕩裝置，其特征在于，具備半導體封裝，搭載半導體芯片，包括第一以及第二外部端子； 晶體振子；以及布線基板，安裝有所述半導體封裝以及所述晶體振子，在所述半導體芯片中，形成以所述第一外部端子為輸入、以所述第二外部端子為輸出的反轉邏輯電路，在所述布線基板中，形成了如下圖案第一布線圖案，使用第一布線層，從所述第一外部端子延伸，并與所述晶體振子的一端結合；第二布線圖案，使用所述第一布線層，從所述第二外部端子起與所述第一布線圖案大致并行地延伸，與所述晶體振子的另一端結合；以及第三布線圖案，使用所述第一布線層，配置于所述第一布線圖案與所述第二布線圖案之間的區(qū)域，與所述反轉邏輯電路的接地電源電壓電連接。
2.根據權利要求1所述的晶體振蕩裝置，其特征在于， 在所述布線基板中，進一步安裝了第一以及第二電容，所述第一電容的一端與所述第一布線圖案連接，另一端與所述第三布線圖案連接， 所述第二電容的一端與所述第二布線圖案連接，另一端與所述第三布線圖案連接。
3.根據權利要求2所述的晶體振蕩裝置，其特征在于，所述半導體封裝進一步具備第三外部端子，該第三外部端子在所述第一外部端子與所述第二外部端子之間鄰接地配置，是所述反轉邏輯電路的接地電源電壓用的端子， 所述第三布線圖案與所述第三外部端子連接。
4.根據權利要求3所述的晶體振蕩裝置，其特征在于，所述半導體封裝進一步具備第四外部端子，該第四外部端子在與所述第三外部端子對置的一側鄰接于所述第一外部端子配置，是所述反轉邏輯電路的電源電壓用的端子。
5.根據權利要求1所述的晶體振蕩裝置，其特征在于，在所述布線基板中，進一步形成了第四布線圖案，該第四布線圖案以包圍所述第一、第二以及第三布線圖案的形成區(qū)域的方式配置，并與所述反轉邏輯電路的接地電源電壓電連接。
6.根據權利要求5所述的晶體振蕩裝置，其特征在于，在所述布線基板中，進一步形成了第五布線圖案，該第五布線圖案使用與所述第一布線層夾著單個或者多個電介體層而成為不同的層的第N布線層被配置成面狀，具有在與所述第一、第二、第三以及第四布線圖案之間夾著所述單個或者多個電介體層而對置的部分， 與所述反轉邏輯電路的接地電源電壓電連接。
7.根據權利要求1所述的晶體振蕩裝置，其特征在于，在所述布線基板中，進一步形成了第六布線圖案，該第六布線圖案使用所述第一布線層，在所述半導體封裝的安裝部分中被配置成面狀，與所述反轉邏輯電路的接地電源電壓電連接。
8.根據權利要求7所述的晶體振蕩裝置，其特征在于， 所述第一外部端子和所述第二外部端子鄰接地配置，所述第三布線圖案經由所述第一外部端子與所述第二外部端子之間的空間連接到所述第六布線圖案。
9.根據權利要求7所述的晶體振蕩裝置，其特征在于， 在所述布線基板中，進一步形成了如下圖案第四布線圖案，以包圍所述第一、第二以及第三布線圖案的形成區(qū)域的方式配置，與所述反轉邏輯電路的接地電源電壓電連接；以及第五布線圖案，使用與所述第一布線層夾著單個或者多個電介體層而成為不同的層的第N布線層被配置成面狀，具有在與所述第一、第二、第三以及第四布線圖案之間夾著所述單個或者多個電介體層而對置的部分，并與所述反轉邏輯電路的接地電源電壓電連接，所述第四布線圖案以在與所述第六布線圖案之間在所述第一布線層內構成環(huán)的方式配置。
10.根據權利要求1所述的晶體振蕩裝置，其特征在于， 所述晶體振子對應于小于IMHz的振蕩頻率。
11.一種晶體振蕩裝置，其特征在于，具備第一以及第二外部端子，是設置于外部的晶體振子的連接用端子，該第一以及第二外部端子相互鄰接地配置； 半導體芯片；和第一以及第二連接部件，對所述半導體芯片與所述第一以及第二外部端子之間進行連接，所述半導體芯片具備第一、第二以及第三區(qū)域，在第一方向上依次鄰接地配置；和振蕩電路區(qū)域，在與所述第一方向正交的第二方向上接近所述第一、第二以及第三區(qū)域而配置，形成反轉邏輯電路，在所述第一區(qū)域中，形成了第一焊盤，該第一焊盤經由所述第一連接部件連接到所述第一外部端子，經由第一信號布線連接到所述反轉邏輯電路的輸入節(jié)點，在所述第三區(qū)域中，形成了第二焊盤，該第二焊盤經由所述第二連接部件連接到所述第二外部端子，經由第二信號布線連接到所述反轉邏輯電路的輸出節(jié)點， 在所述第二區(qū)域中，形成了朝向所述振蕩電路區(qū)域延伸的第一電源布線。
12.根據權利要求11所述的晶體振蕩裝置，其特征在于， 所述晶體振蕩裝置進一步具備第三外部端子，供給來自外部的電源；以及第三連接部件，對所述半導體芯片與所述第三外部端子之間進行連接， 所述半導體芯片進一步具備第四區(qū)域，在該第四區(qū)域中形成了與所述第三外部端子經由所述第三連接部件連接的第三焊盤，所述第三焊盤經由第二電源布線連接到所述第二區(qū)域的所述第一電源布線。
13.根據權利要求12所述的晶體振蕩裝置，其特征在于，在所述第二區(qū)域中，進一步形成了與所述第一電源布線連接的電源用的ESD保護元件。
14.根據權利要求12所述的晶體振蕩裝置，其特征在于，在所述第一區(qū)域中，進一步形成了與所述第一焊盤連接的第一 ESD保護元件， 在所述第三區(qū)域中，進一步形成了與所述第二焊盤連接的第二 ESD保護元件， 所述第一以及第二 ESD保護元件分別連接到接地電源電壓側而沒有連接到電源電壓側。
15.根據權利要求11所述的晶體振蕩裝置，其特征在于， 所述晶體振子對應于小于IMHz的振蕩頻率。
16.一種晶體振蕩裝置，其特征在于，具備半導體芯片，形成了振蕩電路塊、規(guī)定的電路塊、所述振蕩電路塊用的第一連接區(qū)域、 以及所述規(guī)定的電路塊用的第二連接區(qū)域；第一以及第二外部端子，是設置于外部的晶體振子的連接用端子； 第三外部端子，供給來自外部的電源；第一以及第二連接部件，對所述第一連接區(qū)域與所述第一以及第二外部端子之間進行連接；以及第三連接部件，對所述第二連接區(qū)域與所述第三外部端子之間進行連接， 所述振蕩電路塊包括反轉邏輯電路，所述第一連接區(qū)域包括在第一方向上依次鄰接地配置的第一、第二以及第三單元區(qū)域，在所述第一單元區(qū)域中，形成了第一焊盤，該第一焊盤經由所述第一連接部件連接到所述第一外部端子，經由第一信號布線連接到所述反轉邏輯電路的輸入節(jié)點，在所述第三單元區(qū)域中，形成了第二焊盤，該第二焊盤經由所述第二連接部件連接到所述第二外部端子，經由第二信號布線連接到所述反轉邏輯電路的輸出節(jié)點，在所述第二單元區(qū)域中，形成了與所述反轉邏輯電路的電源連接的第一電源布線， 所述第二連接區(qū)域包括第四單元區(qū)域，在所述第四單元區(qū)域中，形成了第三焊盤，該第三焊盤經由所述第三連接部件連接到所述第三外部端子，經由第二電源布線連接到所述規(guī)定的電路塊，構成為對所述第二單元區(qū)域的所述第一電源布線供給來自所述第三外部端子的電源。
17.根據權利要求16所述的晶體振蕩裝置，其特征在于， 所述晶體振蕩裝置進一步具備第四連接部件，所述第二連接區(qū)域進一步包括第五單元區(qū)域，在所述第五單元區(qū)域中，形成了第四焊盤，該第四焊盤經由所述第四連接部件連接到所述第三外部端子，經由第三電源布線連接到所述第二單元區(qū)域的所述第一電源布線。
18.根據權利要求17所述的晶體振蕩裝置，其特征在于， 所述第一外部端子和所述第二外部端子鄰接地配置。
19.根據權利要求18所述的晶體振蕩裝置，其特征在于， 所述晶體振子對應于小于IMHz的振蕩頻率。
20.一種半導體裝置，其特征在于，具有 基準電流生成電路，生成基準電流；第一 MIS晶體管，在電源電壓節(jié)點與第一節(jié)點之間形成源極漏極路徑，通過對所述基準電流進行電流鏡像，來生成第一電流；第二 MIS晶體管，源極與接地電源電壓節(jié)點連接，在所述第一節(jié)點與所述接地電源電壓節(jié)點之間形成源極漏極路徑；第一端子，用于將所述第一節(jié)點經由第一電容連接到所述接地電源電壓節(jié)點； 第二端子，用于將與所述第二 MIS晶體管的柵極連接的第二節(jié)點經由第二電容連接到所述接地電源電壓節(jié)點、以及用于經由晶體振子連接到所述第一端子； 反饋電阻，插入于所述第一節(jié)點與所述第二節(jié)點之間；以及比較器電路塊，以第一比較電壓為基準對在所述第一節(jié)點中生成的具有第一振幅的第一振蕩信號進行大小判定，生成具有比所述第一振幅大的第二振幅的第二振蕩信號。
21.根據權利要求20所述的半導體裝置，其特征在于，所述第一 MIS晶體管構成為進一步能夠根據表示所述晶體振子的負載電容值的第一模式設定信號可變地設定晶體管尺寸，在所述晶體振子的所述負載電容值是第一負載電容值時，將所述第一電流的電流值設定為第一電流值，在所述負載電容值是比所述第一負載電容值大的第二負載電容值時，將所述第一電流的電流值設定為比所述第一電流值大的第二電流值。
22.根據權利要求21所述的半導體裝置，其特征在于， 所述第二 MIS晶體管在亞閾值區(qū)域中動作，所述基準電流生成電路使所述基準電流與溫度成比例地增加。
23.根據權利要求22所述的半導體裝置，其特征在于， 所述基準電流生成電路具備第一 η溝道型MIS晶體管；電流值設定用電阻，插入于所述第一 η溝道型MIS晶體管的源極與所述接地電源電壓節(jié)點之間；第二 η溝道型MIS晶體管，源極與所述接地電源電壓節(jié)點連接，柵極以及漏極與所述第一 η溝道型MIS晶體管的柵極連接；第一 ρ溝道型MIS晶體管，源極漏極路徑與所述第一 η溝道型MIS晶體管的源極漏極路徑串聯(lián)連接；以及第二 P溝道型MIS晶體管，源極漏極路徑與所述第二 η溝道型MIS晶體管的源極漏極路徑串聯(lián)連接，與所述第一 P溝道型MIS晶體管構成電流鏡電路，所述第一 MIS晶體管與所述第一以及第二 ρ溝道型MIS晶體管構成電流鏡電路， 所述第一以及第二 η溝道型MIS晶體管在亞閾值區(qū)域中動作。
24.根據權利要求21所述的半導體裝置，其特征在于， 所述第二 MIS晶體管在亞閾值區(qū)域中動作，在“所述第二負載電容值/所述第一負載電容值”的值是“Μ”的情況下，“所述第二電流值/所述第一電流值”的值成為“Μ”的平方。
25.根據權利要求20所述的半導體裝置，其特征在于， 所述比較器電路塊包括比較電壓生成電路，生成所述第一比較電壓；以及差動放大電路，對所述第一振蕩信號和所述第一比較電壓的差分進行放大， 所述比較電壓生成電路具備第三MIS晶體管，在所述電源電壓節(jié)點與第三節(jié)點之間形成源極漏極路徑，通過對所述基準電流進行電流鏡像，來生成第三電流；以及第四MIS晶體管，具有與所述第二MIS晶體管相同的晶體管尺寸，源極與所述接地電源電壓節(jié)點連接，并且在所述第三節(jié)點與所述接地電源電壓節(jié)點之間形成源極漏極路徑，柵極與漏極被共同連接，在所述第三節(jié)點中生成所述第一比較電壓。
26.根據權利要求25所述的半導體裝置，其特征在于， 所述比較電壓生成電路進一步具備多個所述第四MIS晶體管，多個所述第四MIS晶體管在所述第三節(jié)點與所述接地電源電壓節(jié)點之間，分別并聯(lián)連接。
27.根據權利要求25所述的半導體裝置，其特征在于， 所述差動放大電路具有遲滯特性。
28.根據權利要求20所述的半導體裝置，其特征在于，所述基準電流生成電路具備啟動電路，在振蕩啟動時，該啟動電路使所述基準電流的電流值臨時地增加。
29.根據權利要求20所述的半導體裝置，其特征在于，在所述第一節(jié)點與所述第二 MIS晶體管的漏極之間進一步具有作為開關發(fā)揮功能的第五MIS晶體管。
30.一種半導體裝置，其特征在于，具備 基準電流生成電路，生成基準電流；第一 MIS晶體管，在電源電壓節(jié)點與第一節(jié)點之間形成源極漏極路徑，通過對所述基準電流進行電流鏡像，來生成第一電流；第一開關用MIS晶體管，源極漏極的一方與所述第一節(jié)點連接，作為開關發(fā)揮功能； 第二MIS晶體管，源極與接地電源電壓節(jié)點連接，漏極與所述第一開關用MIS晶體管的源極漏極的另一方連接；第一端子，用于將所述第一節(jié)點經由第一電容連接到所述接地電源電壓節(jié)點； 第二端子，用于將成為所述第二 MIS晶體管的柵極的第二節(jié)點經由第二電容連接到所述接地電源電壓節(jié)點，進而用于經由晶體振子連接到所述第一端子； 反饋電阻，插入于所述第一節(jié)點與所述第二節(jié)點之間；以及比較器電路塊，以第一比較電壓為基準對在所述第一節(jié)點中生成的具有第一振幅的第一振蕩信號進行大小判定，生成具有比所述第一振幅大的第二振幅的第二振蕩信號。
全文摘要
本發(fā)明提供一種晶體振蕩裝置以及半導體裝置，能夠充分地適用低負載電容值對應的晶體振子。例如，在布線基板PCB上，配置振蕩輸入信號XIN用的布線圖案LN_XIN和振蕩輸出信號XOUT用的布線圖案LN_XOUT，在其之間的區(qū)域中配置接地電源電壓VSS用的布線圖案LN_VSS1b。在LN_XIN與LN_XOUT之間連接晶體振子XTAL，將成為其負載電容的電容Cg、Cd的一端與LN_VSS1b連接。進而，以包圍這些布線圖案的方式，配置VSS用的布線圖案LN_VSS1a，而且，在下層中也配置VSS用的布線圖案LN_VSSn。由此，能夠實現(xiàn)XIN節(jié)點與XOUT節(jié)點之間的寄生電容降低、該節(jié)點的噪聲耐性提高等。
文檔編號H03B5/32GK102545782SQ20111041978
公開日2012年7月4日 申請日期2011年12月15日 優(yōu)先權日2010年12月24日
發(fā)明者堀口真志, 奧田裕一, 安在亮人, 小澤治 申請人:瑞薩電子株式會社