專利名稱：一種改進(jìn)型時(shí)間判決器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種時(shí)間判決器，可判斷出兩個(gè)時(shí)鐘上升沿的快慢關(guān)系，并將結(jié)果鎖定。具有結(jié)構(gòu)簡(jiǎn)單，判決精度高的特點(diǎn)。
背景技術(shù)：
時(shí)間判決器的功能是判斷兩個(gè)時(shí)鐘信號(hào)的上升沿(或下降沿)的快慢關(guān)系，在集成電路中有著廣泛的應(yīng)用，是時(shí)間-數(shù)字轉(zhuǎn)換器(TDC，Time-Digital Converter)，鑒頻鑒相器(PFD,Phase-Frequency Detector)等模塊電路的核心單元。在全數(shù)字鎖相環(huán)、核醫(yī)學(xué)影像，激光范圍探測(cè)，高能物理中檢測(cè)粒子的半衰期等許多應(yīng)用場(chǎng)合都依賴時(shí)間判決器鑒別微小的時(shí)間(相位)差。時(shí)間判決器采用全數(shù)字工藝實(shí)現(xiàn)，隨著工藝尺寸逐漸縮小，具有可移植性好的優(yōu)勢(shì)。此外，全數(shù)字的時(shí)間判決器電路具有更好的噪聲免疫特性，功耗也更低。傳統(tǒng)的時(shí)間判決器采用差分對(duì)比較器級(jí)聯(lián)SR觸發(fā)器結(jié)構(gòu)，這種結(jié)構(gòu)比較簡(jiǎn)單，易于實(shí)現(xiàn)且功耗較低。但是傳統(tǒng)的差分對(duì)結(jié)構(gòu)電路會(huì)受到時(shí)鐘下降沿的影響(假設(shè)判斷的是上升沿的快慢)，從而改變RS鎖存器的狀態(tài)，導(dǎo)致判決錯(cuò)誤。因此需要加入一個(gè)D觸發(fā)器在下降沿到來(lái)之前將判決結(jié)果輸出鎖定。加入D觸發(fā)器不僅增加了硬件消耗和功耗，而且對(duì)于D觸發(fā)器的時(shí)鐘相位要求非常嚴(yán)格，不易實(shí)現(xiàn)。另一種時(shí)間判決器的實(shí)現(xiàn)方式采用敏感放大觸發(fā)器(SAFF, Sensitivity Amplifier Flip-Flop)結(jié)構(gòu)。這種結(jié)構(gòu)不會(huì)受到時(shí)鐘下降沿的影響，但是電路結(jié)構(gòu)復(fù)雜，硬件消耗和功耗都比較大，而且兩個(gè)時(shí)鐘信號(hào)不是以差分形式輸入的，削弱了這種結(jié)構(gòu)的優(yōu)勢(shì)。

發(fā)明內(nèi)容
技術(shù)問(wèn)題本發(fā)明所要解決的技術(shù)問(wèn)題是針對(duì)背景技術(shù)的缺陷，提供一種結(jié)構(gòu)簡(jiǎn)單、不受下降沿影響的改進(jìn)型時(shí)間判決器。技術(shù)方案為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種改進(jìn)型時(shí)間判決器，其包括一個(gè)時(shí)間比較器和一個(gè)RS鎖存器，在時(shí)間比較器中加入一個(gè)或門(mén)；當(dāng)兩個(gè)輸入時(shí)鐘的上升沿到達(dá)時(shí)，比較器會(huì)判斷出到達(dá)時(shí)間的先后，并將相應(yīng)的輸出結(jié)果送至鎖存器鎖定狀態(tài)。優(yōu)選的，該時(shí)間判決器包括四個(gè)NMOS管，即第一 NMOS管M1，第二 NMOS管M2，第三匪OS管M3，第四匪OS管M4，兩個(gè)PMOS管，即第一 PMOS管M5，第二 PMOS管M6，一個(gè)或門(mén) ORl和一個(gè)RS鎖存器；其中第一 NMOS管Ml，第二 NMOS管M2，第三NMOS管M3，第四匪OS管 M4，第一 PMOS管M5，第二 PMOS管M6，或門(mén)ORl構(gòu)成了時(shí)間比較器；
第一輸入時(shí)鐘信號(hào)clkl、第二輸入時(shí)鐘信號(hào)clk2分別接NMOS管第一 NMOS管Ml，第二匪OS管M2的柵極，第一匪OS管M1，第二匪OS管M2的源極相連并接地，第一匪OS管Ml的漏極接M3的源極，第二 NMOS管M2的漏極接第四NMOS管M4的源極；第三NMOS管M3的柵極分別接RS鎖存器的S端和第四NMOS管M4的漏極，第四NMOS管M4的柵極分別接R鎖存器的R端和第三NMOS管M3的漏極；第三NMOS管M3的漏極接第一 PMOS管M5的漏極，第四匪OS管M4的漏極接第二 PMOS管M6的漏極，第一 PMOS管M5、第二 PMOS管M6的源極接電源 Vdd ；
或門(mén)ORl的輸入端分別連接輸入時(shí)鐘信號(hào)第一輸入時(shí)鐘信號(hào)clkl、第二輸入時(shí)鐘信號(hào) clk2，或門(mén)ORl的輸出端接第一 PMOS管M5，第二 PMOS管M6的柵極；
RS鎖存器的S輸入端接第三NMOS管M3的柵極，R輸入端接第四NMOS管M4的柵極；RS 鎖存器的輸出端Q和Qn作為整個(gè)時(shí)間判決器電路的輸出。有益效果本發(fā)明通過(guò)在差分結(jié)構(gòu)的時(shí)間比較器中加入一個(gè)或門(mén)，控制PMOS管的充放電，從而達(dá)到避免時(shí)鐘下降沿對(duì)判決結(jié)果產(chǎn)生干擾的效果。本發(fā)明具有結(jié)構(gòu)簡(jiǎn)單，功耗低，判決精度高的特點(diǎn)。


圖1為本發(fā)明的時(shí)間判決器電路原理圖； 圖2-a是傳統(tǒng)差分時(shí)間判決器的時(shí)序仿真圖； 圖2-b是本發(fā)明的時(shí)間判決器的時(shí)序仿真圖。
具體實(shí)施例方式下面將參照附圖對(duì)本發(fā)明進(jìn)行說(shuō)明。在傳統(tǒng)差分對(duì)結(jié)構(gòu)的時(shí)間比較器中加入一個(gè)或門(mén)，控制PMOS管的充放電，從而避免了時(shí)鐘下降沿對(duì)判決結(jié)果的干擾。時(shí)間比較器的輸出端RS鎖存器，將比較結(jié)果鎖定。參見(jiàn)圖1，本發(fā)明提供的改進(jìn)型時(shí)間判決器，其包括一個(gè)時(shí)間比較器和一個(gè)RS鎖存器，在時(shí)間比較器中加入一個(gè)或門(mén)；當(dāng)兩個(gè)輸入時(shí)鐘的上升沿到達(dá)時(shí)，比較器會(huì)判斷出到達(dá)時(shí)間的先后，并將相應(yīng)的輸出結(jié)果送至鎖存器鎖定狀態(tài)。該時(shí)間判決器包括四個(gè)NMOS管，即第一 NMOS管M1，第二 NMOS管M2，第三NMOS管 M3，第四匪OS管M4，兩個(gè)PMOS管，即第一 PMOS管M5，第二 PMOS管M6，一個(gè)或門(mén)ORl和一個(gè)RS鎖存器；其中第一匪OS管M1，第二匪OS管M2，第三匪OS管M3，第四匪OS管M4，第一 PMOS管M5，第二 PMOS管M6，或門(mén)ORl構(gòu)成了時(shí)間比較器；
第一輸入時(shí)鐘信號(hào)clkl、第二輸入時(shí)鐘信號(hào)clk2分別接NMOS管第一 NMOS管Ml，第二匪OS管M2的柵極，第一匪OS管M1，第二匪OS管M2的源極相連并接地，第一匪OS管Ml的漏極接M3的源極，第二 NMOS管M2的漏極接第四NMOS管M4的源極；第三NMOS管M3的柵極分別接RS鎖存器的S端和第四NMOS管M4的漏極，第四NMOS管M4的柵極分別接R鎖存器的R端和第三NMOS管M3的漏極；第三NMOS管M3的漏極接第一 PMOS管M5的漏極，第四匪OS管M4的漏極接第二 PMOS管M6的漏極，第一 PMOS管M5、第二 PMOS管M6的源極接電源 Vdd;
或門(mén)ORl的輸入端分別連接輸入時(shí)鐘信號(hào)第一輸入時(shí)鐘信號(hào)clkl、第二輸入時(shí)鐘信號(hào) clk2，或門(mén)ORl的輸出端接第一 PMOS管M5，第二 PMOS管M6的柵極；
RS鎖存器的S輸入端接第三NMOS管M3的柵極，R輸入端接第四NMOS管M4的柵極；RS 鎖存器的輸出端Q和Qn作為整個(gè)時(shí)間判決器電路的輸出。本發(fā)明提供的時(shí)間判決其包括一個(gè)時(shí)間比較器和一個(gè)RS鎖存器，在時(shí)間比較器中加入一個(gè)或門(mén)；當(dāng)兩個(gè)輸入時(shí)鐘的上升沿到達(dá)時(shí)，比較器會(huì)判斷出到達(dá)時(shí)間的先后，并將相應(yīng)的輸出結(jié)果送至RS鎖存器鎖定狀態(tài)；早到達(dá)的輸入信號(hào)上升沿通過(guò)或門(mén)將PMOS管關(guān)閉，使M3，M4的漏端不能充電，避免了信號(hào)下降沿對(duì)最終判斷結(jié)果的改變。進(jìn)一步的，本發(fā)明的改進(jìn)型時(shí)間判決器，所述電路包括四個(gè)NMOS管ΜΓΜ4，兩個(gè) PMOS管M5 M6，一個(gè)或門(mén)ORl和一個(gè)RS鎖存器；其中
輸入時(shí)鐘信號(hào)clkl、clk2分別接NMOS管Ml，M2的柵極，Ml，M2的源極相連并接地，Ml 的漏極接M3的源極，M2的漏極接M4的源極。M3的柵極分別接RS鎖存器的S端和M4的漏極，M4的柵極分別接R鎖存器的R端合M3的漏極；M3的漏極接PMOS管M5的漏極，M4的漏極接PMOS管M6的漏極，，M5、M6的源極接電源Vdd。或門(mén)ORl的輸入端分別連接輸入時(shí)鐘信號(hào)clkl、clk2，或門(mén)ORl的輸出端接M5與 M6的柵極。RS鎖存器的S輸入端接M3的柵極，R輸入端接M4的柵極；輸出端Q、Qn作為整個(gè)時(shí)間判決器電路的輸出。如圖1所示，該時(shí)間判決器電路包括四個(gè)NMOS管ΜΓΜ4，兩個(gè)PMOS管M5 M6，一個(gè)或門(mén)ORl和一個(gè)RS鎖存器；其中輸入時(shí)鐘信號(hào)clkl、clk2分別接NMOS管M1，M2的柵極， M1,M2的源極相連并接地，Ml的漏極接M3的源極，M2的漏極接M4的源極。M3的柵極分別接RS鎖存器的S端和M4的漏極，M4的柵極分別接R鎖存器的R端和M3的漏極；M3的漏極接PMOS管M5的漏極，M4的漏極接PMOS管M6的漏極，，M5、M6的源極接電源Vdd?；蜷T(mén) ORl的輸入端分別連接輸入時(shí)鐘信號(hào)clkl、clk2，或門(mén)ORl的輸出端接M5與M6的柵極。RS 鎖存器的S輸入端接M3的柵極，R輸入端接M4的柵極；輸出端Q、Qn作為整個(gè)時(shí)間判決器電路的輸出。假設(shè)輸入時(shí)鐘信號(hào)clkl的相位領(lǐng)先于clk2，當(dāng)clkl的上升沿到來(lái)時(shí)，Ml導(dǎo)通， M5和M6截止，M3漏端的電荷通過(guò)M3，Ml放電，M3漏端變?yōu)榈碗娖?，并使M4截止，S為高電平，R為低電平，鎖存器Q端輸出高電平，Qn輸出低電平。當(dāng)clkl的下降沿首先到來(lái)時(shí)，由于此時(shí)clk2仍為高電平，M5和M6仍然截止，M3漏端的電荷已經(jīng)放空，M4不會(huì)導(dǎo)通，因此S 和R端電平不會(huì)由高轉(zhuǎn)低，鎖存器輸出端Q和Qn的狀態(tài)也不會(huì)改變。圖2為本發(fā)明的時(shí)間判決器與傳統(tǒng)差分時(shí)間判決器的時(shí)序仿真圖對(duì)比。其中圖 2_a是傳統(tǒng)差分時(shí)間判決器的時(shí)序仿真圖。從圖中可以看出，在時(shí)鐘信號(hào)clkl的下降沿產(chǎn)生時(shí)，輸出Q端的值從高電平變?yōu)榈碗娖?，Qn的值從低電平變成高電平。這樣就需要一個(gè)觸發(fā)器在輸出端的值變化之前將結(jié)果讀取出來(lái)，因此對(duì)觸發(fā)器的時(shí)鐘的要求很高，也增加了硬件消耗和功耗。圖2-b是本發(fā)明的時(shí)間判決器的時(shí)序仿真圖。從圖中可以看出，當(dāng)輸入時(shí)鐘信號(hào)clkl的上升沿產(chǎn)生后，輸出結(jié)果Q，Qn的值就被鎖定，在整個(gè)周期都沒(méi)有發(fā)生變化，因此clkl或者clk2的下降沿都可以作為采樣時(shí)鐘，從而正確的讀取判決結(jié)果。綜上所述，本發(fā)明通過(guò)在傳統(tǒng)差分時(shí)間比較器中加入一個(gè)或門(mén)，控制PMOS管的充放電，有效的避免了輸入時(shí)鐘的下降沿對(duì)判決結(jié)果的影響。上所述僅為本發(fā)明的較佳實(shí)施方式，本發(fā)明的保護(hù)范圍并不以上述實(shí)施方式為限，但凡本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明所揭示內(nèi)容所作的等效修飾或變化，皆應(yīng)納入權(quán)利要求書(shū)中記載的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種改進(jìn)型時(shí)間判決器，其包括一個(gè)時(shí)間比較器和一個(gè)RS鎖存器，其特征在于在時(shí)間比較器中加入一個(gè)或門(mén)；當(dāng)兩個(gè)輸入時(shí)鐘的上升沿到達(dá)時(shí)，比較器會(huì)判斷出到達(dá)時(shí)間的先后，并將相應(yīng)的輸出結(jié)果送至鎖存器鎖定狀態(tài)。
2.根據(jù)權(quán)利要求1所述的一種改進(jìn)型時(shí)間判決器，其特征在于該時(shí)間判決器包括四個(gè)匪OS管，即第一匪OS管M1，第二匪OS管M2，第三匪OS管M3，第四匪OS管M4，兩個(gè)PMOS 管，即第一 PMOS管M5，第二 PMOS管M6，一個(gè)或門(mén)ORl和一個(gè)RS鎖存器；其中第一 NMOS管 M1，第二 NMOS 管 M2，第三 NMOS 管 M3，第四 NMOS 管 M4，第一 PMOS 管 M5，第二 PMOS 管 M6，或門(mén)ORl構(gòu)成了時(shí)間比較器；第一輸入時(shí)鐘信號(hào)clkl、第二輸入時(shí)鐘信號(hào)clk2分別接NMOS管第一 NMOS管Ml，第二匪OS管M2的柵極，第一匪OS管M1，第二匪OS管M2的源極相連并接地，第一匪OS管Ml的漏極接M3的源極，第二 NMOS管M2的漏極接第四NMOS管M4的源極；第三NMOS管M3的柵極分別接RS鎖存器的S端和第四NMOS管M4的漏極，第四NMOS管M4的柵極分別接R鎖存器的R端和第三NMOS管M3的漏極；第三NMOS管M3的漏極接第一 PMOS管M5的漏極，第四匪OS管M4的漏極接第二 PMOS管M6的漏極，第一 PMOS管M5、第二 PMOS管M6的源極接電源 Vdd;或門(mén)ORl的輸入端分別連接輸入時(shí)鐘信號(hào)第一輸入時(shí)鐘信號(hào)clkl、第二輸入時(shí)鐘信號(hào) clk2，或門(mén)ORl的輸出端接第一 PMOS管M5，第二 PMOS管M6的柵極；RS鎖存器的S輸入端接第三NMOS管M3的柵極，R輸入端接第四NMOS管M4的柵極；RS 鎖存器的輸出端Q和Qn作為整個(gè)時(shí)間判決器電路的輸出。
全文摘要
本發(fā)明公開(kāi)了一種改進(jìn)型時(shí)間判決器，其包括一個(gè)時(shí)間比較器和一個(gè)RS鎖存器，其特征在于在時(shí)間比較器中加入一個(gè)或門(mén)；當(dāng)兩個(gè)輸入時(shí)鐘的上升沿到達(dá)時(shí)，比較器會(huì)判斷出到達(dá)時(shí)間的先后，并將相應(yīng)的輸出結(jié)果送至鎖存器鎖定狀態(tài)。本發(fā)明在時(shí)間比較器中加入一個(gè)或門(mén)，來(lái)驅(qū)動(dòng)PMOS管的打開(kāi)或關(guān)閉，避免了時(shí)鐘信號(hào)下降沿對(duì)判斷結(jié)果的干擾，從而減少了電路的硬件消耗；而差分結(jié)構(gòu)的時(shí)間比較器又能最大程度的消除干擾，提高比較精確。
文檔編號(hào)H03K19/08GK102497196SQ20111043024
公開(kāi)日2012年6月13日 申請(qǐng)日期2011年12月21日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者吳建輝, 周正亞, 張萌, 江平, 王子軒, 陳慶, 陳超, 黃成 申請(qǐng)人:東南大學(xué)