專利名稱：一種可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及測(cè)試測(cè)量技術(shù)領(lǐng)域，特別是一種可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器及其方法。
背景技術(shù)：
信號(hào)發(fā)生器作為一種信號(hào)源，因其能夠產(chǎn)生不同頻率、不同形狀的波形，在電子系統(tǒng)的測(cè)量、校驗(yàn)及維護(hù)中得到了廣泛的應(yīng)用。信號(hào)發(fā)生器不僅輸出波形，為了便于用戶的測(cè)試測(cè)量，同時(shí)還輸出同步信號(hào)。在電子、通信、計(jì)算機(jī)等領(lǐng)域，同步信號(hào)具有各種各樣的定義。在本發(fā)明中，同步信號(hào)特指同步于信號(hào)發(fā)生器輸出波形的一個(gè)脈沖信號(hào)。隨著可編程邏輯技術(shù)的發(fā)展，很多廠商都采用DDS技術(shù)和FPGA技術(shù)實(shí)現(xiàn)信號(hào)發(fā)生器。直接數(shù)字合成(Direct Digital Synthesis,以下簡(jiǎn)稱DDS)是目前頻率合成中的一種主要技術(shù)，具有低成本、高分辨率、快速轉(zhuǎn)換時(shí)間、可以產(chǎn)生任意波形以及切換時(shí)輸出波形相位連續(xù)等特點(diǎn)，在信號(hào)發(fā)生器設(shè)計(jì)中被廣泛采用。圖1是一個(gè)典型的在FPGA內(nèi)部實(shí)現(xiàn)DDS功能的信號(hào)發(fā)生器的簡(jiǎn)化結(jié)構(gòu)，其產(chǎn)生波形和同步信號(hào)的原理如下:FPGA201內(nèi)部實(shí)現(xiàn)了 N位相位累加器211和波形存儲(chǔ)器212 ;在時(shí)鐘脈沖Fe的控制下，N位相位累加器211累加頻率控制字K得到相碼，相碼作為讀地址來(lái)尋址波形存儲(chǔ)器212進(jìn)行相碼-幅碼變換，從而輸出不同的幅度編碼，再經(jīng)過(guò)數(shù)模變換器DAC202得到相應(yīng)的階梯波，最后經(jīng)過(guò)包括低通濾波器在內(nèi)的模擬電路203處理后，即得到連續(xù)變化的輸出波形。輸出波形的頻率等于Fc*K/2n。當(dāng)信號(hào)發(fā)生器輸出基本波時(shí)，取相碼的最高位(MSB)作為同步信號(hào)。顯然，同步信號(hào)的頻率與輸出波形的頻率是相同的。當(dāng)信號(hào)發(fā)生器工作于其它模式時(shí)，例如輸出調(diào)制信號(hào)、脈沖串(Burst)、掃頻，則輸出其它信號(hào)作為同步信號(hào)。二者通過(guò)同步信號(hào)選擇器213選擇一個(gè)作為同步信號(hào)。圖1產(chǎn)生同步信號(hào)的方式比較簡(jiǎn)單，目前還有很多產(chǎn)品采用如圖2所示的方案產(chǎn)生同步信號(hào)。在產(chǎn)生波形方面，圖2中的301、302、303以及311、312與圖1中對(duì)應(yīng)的201、202、203以及211、212是完全相同的。但圖2產(chǎn)生同步信號(hào)的原理有很大不同，具體如下:(I)相碼的最高位不再作為同步信號(hào)選擇器的一個(gè)選項(xiàng)，也就是不會(huì)再用作基本波的同步信號(hào)；(2)模擬電路303不僅要輸出波形，還將經(jīng)過(guò)處理的模擬波形321送給比較器304 ；(3)通過(guò)電壓比較，比較器304將模擬量的輸入波形321轉(zhuǎn)換為相同頻率的脈沖信號(hào) 322 ；(4)脈沖信號(hào)322可用作基本波的同步信號(hào)直接輸出，但與圖1 一樣，采用一個(gè)同步信號(hào)選擇器313將脈沖信號(hào)322與其它模式的同步信號(hào)作選擇后再輸出。
圖1所示方案的結(jié)構(gòu)簡(jiǎn)單，無(wú)需比較器，常用于低端的信號(hào)發(fā)生器。不過(guò)圖1方案的同步信號(hào)的脈沖寬度存在較大的抖動(dòng)。圖3是同步信號(hào)脈沖寬度抖動(dòng)的示意圖。簡(jiǎn)單起見(jiàn)，以4比特位寬的相位累加器為例，假設(shè)頻率控制字等于3，則在周期為T(mén)c的時(shí)鐘脈沖下，
相位累加器輸出的相碼為0、3、6、9......。以相碼的MSB作為同步信號(hào)，也就是相碼小于8時(shí)
同步信號(hào)為高電平，大于等于8時(shí)為低電平。圖3中的3個(gè)周期的同步信號(hào)的脈沖寬度分別是3Tc、2Tc、3Tc，因此，存在較大的脈沖寬度抖動(dòng)。當(dāng)信號(hào)發(fā)生器輸出波形的頻率越高，SP輸出波形每周期的樣點(diǎn)越少，則同步信號(hào)的這種抖動(dòng)越大。圖2所示方案的優(yōu)點(diǎn)是同步信號(hào)的抖動(dòng)很小、適用于高頻輸出，但存在如下缺陷:(I)同步信號(hào)與輸出波形之間有較大時(shí)延，且同步信號(hào)滯后于輸出波形。這個(gè)時(shí)延主要包括:波形321經(jīng)過(guò)比較器的延時(shí)、比較器輸出的脈沖信號(hào)322到FPGA內(nèi)部的同步信號(hào)選擇器的延時(shí)、同步信號(hào)選擇器到最終輸出同步信號(hào)的延時(shí)。其中FPGA內(nèi)部的布線延時(shí)是最主要的，通常超過(guò)10納秒；如果不能合理分配FPGA管腳，則最終的時(shí)延可高達(dá)幾十納秒。(2)不適用于非標(biāo)準(zhǔn)函數(shù)波形的任意波。例如當(dāng)輸出波形是阻尼振蕩波形時(shí)，在一個(gè)周期內(nèi)比較器會(huì)比較輸出多個(gè)高電平，這樣的脈沖信號(hào)是不能作為同步信號(hào)使用的。(3)不適用于低頻輸出。比較器對(duì)擺率有要求，例如比較器ADCMP561要求lV/luS的擺率，只能支持頻率幾百KHz的信號(hào)。因此，當(dāng)信號(hào)發(fā)生器的輸出波形頻率較低時(shí)，不能正確輸出同步信號(hào)。綜上所述，無(wú)論上述何種現(xiàn)有信號(hào)發(fā)生器均在不同方面存在問(wèn)題，目前尚沒(méi)有一種既能解決同步信號(hào)脈沖寬度的抖動(dòng)問(wèn)題，又能適用于任意形狀、任意頻率的波形的產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于解決現(xiàn)有技術(shù)中存在的問(wèn)題，提供一種既能解決同步信號(hào)脈沖寬度的抖動(dòng)問(wèn)題，又能適用于任意形狀、任意頻率的波形的可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器及其方法。本發(fā)明的目的是通過(guò)下述技術(shù)方案予以實(shí)現(xiàn)的:—種可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器,其特征在于,包括:FPGA模塊、DAC模塊以及模擬電路；所述FPGA模塊，用于輸出數(shù)字波形信號(hào)，并產(chǎn)生同步信號(hào)；所述DAC模塊，用于將FPGA模塊輸出的數(shù)字波形信號(hào)轉(zhuǎn)換為模擬波形信號(hào)；所述模擬電路，用于對(duì)DAC模塊輸出的模擬波形信號(hào)進(jìn)行處理，從而生成輸出波形；其中，所述FPGA模塊，包括:N位相位累加器、波形存儲(chǔ)器、相碼比較器、延時(shí)模塊、通信接口模塊；所述N位相位累加器，接收時(shí)鐘脈沖和頻率控制字，在時(shí)鐘脈沖的控制下，累加頻率控制字得到相碼；所述波形存儲(chǔ)器，用于根據(jù)所述相碼進(jìn)行相碼-幅碼變換，產(chǎn)生并輸出數(shù)字波形信號(hào)；
所述相碼比較器模塊，接收相碼和相碼閾值，用于比較該相碼和相碼閾值，以產(chǎn)生輸出高低電平脈沖信號(hào)；所述延時(shí)模塊，用于對(duì)所述高低電平脈沖信號(hào)進(jìn)行延時(shí)處理，得到基本波同步信號(hào)；以及所述通信接口模塊，用于接收FPGA模塊前端的輸入信號(hào)，并將頻率控制字發(fā)送給N位相位累加器，將相碼閾值發(fā)送給相碼比較器模塊。所述相碼閾值依據(jù)下述計(jì)算公式:相碼閾值=K*Round{2H/K}其中，N是相碼的位寬，K是所述頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。在所述FPGA模塊中還設(shè)置有相碼閾值計(jì)算模塊；該相碼閾值計(jì)算模塊，接收所述頻率控制字，用于依據(jù)公式:相碼閾值=K*Round{2N_7K}計(jì)算相碼閾值，并將該相碼閾值發(fā)送給所述相碼比較器模塊；其中，N是相碼的位寬，K是所述頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。所述延時(shí)模塊對(duì)高低電平脈沖信號(hào)進(jìn)行延時(shí)處理的延時(shí)時(shí)差為所述輸出波形與高低電平脈沖信號(hào)之間的時(shí)差。在所述FPGA模塊中還設(shè)置有同步信號(hào)選擇器；所述同步信號(hào)選擇器，接收所述基本波同步信號(hào)和其他同步信號(hào)，用于根據(jù)信號(hào)發(fā)生器的工作模式選擇輸出的同步信號(hào)?！N同步信號(hào)的產(chǎn)生方法,其特征在于,包括:在時(shí)鐘脈沖的控制下，累加頻率控制字得到相碼；比較所述相碼和相碼閾值，以產(chǎn)生輸出高低電平脈沖信號(hào)；對(duì)所述高低電平脈沖信號(hào)進(jìn)行延時(shí)處理，以得到基本波同步信號(hào)。所述相碼閾值依據(jù)下述計(jì)算公式:相碼閾值=K*Round{2H/K}其中，N是相碼的位寬，K是所述頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。在所述相碼與相碼閥值比較之前，還設(shè)置有相碼閾值的計(jì)算步驟:根據(jù)頻率控制字，依據(jù)公式:相碼閾值=K*Round{2N_7K}計(jì)算相碼閾值；其中，N是相碼的位寬，K是頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。所述對(duì)高低電平脈沖信號(hào)進(jìn)行延時(shí)處理的延時(shí)時(shí)差為輸出波形與高低電平脈沖信號(hào)之間的時(shí)差。根據(jù)信號(hào)發(fā)生器的工作模式選擇輸出的同步信號(hào)。一種改變輸出波形頻率后同步信號(hào)的產(chǎn)生方法，其特征在于，包括:用戶修改了輸出波形的頻率；根據(jù)輸出頻率重新計(jì)算頻率控制字，并配置給FPGA模塊；根據(jù)重新計(jì)算的頻率控制字重新計(jì)算相碼閾值，并配置給FPGA模塊；在時(shí)鐘脈沖的控制下，累加重新計(jì)算的頻率控制字得到相碼；比較所述相碼和重新計(jì)算的相碼閾值，以產(chǎn)生輸出高低電平脈沖信號(hào)；對(duì)所述高低電平脈沖信號(hào)進(jìn)行延時(shí)處理，從而得到基本波同步信號(hào)。
本發(fā)明有益效果是:(I)本發(fā)明所產(chǎn)生的同步信號(hào)的脈沖寬度沒(méi)有抖動(dòng)，每個(gè)周期的脈沖寬度都是相等的;(2)本發(fā)明對(duì)輸出波形的頻率范圍沒(méi)有限制，因?yàn)椴捎帽苊饬穗妷罕容^器不適用于低頻輸出的問(wèn)題；(3)本發(fā)明對(duì)輸出波形的形狀沒(méi)有限制，無(wú)論是標(biāo)準(zhǔn)函數(shù)波形、還是不規(guī)則的任意波形，所產(chǎn)生的同步信號(hào)都是占空比接近于50%的脈沖信號(hào)；(4)本發(fā)明無(wú)需電壓比較器芯片，結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)容易，且耗用的FPGA資源很少。


此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，并不構(gòu)成對(duì)本發(fā)明的限定。在附圖中:圖1為現(xiàn)有產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器一的結(jié)構(gòu)框圖；圖2為現(xiàn)有產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器二的結(jié)構(gòu)框圖；圖3為現(xiàn)有產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器一的同步信號(hào)脈沖寬度抖動(dòng)示意圖；圖4為產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器以及FPGA內(nèi)部功能模塊的結(jié)構(gòu)框圖；圖5為產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器的同步信號(hào)脈沖寬度示意圖；圖6為同步信號(hào)產(chǎn)生方法流程圖；圖7為改變輸出波形頻率后同步信號(hào)的產(chǎn)生方法流程圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面結(jié)合實(shí)施方式和附圖，對(duì)本發(fā)明做進(jìn)一步詳細(xì)說(shuō)明。在此，本發(fā)明的示意性實(shí)施方式及其說(shuō)明用于解釋本發(fā)明，但并不作為對(duì)本發(fā)明的限定。圖4為本發(fā)明的產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器以及FPGA內(nèi)部功能模塊的結(jié)構(gòu)框圖。如圖所示，該信號(hào)發(fā)生器包括=FPGA模塊601、DAC模塊602以及模擬電路603。所述FPGA模塊601，采用DDS技術(shù)，用于輸出數(shù)字波形信號(hào)，并產(chǎn)生同步信號(hào)。所述DAC模塊602，為數(shù)模轉(zhuǎn)換芯片，用于將FPGA模塊601輸出的數(shù)字波形信號(hào)轉(zhuǎn)換為模擬波形信號(hào)。所述模擬電路603,用于對(duì)DAC模塊602輸出的模擬波形信號(hào)進(jìn)行處理,從而生成最終的輸出波形626。所進(jìn)行的處理包括濾波、衰減、放大等。另外，在所述FPGA模塊601的前端可以設(shè)置有控制系統(tǒng)604。該控制系統(tǒng)604，包括用于系統(tǒng)控制的處理器(DSP或者其它通用的處理器)，用于輔助處理器工作的存儲(chǔ)器，用于連接上位機(jī)或者網(wǎng)絡(luò)的LAN、GPIB、USB等總線接口模塊，用于人機(jī)交互的顯示屏和鍵盤(pán)等等。這些系統(tǒng)控制設(shè)備具有通用性，可以有多種實(shí)現(xiàn)形式。該控制系統(tǒng)604的具體實(shí)現(xiàn)形式并非本發(fā)明討論的重點(diǎn)，在此就不再詳述。其中，F(xiàn)PGA模塊601是產(chǎn)生同步信號(hào)和波形處理的核心裝置。如圖所示，該FPGA模塊601，包括:N位相位累加器611、波形存儲(chǔ)器612、相碼比較器614、延時(shí)模塊615、通信接口模塊616。
所述N位相位累加器611，接收時(shí)鐘脈沖Fe和頻率控制字K，在時(shí)鐘脈沖Fe的控制下，累加頻率控制字K得到相碼621。所述波形存儲(chǔ)器612，用于根據(jù)所述相碼621作為讀地址來(lái)尋址，進(jìn)行相碼-幅碼變換，從而輸出不同的幅度編碼，也就是數(shù)字波形信號(hào)。所述相碼比較器模塊614，接收相碼621和相碼閾值622，用于比較該相碼621和相碼閾值622，以產(chǎn)生輸出高低電平脈沖信號(hào)623。其中，高低電平脈沖信號(hào)623的產(chǎn)生是按照，當(dāng)相碼621小于相碼閾值622時(shí)則產(chǎn)生高電平信號(hào)，否則產(chǎn)生低電平信號(hào)。當(dāng)然，反之亦可。所述延時(shí)模塊615，用于對(duì)所述高低電平脈沖信號(hào)623進(jìn)行延時(shí)處理，從而得到基本波同步信號(hào)624。所述通信接口模塊616，用于接收FPGA模塊601前端的輸入信號(hào)，并將頻率控制字K發(fā)送給N位相位累加器611，將相碼閾值622發(fā)送給相碼比較器模塊614。上述本發(fā)明所設(shè)計(jì)的可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器中，相碼比較器模塊614是用以消除同步信號(hào)脈沖寬度抖動(dòng)的關(guān)鍵模塊。通過(guò)該相碼比較器模塊614對(duì)接收相碼621與相碼閾值622的比較，從而平衡調(diào)整相碼的脈沖寬度，克服了前述所產(chǎn)生的同步信號(hào)的脈沖寬度存在較大抖動(dòng)的問(wèn)題?？梢?jiàn)，如何得到合適的相碼閾值622以對(duì)相碼621進(jìn)行平衡調(diào)整是消除同步信號(hào)脈沖寬度抖動(dòng)的關(guān)鍵。得到合適的相碼閾值622的方法有很多種，本發(fā)明在此具體給出一種計(jì)算方法。該相碼閾值622依據(jù)下述計(jì)算公式計(jì)算而得:相碼閾值=K*Round{2N-VK}(公式 I)其中，N是相碼的位寬，K是頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。下面我們具體給出一個(gè)實(shí)例，以說(shuō)明本發(fā)明的信號(hào)發(fā)生器如何消除同步信號(hào)脈沖寬度抖動(dòng)。仍然以前述圖3的例子為例，N = 4，K = 3。根據(jù)公式I可計(jì)算出相碼閾值為9。也就是說(shuō)，當(dāng)相碼小于9時(shí)同步信號(hào)為高電平，大于等于9時(shí)同步信號(hào)為低電平。圖5是根據(jù)本發(fā)明所產(chǎn)生的同步信號(hào)示意圖。與圖3采用相碼MSB相比，本發(fā)明的同步信號(hào)脈沖寬度總是相等的，也就是說(shuō)，同步信號(hào)的脈沖寬度沒(méi)有抖動(dòng)。應(yīng)當(dāng)指出，由于用FPGA實(shí)現(xiàn)公式I所耗用的資源較多，不推薦使用。因此，本實(shí)施例所提供的技術(shù)方案中，由FPGA模塊601的前端按照公式I計(jì)算相碼閾值622，再將計(jì)算后的結(jié)果送給FPGA模塊601，由其中通信接口 616轉(zhuǎn)發(fā)。但是，如果將關(guān)于相碼閾值622的計(jì)算模塊設(shè)計(jì)在FPGA內(nèi)部，也并不失為一種實(shí)現(xiàn)方案。具體方案為:在FPGA模塊601中還設(shè)置有相碼閾值計(jì)算模塊。該相碼閾值計(jì)算模塊，接收頻率控制字K，用于依據(jù)公式:相碼閾值=K*Round{2n_7K}計(jì)算相碼閾值622，并將該相碼閾值622發(fā)送給相碼比較器模塊614。其中，N是相碼的位寬，K是頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。在FPGA模塊601中之所以設(shè)置有延時(shí)模塊615對(duì)高低電平脈沖信號(hào)623進(jìn)行延時(shí)處理，是因?yàn)樗鱿啻a621經(jīng)過(guò)波形存儲(chǔ)器、DAC、模擬電路的處理，從相碼621尋址到最終輸出波形626需要一定的波形延時(shí)；而從相碼621產(chǎn)生同步信號(hào)625所經(jīng)過(guò)的延時(shí)要比上述延時(shí)小，也就是說(shuō)高低電平脈沖信號(hào)623是提前于最終輸出波形626的。因此，我們需要設(shè)置該延時(shí)模塊615以對(duì)高低電平脈沖信號(hào)623進(jìn)行延時(shí)處理，從而讓同步信號(hào)與輸出波形對(duì)齊?；谏鲜鲈?，所述延時(shí)模塊615對(duì)高低電平脈沖信號(hào)623進(jìn)行延時(shí)處理的延時(shí)時(shí)差應(yīng)當(dāng)為所述輸出波形626與高低電平脈沖信號(hào)623之間的時(shí)差。另外，與圖1所示方案基于相同的原因，本發(fā)明的FPGA模塊601中也還可以設(shè)置有同步信號(hào)選擇器613。所述同步信號(hào)選擇器613，接收基本波同步信號(hào)624和其他同步信號(hào)，用于根據(jù)信號(hào)發(fā)生器的工作模式選擇輸出的同步信號(hào)625。圖6為本發(fā)明同步信號(hào)產(chǎn)生方法流程圖。如圖所示，該同步信號(hào)產(chǎn)生方法，包括:701，在時(shí)鐘脈沖Fe的控制下，累加頻率控制字K得到相碼621 ；702，比較所述相碼621和相碼閾值622，以產(chǎn)生輸出高低電平脈沖信號(hào)623。其中，高低電平脈沖信號(hào)623的產(chǎn)生是按照，當(dāng)相碼621小于相碼閾值622時(shí)則產(chǎn)生高電平信號(hào)，否則產(chǎn)生低電平信號(hào)。當(dāng)然，反之亦可。703，對(duì)所述高低電平脈沖信號(hào)623進(jìn)行延時(shí)處理，從而得到基本波同步信號(hào)624。如前所述，由于高低電平脈沖信號(hào)623是提前于最終輸出波形626的。因此，該對(duì)高低電平脈沖信號(hào)623進(jìn)行延時(shí)處理的延時(shí)時(shí)差應(yīng)當(dāng)為所述輸出波形626與高低電平脈沖信號(hào)623之間的時(shí)差。同樣，如前所述，在該同步信號(hào)產(chǎn)生方法中該相碼閾值622可以為已有數(shù)值，只要該相碼閾值622依據(jù)下述計(jì)算公式即可:相碼閾值=K*Round{2N-VK}(公式 I)其中，N是相碼的位寬，K是頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。也可以在該同步信號(hào)產(chǎn)生方法中專門(mén)設(shè)置有關(guān)于該相碼閾值622的計(jì)算步驟:根據(jù)頻率控制字K，依據(jù)公式:相碼閾值=K*Round{2N_7K}計(jì)算相碼閾值622。其中，N是相碼的位寬，K是頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。該相碼閾值622的計(jì)算步驟只要設(shè)置在所述步驟702即可。既可以設(shè)置在步驟701之前，也可以設(shè)置在步驟701之后。如圖6所示，在該同步信號(hào)產(chǎn)生方法中，還設(shè)置有下述步驟:704,根據(jù)信號(hào)發(fā)生器的工作模式選擇輸出的同步信號(hào)。圖7為本發(fā)明改變輸出波形頻率后同步信號(hào)的產(chǎn)生方法流程圖。如圖所示，該同步信號(hào)的產(chǎn)生方法，包括:801，用戶修改了輸出波形的頻率；802，根據(jù)輸出頻率重新計(jì)算頻率控制字K，并配置給FPGA模塊601 ；803，根據(jù)重新計(jì)算的頻率控制字K重新計(jì)算相碼閾值622，并配置給FPGA模塊601 ；804，在時(shí)鐘脈沖Fe的控制下，累加重新計(jì)算的頻率控制字K得到相碼621 ；805，比較該相碼621和重新計(jì)算的相碼閾值622，以產(chǎn)生輸出高低電平脈沖信號(hào)623 ；806，對(duì)所述高低電平脈沖信號(hào)623進(jìn)行延時(shí)處理，從而得到基本波同步信號(hào)624。其中，所述相碼閾值622依據(jù)下述計(jì)算公式:相碼閾值=K*Round{2N-VK}(公式 I)其中，N是相碼的位寬，K是頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。所述對(duì)高低電平脈沖信號(hào)623進(jìn)行延時(shí)處理的延時(shí)時(shí)差應(yīng)當(dāng)為輸出波形626與高低電平脈沖信號(hào)623之間的時(shí)差。綜上所述，本發(fā)明所提供的一種可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器及其方法，通過(guò)相碼比較器模塊對(duì)接收相碼與相碼閾值的比較，從而平衡調(diào)整相碼的脈沖寬度，克服了前述所產(chǎn)生的同步信號(hào)的脈沖寬度存在較大抖動(dòng)的問(wèn)題。本發(fā)明不僅可用于產(chǎn)生同步信號(hào)，也能應(yīng)用于信號(hào)發(fā)生器中脈沖波的產(chǎn)生。頻率控制字決定了脈沖波的頻率，相碼閾值決定了脈沖波的脈寬。很多信號(hào)發(fā)生器采用DDS技術(shù)產(chǎn)生脈沖波信號(hào)，本發(fā)明與之相比，不需要波形存儲(chǔ)器和DAC模塊，只需采用相位累加器和相碼比較器即可實(shí)現(xiàn)。本領(lǐng)域一般技術(shù)人員在此設(shè)計(jì)思想之下所做任何不具有創(chuàng)造性的改造，均應(yīng)視為在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器，其特征在于，包括:FPGA模塊、DAC模塊以及豐吳擬電路； 所述FPGA模塊，用于輸出數(shù)字波形信號(hào)，并產(chǎn)生同步信號(hào)； 所述DAC模塊，用于將FPGA模塊輸出的數(shù)字波形信號(hào)轉(zhuǎn)換為模擬波形信號(hào)； 所述模擬電路，用于對(duì)DAC模塊輸出的模擬波形信號(hào)進(jìn)行處理，從而生成輸出波形；其中，所述FPGA模塊，包括:N位相位累加器、波形存儲(chǔ)器、相碼比較器、延時(shí)模塊、通信接口模塊； 所述N位相位累加器，接收時(shí)鐘脈沖和頻率控制字，在時(shí)鐘脈沖的控制下，累加頻率控制字得到相碼； 所述波形存儲(chǔ)器，用于根據(jù)所述相碼進(jìn)行相碼-幅碼變換，產(chǎn)生并輸出數(shù)字波形信號(hào)；所述相碼比較器模塊，接收相碼和相碼閾值，用于比較該相碼和相碼閾值，以產(chǎn)生輸出高低電平脈沖信號(hào)； 所述延時(shí)模塊，用于對(duì)所述高低電平脈沖信號(hào)進(jìn)行延時(shí)處理，得到基本波同步信號(hào)；以及 所述通信接口模塊，用于接收FPGA模塊前端的輸入信號(hào)，并將頻率控制字發(fā)送給N位相位累加器，將相碼閾值發(fā)送給相碼比較器模塊。
2.如權(quán)利要求1所述的可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器，其特征在于:所述相碼閾值依據(jù)下述計(jì)算公式: 相碼閾值=K*Round {2n-1/K} 其中，N是相碼的位寬，K是所述頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。
3.如權(quán)利要求1所述的可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器，其特征在于:在所述FPGA模塊中還設(shè)置有相碼閾值計(jì)算模塊； 該相碼閾值計(jì)算模塊，接收所述頻率控制字，用于依據(jù)公式:相碼閾值=K*Round{2n-VK}計(jì)算相碼閾值，并將該相碼閾值發(fā)送給所述相碼比較器模塊；其中，N是相碼的位寬，K是所述頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。
4.如權(quán)利要求1所述的可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器，其特征在于:所述延時(shí)模塊對(duì)高低電平脈沖信號(hào)進(jìn)行延時(shí)處理的延時(shí)時(shí)差為所述輸出波形與高低電平脈沖信號(hào)之間的時(shí)差。
5.如權(quán)利要求1所述的可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器，其特征在于:在所述FPGA模塊中還設(shè)置有同步信號(hào)選擇器；所述同步信號(hào)選擇器，接收所述基本波同步信號(hào)和其他同步信號(hào)，用于根據(jù)信號(hào)發(fā)生器的工作模式選擇輸出的同步信號(hào)。
6.一種同步信號(hào)的產(chǎn)生方法，其特征在于，包括: 在時(shí)鐘脈沖的控制下，累加頻率控制字得到相碼； 比較所述相碼和相碼閾值，以產(chǎn)生輸出高低電平脈沖信號(hào)； 對(duì)所述高低電平脈沖信號(hào)進(jìn)行延時(shí)處理，以得到基本波同步信號(hào)。
7.如權(quán)利要求6所述的同步信號(hào)的產(chǎn)生方法，其特征在于:所述相碼閾值依據(jù)下述計(jì)算公式: 相碼閾值=K*Round {2n-1/K} 其中，N是相碼的位寬，K是所述頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。
8.如權(quán)利要求6所述的同步信號(hào)的產(chǎn)生方法，其特征在于:在所述相碼與相碼閥值比較之前，還設(shè)置有相碼閾值的計(jì)算步驟: 根據(jù)頻率控制字，依據(jù)公式:相碼閾值=K*R0Und{2N_VK}計(jì)算相碼閾值；其中，N是相碼的位寬，K是頻率控制字，RoundH將括號(hào)內(nèi)的數(shù)四舍五入到整數(shù)。
9.如權(quán)利要求6所述的同步信號(hào)的產(chǎn)生方法，其特征在于:所述對(duì)高低電平脈沖信號(hào)進(jìn)行延時(shí)處理的延時(shí)時(shí)差為輸出波形與高低電平脈沖信號(hào)之間的時(shí)差。
10.如權(quán)利要求6所述的同步信號(hào)的產(chǎn)生方法，其特征在于，還包括: 根據(jù)信號(hào)發(fā)生器的工作模式選擇輸出的同步信號(hào)。
11.一種改變輸出波形頻率后同步信號(hào)的產(chǎn)生方法，其特征在于，包括: 用戶修改了輸出波形的頻率； 根據(jù)輸出頻率重新計(jì)算頻率控制字，并配置給FPGA模塊； 根據(jù)重新計(jì)算的頻率控制字重新計(jì)算相碼閾值，并配置給FPGA模塊； 在時(shí)鐘脈沖的控制下，累加重新計(jì)算的頻率控制字得到相碼； 比較所述相碼和重新計(jì)算的相碼閾值，以產(chǎn)生輸出高低電平脈沖信號(hào)； 對(duì)所述高低電平脈沖信號(hào)進(jìn)行延時(shí)處理，從而得到基本波同步信號(hào)。
全文摘要
本發(fā)明提供了一種可以產(chǎn)生同步信號(hào)的信號(hào)發(fā)生器及其方法，包括FPGA模塊、DAC模塊以及模擬電路；所述FPGA模塊包括N位相位累加器、波形存儲(chǔ)器、相碼比較器、延時(shí)模塊、通信接口模塊；所述相碼比較器模塊，接收相碼和相碼閾值，用于比較該相碼和相碼閾值，以產(chǎn)生輸出高低電平脈沖信號(hào)；所述延時(shí)模塊，用于對(duì)所述高低電平脈沖信號(hào)進(jìn)行延時(shí)處理，得到基本波同步信號(hào)。通過(guò)相碼比較器模塊對(duì)接收相碼與相碼閾值的比較，從而平衡調(diào)整相碼的脈沖寬度，克服了前述所產(chǎn)生的同步信號(hào)的脈沖寬度存在較大抖動(dòng)的問(wèn)題。
文檔編號(hào)H03L7/10GK103178841SQ201110431518
公開(kāi)日2013年6月26日 申請(qǐng)日期2011年12月21日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者丁新宇, 王悅, 王鐵軍, 李維森 申請(qǐng)人:北京普源精電科技有限公司