專利名稱：混合電壓式輸入/輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種緩沖電路，且特別是有關(guān)于一種半導(dǎo)體集成電路中的混合電壓共容式輸入/輸出(I/O)緩沖器。
背景技術(shù)：
以目前技術(shù)而言，集成電路(IC)已可用來同時執(zhí)行多種不同類型的工作，而且通過將許多電路封裝于芯片或是整合不同用途的電路在一元件中的作法，還可因此增加IC 整體的能力；不過，雖然IC整體的能力可因此增加，但不同的電路其操作電壓亦不相同。舉例而言，系統(tǒng)中的內(nèi)存是使用3. 3V的操作電壓，而與5V操作電壓的電路采用同一個總線， 或者利用輸出電壓為5V的芯片來驅(qū)動另一個具1. 8V或3. 3V電源電壓的芯片。因此，混合電壓共容式輸入/輸出(I/O)緩沖器便成為不同電壓準(zhǔn)位的信號溝通的必要接口。然而，一般具輸出級電路的混合電壓式I/O緩沖器通常僅可以用來傳輸有限的電壓準(zhǔn)位信號，若是欲以其作為傳輸高電壓(如5V)準(zhǔn)位信號的接口，則其輸出級電路會受到如柵極氧化層過度應(yīng)力、熱載子劣化和非預(yù)期的漏電流等問題。如此一來，半導(dǎo)體元件會產(chǎn)生元件可靠度的問題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種混合電壓式輸入/輸出緩沖器，用以提高半導(dǎo)體元件的可靠度及其使用周期。為了實現(xiàn)上述目的，依照本發(fā)明一實施例，本發(fā)明提出一種混合電壓式輸入/輸出緩沖器，包含一輸出緩沖電路。輸出緩沖電路包含一輸出級電路、一柵極電壓追蹤電路以及一浮動N型井電路。輸出級電路包含堆疊式P型拉升晶體管以及堆疊式N型拉降晶體管， 上述堆疊式P型拉升晶體管中的一第一 P型晶體管以及上述堆疊式N型拉降晶體管中的一第一N型晶體管是耦接于一輸出入焊墊。柵極電壓追蹤電路是用以根據(jù)輸出入焊墊的電壓控制第一 P型晶體管的柵極電壓，以防止漏電流。浮動N型井電路是用以提供N型井電壓至第一P型晶體管的N型井以與柵極電壓追蹤電路中控制第一P型晶體管的柵極電壓的一第二 P型晶體管的N型井，以防止漏電流。浮動N型井電路還包括第三P型晶體管，其中第三P型晶體管耦接于輸出入焊墊以及第一 P型晶體管的N型井，并根據(jù)致能信號、判別信號與輸出信號的邏輯運算結(jié)果而開啟，使得輸出入焊墊的電壓傳送至第一 P型晶體管的N型井。為了實現(xiàn)上述目的，依照本發(fā)明另一實施例，本發(fā)明另提出一種混合電壓式輸入/ 輸出緩沖器，包含一輸出級電路以及一動態(tài)柵極偏壓產(chǎn)生器。輸出級電路包含堆疊式拉升晶體管以及堆疊式拉降晶體管，而動態(tài)柵極偏壓產(chǎn)生器則是用以將邏輯信號轉(zhuǎn)換為相對應(yīng)
7的偏壓供輸出級電路操作。動態(tài)柵極偏壓產(chǎn)生器包含一電壓源準(zhǔn)位偵測電路以及一動態(tài)驅(qū)動偵測電路。電壓源準(zhǔn)位偵測電路是用以偵測一輸出入電壓源的電壓準(zhǔn)位，以輸出一判別信號。動態(tài)驅(qū)動偵測電路耦接于電壓源準(zhǔn)位偵測電路，并在一傳輸模式下根據(jù)輸出入電壓源以及判別信號提供一第一柵極偏壓至堆疊式拉降晶體管中的一第一N型晶體管，以防止輸出級電路的工作周期失真。為了實現(xiàn)上述目的，依照本發(fā)明又一實施例，本發(fā)明又提出一種混合電壓式輸入/ 輸出緩沖器，包含一輸入緩沖電路。輸入緩沖電路包含一第一反相器、一第一電壓準(zhǔn)位限制電路、一第一電壓準(zhǔn)位拉升電路、一輸入級電路以及一邏輯校準(zhǔn)電路。第一反相器是用以將一輸入信號反相而產(chǎn)生一第一控制信號。第一電壓準(zhǔn)位限制電路是用以限制一外部信號的電壓準(zhǔn)位，以產(chǎn)生輸入信號傳送至第一反相器而防止第一反相器的過度電性應(yīng)力。第一電壓準(zhǔn)位拉升電路是用以拉升被輸入至第一反相器的輸入信號的電壓準(zhǔn)位。輸入級電路是用以接收第一控制信號而產(chǎn)生被輸入至一核心電路的一相對應(yīng)的數(shù)字信號。邏輯校準(zhǔn)電路是用以在第一反相器因輸入信號具有低電壓準(zhǔn)位而誤動作時校準(zhǔn)第一控制信號的電壓準(zhǔn)位。為了實現(xiàn)上述目的，依照本發(fā)明再一實施例，本發(fā)明再提出一種混合電壓式輸入/ 輸出緩沖器，包含一輸出緩沖電路以及一輸入緩沖電路。輸出緩沖電路是用以在一傳輸模式下緩沖由一核心電路傳送至一輸出入焊墊的信號，并包含一輸出級電路、一動態(tài)柵極偏壓產(chǎn)生器、一柵極電壓追蹤電路以及一浮動N型井電路。輸出級電路包含堆疊式P型拉升晶體管以及堆疊式N型拉降晶體管，其中堆疊式P型拉升晶體管中的一第一 P型晶體管以及堆疊式N型拉降晶體管中的一第一N型晶體管是耦接于輸出入焊墊。動態(tài)柵極偏壓產(chǎn)生器是用以將邏輯信號轉(zhuǎn)換為相對應(yīng)的偏壓供輸出級電路操作，并包含一電壓源準(zhǔn)位偵測電路以及一動態(tài)驅(qū)動偵測電路，其中電壓源準(zhǔn)位偵測電路是用以偵測一輸出入電壓源的電壓準(zhǔn)位，以輸出一判別信號，而動態(tài)驅(qū)動偵測電路則是耦接于電壓源準(zhǔn)位偵測電路，并根據(jù)輸出入電壓源以及判別信號提供一第一柵極偏壓至堆疊式N型拉降晶體管中的一第二N型晶體管，以防止輸出級電路的工作周期失真。柵極電壓追蹤電路是用以根據(jù)輸出入焊墊的電壓控制第一 P型晶體管的柵極電壓，以防止漏電流。浮動N型井電路是用以提供N型井電壓至第一P型晶體管的N型井以與柵極電壓追蹤電路中控制第一P型晶體管的柵極電壓的一第二 P型晶體管的N型井，以防止漏電流。另一方面，輸入緩沖電路是用以在一接收模式下緩沖由輸出入焊墊傳送至核心電路的信號，并包含一第一反相器、一第一電壓準(zhǔn)位限制電路、一第一電壓準(zhǔn)位拉升電路、一輸入級電路以及一邏輯校準(zhǔn)電路。第一反相器是用以將一輸入信號反相而產(chǎn)生一第一控制信號。第一電壓準(zhǔn)位限制電路是用以限制由輸出入焊墊而來的一外部信號的電壓準(zhǔn)位，以產(chǎn)生輸入信號傳送至第一反相器而防止第一反相器的過度電性應(yīng)力。第一電壓準(zhǔn)位拉升電路是用以拉升被輸入至第一反相器的輸入信號的電壓準(zhǔn)位。輸入級電路是用以接收第一控制信號而產(chǎn)生被輸入至一核心電路的一相對應(yīng)的數(shù)字信號。邏輯校準(zhǔn)電路是用以在第一反相器因輸入信號具有低電壓準(zhǔn)位而誤動作時校準(zhǔn)第一控制信號的電壓準(zhǔn)位。根據(jù)本發(fā)明的技術(shù)內(nèi)容，上述混合電壓式輸入/輸出緩沖器不僅可應(yīng)用在大范圍的電壓準(zhǔn)位信號，而不會產(chǎn)生如柵極氧化層過度應(yīng)力、熱載子劣化、非預(yù)期的漏電流和基體效應(yīng)等問題，還可減少所需的靜態(tài)功率損耗，進而提高半導(dǎo)體元件的可靠度及其使用周期。


圖1是依照本發(fā)明實施例的一種混合電壓式輸入/輸出(I/O)緩沖器的電路方塊示意圖；圖2是依照本發(fā)明實施例的一種混合電壓式I/O緩沖器的電路示意圖；圖3是依照本發(fā)明實施例的一種動態(tài)柵極偏壓產(chǎn)生器的電路方塊示意圖；圖4是依照本發(fā)明實施例的一種動態(tài)柵極偏壓產(chǎn)生器的電路示意圖。主要元件符號說明100、200 混合電壓式I/O緩沖器102、106 核心電路104、204 輸出入焊墊110、210 輸出緩沖電路122、222 前置驅(qū)動電路124,224 動態(tài)柵極偏壓產(chǎn)生器126、226 輸出級電路128、228 柵極電壓追蹤電路132、232 浮動N型井電路134、234 靜電放電防護電路150、250 輸入緩沖電路162J62 電壓準(zhǔn)位限制電路164J64 電壓準(zhǔn)位拉升電路166、266、286 反相器168:輸入級電路172 邏輯校準(zhǔn)電路沈8:輸入級電路280 邏輯校準(zhǔn)電路觀2 第二電壓準(zhǔn)位限制電路觀4 第二電壓準(zhǔn)位拉升電路288 拉降校準(zhǔn)電路302、402 低功率偏壓電路304、404 電壓源準(zhǔn)位偵測電路306、406 電壓準(zhǔn)位轉(zhuǎn)換電路308、408 邏輯開關(guān)轉(zhuǎn)換電路312、412 動態(tài)驅(qū)動偵測電路442 =CMOS 電路
具體實施例方式圖1是依照本發(fā)明實施例的一種混合電壓式輸入/輸出(I/O)緩沖器的電路方塊示意圖。混合電壓式I/O緩沖器100主要包括一輸出緩沖電路110以及一輸入緩沖電路 150。輸出緩沖電路110是用以在一傳輸模式下，對由一核心電路102傳送至一輸出入焊墊104(下稱I/O焊墊)的信號作緩沖，使得I/O焊墊104具有所需的電壓準(zhǔn)位。相反地，輸入緩沖電路150則是用以在一接收模式下，對由I/O焊墊104傳送至核心電路102的信號作緩沖，使得邏輯1的信號可轉(zhuǎn)換為如3. 3V的電壓。其中，接收由I/O焊墊104而來的信號的核心電路106可與傳送信號至I/O焊墊104的核心電路102相同或不同。如圖1所示，輸出緩沖電路110包括一前置驅(qū)動電路122、一動態(tài)柵極偏壓產(chǎn)生器 124、一輸出級電路126、一柵極電壓追蹤電路128、一浮動N型井電路132以及一靜電放電 (ESD)防護電路134。前置驅(qū)動電路122是一數(shù)字邏輯電路，用以輸出邏輯信號，并決定混合電壓式I/O緩沖器100是工作在傳輸模式或接收模式下。動態(tài)柵極偏壓產(chǎn)生器IM接收前置驅(qū)動電路122所傳來的邏輯信號，并將其轉(zhuǎn)換為相對應(yīng)的偏壓，以作為輸出級電路1 的柵極偏壓，避免輸出級電路126中產(chǎn)生輸出信號的工作周期(duty cycle)失真、晶體管可靠度以及漏電流等問題。輸出級電路126則可在傳輸模式下依據(jù)其中不同尺寸的N/P MOS 晶體管傳送出不同的驅(qū)動電流。柵極電壓追蹤電路128是用以根據(jù)I/O焊墊104的電壓控制輸出級電路126中 PMOS晶體管的柵極電壓，以防止輸出級電路126中的PMOS晶體管產(chǎn)生漏電流的情形。浮動N型井電路132是用以控制輸出級電路1 與柵極電壓追蹤電路128中晶體管的N型井電壓，以防止當(dāng)其中晶體管的寄生二極管(如P+/N型井二極管)導(dǎo)通時產(chǎn)生漏電流，并防止輸出級電路126中的晶體管有基體效應(yīng)(body effect)的情形。此外，靜電放電防護電路134則是用以在開啟時釋放靜電放電電流，使得輸出緩沖電路110可免于受靜電放電的影響。另一方面，輸入緩沖電路150包括一電壓準(zhǔn)位限制電路162、一電壓準(zhǔn)位拉升電路 164、一反相器166、一輸入級電路168以及一邏輯校準(zhǔn)電路172。電壓準(zhǔn)位限制電路162 是用以限制由I/O焊墊104而來的一外部信號的電壓準(zhǔn)位，以產(chǎn)生輸入信號而傳送至反相器166，借以防止反相器166中產(chǎn)生柵極氧化層過度電性應(yīng)力(gate-oxide electrical overstress)。電壓準(zhǔn)位拉升電路164對經(jīng)由反相器166傳送至輸入級電路168的輸入信號的額定電壓進行拉升動作。反相器166將輸入信號進行反相，以產(chǎn)生一控制信號而傳送至輸入級電路168中，并借以控制輸入級電路168，使其在接收模式下開啟或關(guān)閉。輸入級電路168接收由反相器166產(chǎn)生的控制信號，以產(chǎn)生一相對應(yīng)的數(shù)字信號(如由邏輯1表示的高電壓準(zhǔn)位或邏輯0表示的低電壓準(zhǔn)位)傳送至核心電路106中。邏輯校準(zhǔn)電路172 則是在反相器166因輸入信號具有太低的電壓準(zhǔn)位，無法對其判斷，并因此而誤動作時，用來對反相器166所產(chǎn)生的控制信號的電壓準(zhǔn)位進行校準(zhǔn)。圖2是依照本發(fā)明實施例的一種混合電壓式I/O緩沖器的電路示意圖。如圖2所示，混合電壓式I/O緩沖器200包含輸出緩沖電路210以及輸入緩沖電路250。對于輸出緩沖電路210而言，前置驅(qū)動電路222的功能是決定I/O緩沖器200是工作在傳輸模式或接收模式下，并包括一與非邏輯門NAND201、一反相器INV201以及一非邏輯門N0R201。前置驅(qū)動電路222接收一致能信號(或控制信號)OE以及一輸出信號Dout，其中致能信號OE 是輸入至與非邏輯門NAND201中，并經(jīng)由反相器INV201輸入至非邏輯門N0R201中。若致能信號OE為邏輯1，1/0緩沖器200將會操作在傳輸模式下；相反地，若致能信號OE為邏輯 0，1/0緩沖器200則是會操作在接收模式下，并使得輸入端點Din的信號，其具有與1/0焊墊204相同的邏輯。
表(一)是繪示前置驅(qū)動電路222的兩輸入端(0E和Dout)以及兩輸出端(UP和 DN)其邏輯準(zhǔn)位的真值表。當(dāng)OE為邏輯0(如0V)時，無論Dout為何，UP均為邏輯1(如 3. 3V)且DN均為邏輯O。此時，I/O緩沖器200操作在接收模式下，并接收外部信號。相反地，當(dāng)OE為邏輯1時，UP和DN會根據(jù)Dout變動。如表(一)所示，當(dāng)Dout為邏輯O時， UP和DN為邏輯1，而當(dāng)Dout為邏輯1時，UP和DN為邏輯O。此時，I/O緩沖器200操作在傳輸模式下，且由端點Dout而來的信號會傳送至I/O焊墊204。由于在本實施例中邏輯1是指3. 3V (VDD)，而邏輯O是指OV(GND)，因此便需要一電壓準(zhǔn)位轉(zhuǎn)換電路，將邏輯1所代表的電壓3. 3V轉(zhuǎn)換為0. 9 5V的電壓(即圖標(biāo)的I/O 電壓源)，并將邏輯O所代表的電壓OV轉(zhuǎn)換為O 2. 5V的電壓。表權(quán)利要求
1.一種混合電壓式輸入/輸出緩沖器，其特征在于，包含一輸出級電路，包含堆疊式拉升晶體管以及堆疊式拉降晶體管；以及一動態(tài)柵極偏壓產(chǎn)生器，用以將邏輯信號轉(zhuǎn)換為相對應(yīng)的偏壓供該輸出級電路操作， 該動態(tài)柵極偏壓產(chǎn)生器包含一電壓源準(zhǔn)位偵測電路，用以偵測一輸出入電壓源的電壓準(zhǔn)位，以輸出一判別信號；以及一動態(tài)驅(qū)動偵測電路，耦接于該電壓源準(zhǔn)位偵測電路，并在一傳輸模式下根據(jù)該輸出入電壓源以及該判別信號提供一第一柵極偏壓至所述堆疊式拉降晶體管中的一第一N型晶體管，以防止該輸出級電路的工作周期失真，該動態(tài)驅(qū)動偵測電路還包括一第一 P型晶體管，其中該第一 P型晶體管的柵極用以接收該判別信號，該第一 P型晶體管的源極耦接于一電源電壓，當(dāng)該輸出入電壓源為高電壓時，該第一 P型晶體管由該判別信號開啟，使得該電源電壓經(jīng)由該第一P型晶體管輸出而作為該第一柵極偏壓。
2.根據(jù)權(quán)利要求1所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一第二 P型晶體管，耦接于該輸出入電壓源，并在該輸出入電壓源小于或等于該電源電壓時根據(jù)該判別信號開啟，使得該輸出入電壓源經(jīng)由該第二 P型晶體管輸出而作為該第一柵極偏壓。
3.根據(jù)權(quán)利要求2所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一反相器，具有一輸入端，用以接收該判別信號；以及一第二 N型晶體管，該第二 N型晶體管的柵極耦接于該電源電壓，該第二 N型晶體管的漏極耦接于該反相器的一輸出端，該第二 N型晶體管的源極耦接于該第二 P型晶體管的柵極。
4.根據(jù)權(quán)利要求3所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一第三P型晶體管，該第三P型晶體管的柵極耦接于該電源電壓，該第三P型晶體管的源極耦接于該輸出入電壓源，該第三P型晶體管的漏極耦接于該第二 P型晶體管的柵極。
5.根據(jù)權(quán)利要求2所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一反相器，具有一輸入端，用以接收所述邏輯信號中的一第一邏輯信號；以及一 CMOS電路，具有一輸入端以及一輸出端，其中該CMOS電路的該輸入端耦接于該反相器的一輸出端，該CMOS電路的該輸出端用以輸出該第一柵極偏壓，該CMOS電路包含一拉升晶體管，該拉升晶體管的源極耦接于該第二 P型晶體管以及該第一 P型晶體管的漏極。
6.根據(jù)權(quán)利要求1所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)柵極偏壓產(chǎn)生器還包括一電壓準(zhǔn)位轉(zhuǎn)換電路，用以接收一低功率偏壓以及該判別信號，并轉(zhuǎn)換所述邏輯信號中的一第二邏輯信號的電壓準(zhǔn)位，以輸出具有該輸出入電壓源所對應(yīng)的電壓準(zhǔn)位的互補信號。
7.根據(jù)權(quán)利要求6所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)柵極偏壓產(chǎn)生器還包括一邏輯開關(guān)轉(zhuǎn)換電路，用以根據(jù)該輸出入電壓源的電壓準(zhǔn)位提供一第二柵極偏壓至所述堆疊式拉升晶體管中的一第四P型晶體管。
8.根據(jù)權(quán)利要求6所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)柵極偏壓產(chǎn)生器還包括一低功率偏壓電路，用以提供該低功率偏壓至該電壓準(zhǔn)位轉(zhuǎn)換電路。
9.根據(jù)權(quán)利要求1所述的混合電壓式輸入/輸出緩沖器，其特征在于，還包括 一前置驅(qū)動電路，用以接收一致能信號而輸出所述邏輯信號至該動態(tài)柵極偏壓產(chǎn)生ο
10.一種混合電壓式輸入/輸出緩沖器，其特征在于，包含一輸出緩沖電路，用以在一傳輸模式下緩沖由一核心電路傳送至一輸出入焊墊的信號，該輸出緩沖電路包含一輸出級電路，包含堆疊式P型拉升晶體管以及堆疊式N型拉降晶體管，所述堆疊式P 型拉升晶體管中的一第一P型晶體管以及所述堆疊式N型拉降晶體管中的一第一N型晶體管耦接于該輸出入焊墊；一動態(tài)柵極偏壓產(chǎn)生器，用以將邏輯信號轉(zhuǎn)換為相對應(yīng)的偏壓供該輸出級電路操作， 該動態(tài)柵極偏壓產(chǎn)生器包含一電壓源準(zhǔn)位偵測電路，用以偵測一輸出入電壓源的電壓準(zhǔn)位，以輸出一判別信號；以及一動態(tài)驅(qū)動偵測電路，耦接于該電壓源準(zhǔn)位偵測電路，并根據(jù)該輸出入電壓源以及該判別信號提供一第一柵極偏壓至所述堆疊式N型拉降晶體管中的一第二 N型晶體管，以防止該輸出級電路的工作周期失真；一柵極電壓追蹤電路，用以根據(jù)該輸出入焊墊的電壓控制該第一 P型晶體管的柵極電壓，以防止漏電流；以及一浮動N型井電路，用以提供N型井電壓至該第一 P型晶體管的N型井以及該柵極電壓追蹤電路中控制該第一 P型晶體管的柵極電壓的一第二 P型晶體管的N型井，以防止漏電流；以及一輸入緩沖電路，用以在一接收模式下緩沖由該輸出入焊墊傳送至該核心電路的信號，該輸入緩沖電路包含一第一反相器，用以將一輸入信號反相而產(chǎn)生一第一控制信號； 一第一電壓準(zhǔn)位限制電路，用以限制由該輸出入焊墊而來的一外部信號的電壓準(zhǔn)位， 以產(chǎn)生該輸入信號傳送至該第一反相器而防止該第一反相器的過度電性應(yīng)力；一第一電壓準(zhǔn)位拉升電路，用以拉升被輸入至該第一反相器的該輸入信號的電壓準(zhǔn)位；一輸入級電路，用以接收該第一控制信號而產(chǎn)生被輸入至一核心電路的一相對應(yīng)的數(shù)字信號；以及一邏輯校準(zhǔn)電路，用以在該第一反相器因該輸入信號具有低電壓準(zhǔn)位而誤動作時校準(zhǔn)該第一控制信號的電壓準(zhǔn)位。
11.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該浮動N型井電路還包括一第三P型晶體管，耦接于該輸出入焊墊以及該第一 P型晶體管的N型井，并根據(jù)一致能信號、一判別信號與一輸出信號的邏輯運算結(jié)果而開啟，使得該輸出入焊墊的電壓傳送至該第一P型晶體管的N型井。
12.根據(jù)權(quán)利要求11所述的混合電壓式輸入/輸出緩沖器，其特征在于，該浮動N型井電路還包括一第四P型晶體管，耦接于該第一 P型晶體管的N型井；以及一第五P型晶體管，堆疊連接于該第四P型晶體管，并在該接收模式下開啟，以經(jīng)由該第四P型晶體管中的寄生二極管將該第一 P型晶體管的N型井偏壓于一電源電壓。
13.根據(jù)權(quán)利要求12所述的混合電壓式輸入/輸出緩沖器，其特征在于，該浮動N型井電路還包括一邏輯電路，用以執(zhí)行該致能信號、該判別信號與該輸出信號的與非邏輯運算，該邏輯電路具有一輸出端，該邏輯電路的該輸出端耦接于該第四P型晶體管且經(jīng)由一第二反相器耦接在該第五P型晶體管。
14.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該浮動N型井電路還包括一第六P型晶體管，耦接于該輸出入焊墊以及該第二 P型晶體管的N型井，并在該輸出入焊墊具有一高電壓時開啟，使得該輸出入焊墊的電壓傳送至該第二 P型晶體管的N型井。
15.根據(jù)權(quán)利要求14所述的混合電壓式輸入/輸出緩沖器，其特征在于，該浮動N型井電路還包括 一第七P型晶體管，耦接于該第二 P型晶體管的N型井，該第二 P型晶體管的N型井在該接收模式下經(jīng)由該第七P型晶體管中的寄生二極管偏壓于一電源電壓。
16.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一第八P型晶體管，該第八P型晶體管的柵極用以接收該判別信號，該第八P型晶體管的源極耦接于一電源電壓，當(dāng)該輸出入電壓源為高電壓時，該第八P型晶體管由該判別信號開啟，使得該電源電壓經(jīng)由該第八P型晶體管輸出而作為該第一柵極偏壓。
17.根據(jù)權(quán)利要求16所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一第九P型晶體管，耦接于該輸出入電壓源，并在該輸出入電壓源小于或等于該電源電壓時根據(jù)該判別信號開啟，使得該輸出入電壓源經(jīng)由該第九P型晶體管輸出而作為該第一柵極偏壓。
18.根據(jù)權(quán)利要求17所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一第三反相器，具有一輸入端，用以接收該判別信號；以及一第三N型晶體管，該第三N型晶體管的柵極耦接于該電源電壓，該第三N型晶體管的漏極耦接于該第三反相器的一輸出端，該第三N型晶體管的源極耦接于該第九P型晶體管的柵極。
19.根據(jù)權(quán)利要求18所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一第十P型晶體管，該第十P型晶體管的柵極耦接于該電源電壓，該第十P型晶體管的源極耦接于該輸出入電壓源，該第十P型晶體管的漏極耦接于該第九P型晶體管的柵極。
20.根據(jù)權(quán)利要求17所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)驅(qū)動偵測電路還包括一第四反相器，具有一輸入端，用以接收所述邏輯信號中的一第一邏輯信號；以及一 CMOS電路，具有一輸入端以及一輸出端，其中該CMOS電路的該輸入端耦接于該第四反相器的一輸出端，該CMOS電路的該輸出端用以輸出該第一柵極偏壓，該CMOS電路包含一拉升晶體管，該拉升晶體管的源極耦接于該第九P型晶體管以及該第八P型晶體管的漏極。
21.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)柵極偏壓產(chǎn)生器還包括一電壓準(zhǔn)位轉(zhuǎn)換電路，用以接收一低功率偏壓以及該判別信號，并轉(zhuǎn)換該些邏輯信號中的一第二邏輯信號的電壓準(zhǔn)位，以輸出具有該輸出入電壓源所對應(yīng)的電壓準(zhǔn)位的互補信號。
22.根據(jù)權(quán)利要求21所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)柵極偏壓產(chǎn)生器還包括一邏輯開關(guān)轉(zhuǎn)換電路，用以根據(jù)該輸出入電壓源的電壓準(zhǔn)位提供一第二柵極偏壓至該第一 P型晶體管。
23.根據(jù)權(quán)利要求21所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)柵極偏壓產(chǎn)生器還包括一低功率偏壓電路，用以提供該低功率偏壓至該電壓準(zhǔn)位轉(zhuǎn)換電路。
24.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該邏輯校準(zhǔn)電路還包括一第五反相器，用以將該輸入信號反相而產(chǎn)生一第二控制信號；以及一拉降校準(zhǔn)電路，由該輸入信號以及該第二控制信號所控制，并在該第一反相器因該輸入信號具有低電壓準(zhǔn)位而誤動作時拉降該第一控制信號的電壓準(zhǔn)位。
25.根據(jù)權(quán)利要求對所述的混合電壓式輸入/輸出緩沖器，其特征在于，該拉降校準(zhǔn)電路還包括一第四N型晶體管，該第四N型晶體管的柵極用以接收該輸入信號，該第四N型晶體管的漏極耦接于該第一反相器以接收該第一控制信號；以及一第五N型晶體管，該第五N型晶體管的柵極用以接收該第二控制信號，該第五N型晶體管的漏極耦接于該第四N型晶體管的源極，該第五N型晶體管的源極耦接于一接地電壓。
26.根據(jù)權(quán)利要求25所述的混合電壓式輸入/輸出緩沖器，其特征在于，當(dāng)該第四N型晶體管由具有低電壓準(zhǔn)位的該輸入信號所開啟且該第五N型晶體管由該第二控制信號所開啟時，該第一控制信號的電壓準(zhǔn)位是拉降至該接地電壓。
27.根據(jù)權(quán)利要求對所述的混合電壓式輸入/輸出緩沖器，其特征在于，該邏輯校準(zhǔn)電路還包括一第二電壓準(zhǔn)位限制電路，用以限制該外部信號的電壓準(zhǔn)位，以產(chǎn)生該輸入信號傳送至該第五反相器而防止該第五反相器的過度電性應(yīng)力。
28.根據(jù)權(quán)利要求27所述的混合電壓式輸入/輸出緩沖器，其特征在于，該第二電壓準(zhǔn)位限制電路在該接收模式下由一致能信號所啟動。
29.根據(jù)權(quán)利要求對所述的混合電壓式輸入/輸出緩沖器，其特征在于，該邏輯校準(zhǔn)電路還包括一第二電壓準(zhǔn)位拉升電路，用以拉升被輸入至該第五反相器的該輸入信號的電壓準(zhǔn)位。
30.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該第一電壓準(zhǔn)位限制電路在該接收模式下由一致能信號所啟動。
31.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該輸入級電路是一第六反相器。
32.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該動態(tài)柵極偏壓產(chǎn)生器產(chǎn)生該偏壓以對所述堆疊式P型拉升晶體管的柵極進行偏壓而防止過度電性應(yīng)力。
33.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該輸出緩沖電路還包括一前置驅(qū)動電路，用以接收一致能信號而輸出所述邏輯信號至該動態(tài)柵極偏壓產(chǎn)生ο
34.根據(jù)權(quán)利要求10所述的混合電壓式輸入/輸出緩沖器，其特征在于，該輸出緩沖電路還包括一靜電放電防護電路，用以在開啟時釋放靜電放電電流。
全文摘要
本發(fā)明涉及一種混合電壓式輸入/輸出緩沖器，包含輸出級電路以及動態(tài)柵極偏壓產(chǎn)生器。動態(tài)柵極偏壓產(chǎn)生器用以將邏輯信號轉(zhuǎn)換為相對應(yīng)的偏壓供該輸出級電路操作。動態(tài)柵極偏壓產(chǎn)生器包含電壓源準(zhǔn)位偵測電路以及動態(tài)驅(qū)動偵測電路。電壓源準(zhǔn)位偵測電路用以偵測輸出入電壓源的電壓準(zhǔn)位，以輸出判別信號。動態(tài)驅(qū)動偵測電路在一傳輸模式下根據(jù)輸出入電壓源以及判別信號提供柵極偏壓至輸出級電路。動態(tài)驅(qū)動偵測電路還包括一P型晶體管，其中此P型晶體管的柵極用以接收判別信號，其源極耦接于電源電壓，當(dāng)輸出入電壓源為高電壓時，P型晶體管由判別信號開啟，使得電源電壓經(jīng)由P型晶體管輸出而作為柵極偏壓。
文檔編號H03K19/0185GK102545872SQ20111045577
公開日2012年7月4日 申請日期2008年12月17日 優(yōu)先權(quán)日2008年10月21日
發(fā)明者張威铚, 李宗哲, 王朝欽, 黃國展 申請人:奇景光電股份有限公司, 王朝欽