專利名稱：Qc_ldpc高速部分并行信道譯碼器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及通信領(lǐng)域中的ー種高速部分并行QC_LDPC信道譯碼器，特別適用于硬件實(shí)現(xiàn)復(fù)雜度要求低，通信速率要求越來越高的無線通信和深空通信等通信領(lǐng)域。
背景技術(shù)：
譯碼速率和硬件資源消耗是LDPC碼譯碼器ASIC實(shí)現(xiàn)時(shí)需要考慮的兩個(gè)重要因素。事實(shí)上，兩者是ー對(duì)矛盾，較高的譯碼速率往往意味著更大的資源消耗。不同應(yīng)用環(huán)境對(duì)譯碼器的譯碼速率和資源消耗有不同的要求，為了適應(yīng)不同的情況，先后出現(xiàn)了三種不同的硬件結(jié)構(gòu)全并行結(jié)構(gòu)、串行結(jié)構(gòu)和部分并行結(jié)構(gòu)。當(dāng)碼長(zhǎng)變長(zhǎng)時(shí)，如果采用完全并行的結(jié)構(gòu)，硬件資源消耗要求無法滿足；如果采用完全串行的結(jié)構(gòu)，運(yùn)算的時(shí)間又太長(zhǎng)，效率太低。
發(fā)明內(nèi)容本實(shí)用新型的目的在于避免上述背景技術(shù)中的不足之處而提供ー種部分并行譯碼的方式，具有譯碼速率高、資源占用少、電路穩(wěn)定，硬件實(shí)現(xiàn)復(fù)雜度低的特點(diǎn)。在部分并行譯碼中，與一定數(shù)量的變量節(jié)點(diǎn)或校驗(yàn)節(jié)點(diǎn)相關(guān)聯(lián)的運(yùn)算是通過單ー處理器時(shí)分復(fù)用來實(shí)現(xiàn)的。同吋，由于與每一個(gè)節(jié)點(diǎn)相關(guān)聯(lián)的運(yùn)算并不復(fù)雜，完全并行的互連結(jié)構(gòu)能夠變換成部分并行的互連結(jié)構(gòu)。這樣既能減小信息交換復(fù)雜度，又能進(jìn)行高速并行譯碼。本實(shí)用新型是這樣實(shí)現(xiàn)的QC_LDPC高速部分并行信道譯碼器，包括A/D變換電路I、信息初始化電路2、外部信息存儲(chǔ)電路3、譯碼判決電路4、更新控制電路7和本振8 ;其特征在于還包括行更新電路5和列更新電路6，行更新電路5由補(bǔ)碼原碼轉(zhuǎn)換模塊9、行查找表模塊10、行累加器模塊11、三級(jí)延遲模塊12和行更新置換模塊13組成；列更新電路6由修正因子模塊14、列查找表模塊15、原碼補(bǔ)碼轉(zhuǎn)換模塊16、列累加器模塊17、ニ級(jí)延遲模塊18和列更新置換模塊19組成；所述的A/D變換電路I的輸入端ロ I連接外部信息，A/D變換電路I輸出端ロ 2與信息初始化電路2的輸入端ロ I相連，信息初始化電路2的輸出端ロ 2連接外部信息存儲(chǔ)電路3的輸入端ロ I ;外部信息存儲(chǔ)電路3的輸出端ロ 3、輸出端ロ 4、輸入端ロ 5、輸入端ロ6分別同時(shí)連接行更新電路5和列更新電路6 ;更新控制電路7的端ロ I、端ロ 2、端ロ 3分別輸出控制信號(hào)統(tǒng)ー控制行更新電路5、外部信息存儲(chǔ)電路3、列更新電路6 ；A/D變換電路I的輸入端ロ I接收來外部信息，將其轉(zhuǎn)化為8比特?cái)?shù)據(jù)輸入到信息初始化電路2，信息初始化電路2根據(jù)不同的調(diào)制方式進(jìn)行不同的初始化運(yùn)算，并將初始化信息存儲(chǔ)到外部信息存儲(chǔ)電路3中；行更新電路5將外部信息存儲(chǔ)電路3中的存儲(chǔ)信息進(jìn)行更新，并將更新信息通過輸入端ロ 5輸入到外部信息存儲(chǔ)電路3 ;列更新電路6將外部信息存儲(chǔ)電路3中的存儲(chǔ)信息進(jìn)行更新，并將更新信息輸入到外部信息存儲(chǔ)電路3 ;行更新電路5的輸入端ロ 3接收來自更新控制電路7的行更新使能信號(hào)，列更新電路6的輸入端ロ 3接收來自更新控制電路7的列更新使能信號(hào)，外部信息存儲(chǔ)電路3的輸入端ロ 3連接更新控制電路7的輸出端ロ 2 ;迭代更新數(shù)次之后，外部信息存儲(chǔ)電路3將更新后的最終信息通過輸出端ロ 2輸出到譯碼判決電路4的輸入端ロ 1，譯碼判決電路4利用軟信息判決法則恢復(fù)出比特信息通過輸出端ロ 2進(jìn)行譯碼輸出。其中，所述的行更新電路5包括補(bǔ)碼原碼轉(zhuǎn)換模塊9、行查找表模塊10、行累加器模塊11、三級(jí)延遲模塊12、行更新置換模塊13 ;外部信息存儲(chǔ)電路3的輸出端ロ 3連接行更新電路5中的補(bǔ)碼原碼轉(zhuǎn)換模塊9的輸入端ロ I，補(bǔ)碼轉(zhuǎn)換成原碼之后通過輸出端ロ 2輸入到行查找表模塊10的輸入端ロ I進(jìn)行查表運(yùn)算，行查找表模塊10的輸出端ロ 2分別連接行累加器模塊11的輸入端ロ I和三級(jí)延遲模塊12的輸入端ロ I，行累加器模塊11完成將校驗(yàn)矩陣所有的行信息進(jìn)行累加通過輸出端ロ 2輸出到行更新置換模塊13的輸出端ロ1，另外的本位信息通過三級(jí)延遲后輸入到行更新置換模塊13的輸出端ロ 2，行更新置換模塊13完成將行信息總和減去本位信息的計(jì)算得到行更新，通過輸出端ロ 3輸出到外部信息存儲(chǔ)模塊3的輸入端ロ 5，完成一次行更新計(jì)算。其中，所述的列更新電路6包括修正因子模塊14、列查找表模塊15、原碼補(bǔ)碼轉(zhuǎn)換模塊16、列累加器模塊17、ニ級(jí)延遲模塊18、列更新置換模塊19 ;外部信息存儲(chǔ)電路3的輸出端ロ 4連接到修正因子模塊14的輸入端ロ I進(jìn)行修正運(yùn)算，修正因子模塊14的輸出端ロ 2連接列查找表模塊15的輸入端ロ 1，列查找表模塊15的輸出端ロ 2進(jìn)行查表運(yùn)算后將其輸入到原碼補(bǔ)碼轉(zhuǎn)換模塊16的輸入端ロ 1，原碼補(bǔ)碼轉(zhuǎn)換模塊16的輸出端ロ 2分別連接列累加器模塊17的輸入端ロ I和ニ級(jí)延遲模塊18的輸入端ロ 1，列累加器模塊17完成將校驗(yàn)矩陣所有的列信息進(jìn)行累加通過輸出端ロ 2輸出到列更新置換模塊19的輸出端ロ 1，另外的本位信息通過ニ級(jí)延遲后輸入到列更新置換模塊19的輸出端ロ 2，列更新置換模塊19完成將列信息總和減去本位信息的計(jì)算得到列更新，通過輸出端ロ 3輸出到外部信息存儲(chǔ)電路3的輸入端ロ 6，完成一次列更新計(jì)算。本發(fā)明相比背景技術(shù)具有如下優(yōu)點(diǎn)I.本實(shí)用新型校驗(yàn)矩陣是由若干個(gè)循環(huán)陣組成的，在進(jìn)行信息存儲(chǔ)的時(shí)候只需要存儲(chǔ)行或者列中的一行或者一列信息，這樣在整個(gè)的運(yùn)算中通過循環(huán)移位的運(yùn)算就可以達(dá)到節(jié)省存儲(chǔ)資源的效果2.本實(shí)用新型中外部信息存儲(chǔ)電路采用的是存儲(chǔ)某行信息，通過循環(huán)移位實(shí)現(xiàn)尋址的，這樣既節(jié)省了資源又實(shí)現(xiàn)了有效地尋址。3.本實(shí)用新型的行更新電路和列更新電路的設(shè)計(jì)通過計(jì)算的均衡將其時(shí)間延遲均衡，達(dá)到時(shí)序穩(wěn)定的效果。4.本實(shí)用新型集成化程度高，因此體積小，重量輕，性能穩(wěn)定可靠，維修方便，設(shè)備機(jī)動(dòng)能力明顯提尚。

圖I是本實(shí)用新型總體的電原理方框圖。 圖2是本實(shí)用新型行更新電路5實(shí)施的電原理圖。圖3是本實(shí)用新型列更新電路6的具體實(shí)現(xiàn)原理圖。
具體實(shí)施方式
參照?qǐng)DI至圖3，本發(fā)明由 A/D變換電路I、信息初始化電路2、外部信息存儲(chǔ)電路3、譯碼判決電路4、列更新電路5、行更新電路6和更新控制電路7和本振8組成。圖I是本發(fā)明的電原理方框圖，實(shí)施例按圖I連接線路。其中外部信息存儲(chǔ)電路的作用是將所有的初始化信息進(jìn)行存儲(chǔ)，并且按照循環(huán)陣的位置對(duì)其移位實(shí)現(xiàn)不同行的信息存儲(chǔ)。行更新和列更新電路交互進(jìn)行，在到一定的迭代次數(shù)之后輸出到譯碼判決電路，在整個(gè)迭代過程中，好消息不斷淹沒壞消息，最終實(shí)現(xiàn)譯碼的正確判決。實(shí)施采用美國(guó)Altera公司生產(chǎn)Stratix II系列FPGA芯片制作。本發(fā)明行更新電路5主要由補(bǔ)碼原碼轉(zhuǎn)換模塊9、行查找表模塊10、行累加器模塊11、三級(jí)延遲模塊12和行更新置換模塊13組成。外部信息存儲(chǔ)電路3的輸出端ロ 3連接補(bǔ)碼原碼轉(zhuǎn)換模塊9的輸入端ロ 1，行查找表模塊10的輸出端ロ 2分別連接行累加器模塊11的輸入端ロ I和三級(jí)延遲模塊12的輸入端ロ 1，行累加器模塊11完成將校驗(yàn)矩陣所有的行信息進(jìn)行累加通過輸出端ロ 2輸出到行更新置換模塊13的輸入端ロ 1，行更新置換模塊13通過輸出端ロ 3將行更新信息輸出到外部信息存儲(chǔ)電路的輸入端ロ 5，完成一次行更新計(jì)算。圖2是本發(fā)明行更新電路5的電原理圖，實(shí)施例按圖2連接線路。本發(fā)明列更新電路6主要修正因子模塊14、由列查找表模塊15、原碼補(bǔ)碼轉(zhuǎn)換模塊16、列累加器模塊17、ニ級(jí)延遲模塊18和列更新置換模塊19組成。外部信息存儲(chǔ)電路3的輸出端ロ 4首先連接到修正因子模塊14的輸入端ロ I進(jìn)行修正運(yùn)算，修正因子模塊14的輸出端ロ 2連接列查找表15的輸入端ロ 1，列查找表模塊15的輸出端ロ 2進(jìn)行查表運(yùn)算后將其輸入到原碼補(bǔ)碼轉(zhuǎn)換模塊16的輸入端ロ 1，原碼補(bǔ)碼轉(zhuǎn)換模塊16的輸出端ロ 2分別連接列累加器模塊17的輸入端ロ I和ニ級(jí)延遲模塊18的輸入端ロ 1，列更新置換模塊19完成列信息更新，通過輸出端ロ 3輸出到外部信息存儲(chǔ)電路3的輸入端ロ 6，完成一次列更新計(jì)算。圖3是本發(fā)明列更新電路6的電原理圖，實(shí)施例按圖3連接線路。本發(fā)明簡(jiǎn)要工作原理如下A/D變換電路轉(zhuǎn)化后的信息首先進(jìn)行的是信息初始化運(yùn)算，將存儲(chǔ)在信息初始化電路中的初始化信息根據(jù)校驗(yàn)矩陣的特性，分別寫到外部信息存儲(chǔ)電路當(dāng)中，由更新控制電路給出對(duì)應(yīng)的寫地址和使能信號(hào)，另外由于信息在下一歩要用于更新，在行和列更新時(shí)每個(gè)周期都對(duì)應(yīng)的不同的地址，所以對(duì)應(yīng)的讀地址和使能信號(hào)也由更新控制電路給出。行更新的信息寫入到外部信息存儲(chǔ)電路之后，下一歩需要進(jìn)行的是列更新，對(duì)于不同的調(diào)制方式和碼字構(gòu)造，行更新和列更新的迭代次數(shù)是不同的，仿真過程中得到最佳得到譯碼固定的迭代次數(shù)，這樣在迭代更新的過程中就不需要進(jìn)行每一次更新后都進(jìn)行判決并驗(yàn)證，本發(fā)明安裝結(jié)構(gòu)如下把圖I至圖3中所有電路器件安裝在ー塊長(zhǎng)、寬為120X 120mm的印制板上，然后將調(diào)制解調(diào)電路以及編碼電路進(jìn)行進(jìn)一歩的調(diào)整組裝，最終安裝插座和電源，組裝成本發(fā)明。
權(quán)利要求1.QC_LDPC高速部分并行信道譯碼器，包括A/D變換電路(I)、信息初始化電路(2)、夕卜部信息存儲(chǔ)電路(3)、譯碼判決電路(4)、更新控制電路(7)和本振(8);其特征在于還包括行更新電路(5)和列更新電路(6)，行更新電路(5)由補(bǔ)碼原碼轉(zhuǎn)換模塊(9)、行查找表模塊(10)、行累加器模塊(11)、三級(jí)延遲模塊(12)和行更新置換模塊(13)組成；列更新電路(6)由修正因子模塊(14)、列查找表模塊(15)、原碼補(bǔ)碼轉(zhuǎn)換模塊(16)、列累加器模塊(17)、二級(jí)延遲模塊(18)和列更新置換模塊(19)組成； 所述的A/D變換電路⑴的輸入端口 I連接外部信息，A/D變換電路⑴輸出端口 2與信息初始化電路⑵的輸入端口 I相連，信息初始化電路⑵的輸出端口 2連接外部信息存儲(chǔ)電路(3)的輸入端口 I ;外部信息存儲(chǔ)電路(3)的輸出端口 3、輸出端口 4、輸入端口 5、輸入端口 6分別同時(shí)連接行更新電路(5)和列更新電路(6);更新控制電路(7)的端口 I、端口 2、端口 3分別輸出控制信號(hào)統(tǒng)一控制行更新電路(5)、外部信息存儲(chǔ)電路(3)、列更新電路⑶; A/D變換電路(I)的輸入端口 I接收來外部信息，將其轉(zhuǎn)化為8比特?cái)?shù)據(jù)輸入到信息初始化電路(2)，信息初始化電路(2)根據(jù)不同的調(diào)制方式進(jìn)行不同的初始化運(yùn)算，并將初始化信息存儲(chǔ)到外部信息存儲(chǔ)電路(3)中；行更新電路(5)將外部信息存儲(chǔ)電路(3)中的存儲(chǔ)信息進(jìn)行更新，并將更新信息通過輸入端口 5輸入到外部信息存儲(chǔ)電路(3);列更新電路(6)將外部信息存儲(chǔ)電路(3)中的存儲(chǔ)信息進(jìn)行更新，并將更新信息輸入到外部信息存儲(chǔ)電路⑶；行更新電路(5)的輸入端口 3接收來自更新控制電路(7)的行更新使能信號(hào)，列更新電路￠)的輸入端口 3接收來自更新控制電路(7)的列更新使能信號(hào)，外部信息存儲(chǔ)電路⑶的輸入端口 3連接更新控制電路(7)的輸出端口 2 ;迭代更新數(shù)次之后，外部信息存儲(chǔ)電路(3)將更新后的最終信息通過輸出端口 2輸出到譯碼判決電路(4)的輸入端1，譯碼判決電路(4)利用軟信息判決法則恢復(fù)出比特信息通過輸出端口 2進(jìn)行譯碼輸出。
2.根據(jù)權(quán)利要求I所述的QC_LDPC高速部分并行信道譯碼器，其特征在于所述的行更新電路(5)包括補(bǔ)碼原碼轉(zhuǎn)換模塊(9)、行查找表模塊(10)、行累加器模塊(11)、三級(jí)延遲模塊(12)、行更新置換模塊(13);外部信息存儲(chǔ)電路(3)的輸出端口 3連接行更新電路(5)中的補(bǔ)碼原碼轉(zhuǎn)換模塊(9)的輸入端口 1，補(bǔ)碼轉(zhuǎn)換成原碼之后通過輸出端口 2輸入到行查找表模塊(10)的輸入端口 I進(jìn)行查表運(yùn)算，行查找表模塊(10)的輸出端口 2分別連接行累加器模塊(11)的輸入端口 I和三級(jí)延遲模塊(12)的輸入端口 1，行累加器模塊(11)完成將校驗(yàn)矩陣所有的行信息進(jìn)行累加通過輸出端口 2輸出到行更新置換模塊(13)的輸出端口 1，另外的本位信息通過三級(jí)延遲后輸入到行更新置換模塊(13)的輸出端口 2，行更新置換模塊(13)完成將行信息總和減去本位信息的計(jì)算得到行更新，通過輸出端口 3輸出到外部信息存儲(chǔ)模塊(3)的輸入端口 5，完成一次行更新計(jì)算。
3.根據(jù)權(quán)利要求I所述的QC_LDPC高速部分并行信道譯碼器，其特征在于所述的列更新電路(6)包括修正因子模塊(14)、列查找表模塊(15)、原碼補(bǔ)碼轉(zhuǎn)換模塊(16)、列累加器模塊(17)、二級(jí)延遲模塊(18)、列更新置換模塊(19);外部信息存儲(chǔ)電路(3)的輸出端口 4連接到修正因子模塊(14)的輸入端口 I進(jìn)行修正運(yùn)算，修正因子模塊(14)的輸出端口 2連接列查找表模塊(15)的輸入端口 1，列查找表模塊(15)的輸出端口 2進(jìn)行查表運(yùn)算后將其輸入到原碼補(bǔ)碼轉(zhuǎn)換模塊(16)的輸入端口 1，原碼補(bǔ)碼轉(zhuǎn)換模塊(16)的輸出端口2分別連接列累加器模塊(17)的輸入端口 I和二級(jí)延遲模塊(18)的輸入端口 1，列累加器模塊(17)完成將校驗(yàn)矩陣所有的列信息進(jìn)行累加通過輸出端口 2輸出到列更新置換模塊(19)的輸出端口 1，另外的本位信息通過二級(jí)延遲后輸入到列更新置換模塊(19)的輸出端口 2，列更新置換模塊(19)完成將列信息總和減去本位信息的計(jì)算得到列更新，通過輸出 端口 3輸出到外部信息存儲(chǔ)電路(3)的輸入端口 6，完成一次列更新計(jì)算。
專利摘要本實(shí)用新型公開了一種QC_LDPC高速部分并行信道譯碼器，它涉及通信領(lǐng)域中譯碼速率高、糾錯(cuò)能力強(qiáng)、占用資源少的高速譯碼器裝置。它由A/D變換電路、信息初始化電路、外部信息存儲(chǔ)電路、行更新電路、列更新電路、更新控制電路、譯碼判決電路和本振等部分組成。譯碼速率和硬件資源消耗是LDPC碼譯碼器ASIC實(shí)現(xiàn)時(shí)需要考慮的兩個(gè)重要因素，兩者是一對(duì)矛盾，較高的譯碼速率往往意味著更大的資源消耗。本實(shí)用新型適用于多種不同的調(diào)制方式，具有根據(jù)調(diào)制方式選擇初始化方式的特點(diǎn)，對(duì)于存儲(chǔ)矩陣信息，采用了循環(huán)移位的方式進(jìn)行控制，實(shí)現(xiàn)了資源的節(jié)約利用，在硬件實(shí)現(xiàn)復(fù)雜度要求低，通信速率要求越來越高的無線通信和深空通信等通信領(lǐng)域得到廣泛的應(yīng)用。
文檔編號(hào)H03M13/11GK202395755SQ201120366040
公開日2012年8月22日 申請(qǐng)日期2011年9月29日 優(yōu)先權(quán)日2011年9月29日
發(fā)明者盧泳兵, 石玉景 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第五十四研究所