專利名稱：一種集成電路的制作方法
技術(shù)領(lǐng)域：
一種集成電路技術(shù)領(lǐng)域[0001]本實(shí)用新型涉及集成電路，并且更特別地，涉及配置用于生成斜坡信號(hào)的集成電路。
背景技術(shù)：
[0002]用于生成斜坡信號(hào)(例如用于軟起動(dòng)電路中)的電路在本領(lǐng)域中是公知的。這些電路可以包括電容器，但在很多情況下電容器具有不容易集成的尺寸。在本領(lǐng)域中需要可以全集成的斜坡發(fā)生器電路。[0003]現(xiàn)有技術(shù)的斜坡發(fā)生器電路通常還限于單一的(固定的)斜坡斜率。在本領(lǐng)域中需要支持可調(diào)斜坡斜率的斜坡發(fā)生器電路。實(shí)用新型內(nèi)容[0004]在一個(gè)實(shí)施例中，一種集成電路包括第一電流發(fā)生器，稱合在第一參考電壓節(jié)點(diǎn)與第一中間節(jié)點(diǎn)之間；第一晶體管源極_漏極，耦合在第一中間節(jié)點(diǎn)與第二中間節(jié)點(diǎn)之間； 第二晶體管源極-漏極，耦合在第一中間節(jié)點(diǎn)與輸出節(jié)點(diǎn)之間；以及緩沖器電路，具有耦合到第二中間節(jié)點(diǎn)的輸入和耦合到輸出節(jié)點(diǎn)的輸出；第一電容，耦合在第二中間節(jié)點(diǎn)與第二參考電壓節(jié)點(diǎn)之間。第一晶體管具有耦合用于接收周期信號(hào)的柵極并且第二晶體管具有耦合用于接收周期信號(hào)的互補(bǔ)信號(hào)的柵極。[0005]在一個(gè)實(shí)施例中，配置用于生成周期信號(hào)的發(fā)生器電路包括邏輯電路，配置用于感測(cè)時(shí)鐘信號(hào)的邊緣并將輸出周期信號(hào)從第一邏輯狀態(tài)改變?yōu)榈诙壿嫚顟B(tài)，并且進(jìn)一步可操作用于對(duì)復(fù)位信號(hào)進(jìn)行響應(yīng)并將輸出周期信號(hào)從第二邏輯狀態(tài)改變回第一邏輯狀態(tài)；以及定時(shí)電路，配置用于生成復(fù)位信號(hào)。[0006]在一個(gè)實(shí)施例中，邏輯電路包括觸發(fā)器電路，觸發(fā)器電路具有配置用于接收時(shí)鐘信號(hào)的時(shí)鐘輸入、配置用于生成周期信號(hào)的輸出以及配置用于接收復(fù)位信號(hào)的復(fù)位輸入。[0007]在一個(gè)實(shí)施例中，電路進(jìn)一步包括除法電路，除法電路具有輸入和輸出，該輸入配置用于接收源時(shí)鐘信號(hào)，該輸出配置用于將時(shí)鐘信號(hào)生成為源時(shí)鐘信號(hào)的除以η的版本，以便施加到時(shí)鐘輸入。[0008]在一個(gè)實(shí)施例中，定時(shí)電路包括第二電流發(fā)生器，耦合在第一參考電壓節(jié)點(diǎn)與第三中間節(jié)點(diǎn)之間；第三晶體管源極_漏極，耦合在第三中間節(jié)點(diǎn)與第二參考電壓節(jié)點(diǎn)之間， 所述第三晶體管具有配置用于接收周期信號(hào)的柵極；第二電容，耦合在第三中間節(jié)點(diǎn)與第二參考電壓節(jié)點(diǎn)之間；以及第一比較器電路，具有耦合到第三中間節(jié)點(diǎn)的第一輸入、配置用于接收第一閾值的第二輸入以及配置用于生成復(fù)位信號(hào)的輸出。[0009]在一個(gè)實(shí)施例中，電路進(jìn)一步包括除法電路，除法電路具有輸入和輸出，該輸入配置用于接收源時(shí)鐘信號(hào)，該輸出配置用于將時(shí)鐘信號(hào)生成為源時(shí)鐘信號(hào)的除以η的版本。[0010]在一個(gè)實(shí)施例中，該電路進(jìn)一步包括第四晶體管源極-漏極，耦合在第二中間節(jié)點(diǎn)與第二參考電壓節(jié)點(diǎn)之間；以及第二比較器電路，具有耦合到輸出節(jié)點(diǎn)的第一輸入、配置用于接收第二閾值的第二輸入以及配置用于生成用于施加到第四晶體管的柵極的信號(hào)的輸出。[0011]在一個(gè)實(shí)施例中，一種集成電路包括第一電容器；第一晶體管；第一電流發(fā)生器，可操作用于通過第一晶體管向第一電容器提供電流，其中第一晶體管由周期信號(hào)的互補(bǔ)信號(hào)進(jìn)行柵極控制；緩沖器，配置用于將存儲(chǔ)在第一電容器上的斜坡電壓緩沖到輸出節(jié)點(diǎn)作為斜坡輸出信號(hào)；第二晶體管，配置用于將輸出節(jié)點(diǎn)耦合到第一電流發(fā)生器，其中第二晶體管由周期信號(hào)進(jìn)行柵極控制；觸發(fā)器，具有配置用于從輸入時(shí)鐘信號(hào)和復(fù)位信號(hào)生成周期信號(hào)的輸出；第二電流源；第二電容器，由第二電流源充電；第三晶體管，配置用于響應(yīng)于周期信號(hào)而使第二電容器放電；以及比較器電路，可操作用于將第二電容器上的電壓與參考量進(jìn)行比較并生成復(fù)位信號(hào)。


[0012]為了更好地理解實(shí)施例，現(xiàn)在將僅通過示例的方式參考附圖，其中[0013]圖I是斜坡發(fā)生器電路的電路圖；[0014]圖2是圖示了圖I的電路的操作的時(shí)序圖；[0015]圖3圖示了用于由圖I的電路所產(chǎn)生的斜坡信號(hào)的輸出波形；[0016]圖4是支持生成鋸齒波形的斜坡發(fā)生器電路的電路圖；[0017]圖5是斜坡發(fā)生器電路的替代性實(shí)施例的電路圖；以及[0018]圖6是圖示了圖5的電路的操作的定時(shí)圖。
具體實(shí)施方式
[0019]現(xiàn)在參考圖I，其是斜坡發(fā)生器電路10的電路圖。電路10包括接收時(shí)鐘信號(hào)Fsw的輸入節(jié)點(diǎn)12?？删幊坛娐?4對(duì)時(shí)鐘信號(hào)Fsw進(jìn)行分割以生成線路16上的分割后的時(shí)鐘信號(hào)CLK?？删幊坛娐?4實(shí)現(xiàn)了除以η的時(shí)鐘分割?？刂齐娐?8供應(yīng)具有除數(shù) η值的可編程除法電路14，其中除數(shù)η值可由控制電路選擇。正如下面將更詳細(xì)地討論的那樣，對(duì)除數(shù)η值的選擇設(shè)置了由電路10輸出的所生成的斜坡信號(hào)的斜率。[0020]電路10進(jìn)一步包括觸發(fā)器電路20。優(yōu)選的實(shí)現(xiàn)將D型觸發(fā)器用于觸發(fā)器電路20。D型觸發(fā)器電路20的數(shù)據(jù)“D”輸入連接到與第一參考電壓(在此情況下是高參考電壓 Vdd)相關(guān)聯(lián)的節(jié)點(diǎn)。D型觸發(fā)器電路20的清零“CLR”輸入接收線路22上的復(fù)位信號(hào)。D 型觸發(fā)器電路20的時(shí)鐘“>”輸入接收線路16上的分割后的時(shí)鐘信號(hào)CLK。D型觸發(fā)器電路20包括標(biāo)記為“Q”和“&”的兩個(gè)輸出。在所示出的電路的配置中，D型觸發(fā)器電路20 的&輸出處的輸出信號(hào)是脈沖地產(chǎn)生與分割后的時(shí)鐘信號(hào)CLK的前緣一致的邏輯低的信號(hào)“chgb”。信號(hào)chgb中的每個(gè)低脈沖的長度由線路22上的復(fù)位信號(hào)確定。當(dāng)復(fù)位信號(hào)轉(zhuǎn)變?yōu)檫壿嫺?響應(yīng)于下面要描述的情況)時(shí)，D型觸發(fā)器電路20被復(fù)位并且&輸出信號(hào) chgb返回到邏輯高。因此，D型觸發(fā)器電路20用作傳感電路，該傳感電路可操作用于感測(cè)分割后的時(shí)鐘信號(hào)CLK的前緣并響應(yīng)于該檢測(cè)而產(chǎn)生脈沖信號(hào)，該脈沖信號(hào)通過收到復(fù)位信號(hào)而終止。D型觸發(fā)器電路20的Q輸出產(chǎn)生與在0輸出處的信號(hào)chgb互補(bǔ)的信號(hào)。Q輸出和Q輸出處的信號(hào)未在電路10中使用。此外，D型觸發(fā)器電路20的“SET”輸入未在電路10中使用。[0021]電路10進(jìn)一步包括第一電流源24，該第一電流源24連接到Vdd參考電壓節(jié)點(diǎn)并配置用于輸出電流Ιο。將電流Io供應(yīng)給節(jié)點(diǎn)26。N溝道MOS晶體管28的漏極端子耦合到節(jié)點(diǎn)26。晶體管28的源極端子連接到與第二參考電壓(在此情況下是低參考電壓，諸如接地)相關(guān)聯(lián)的節(jié)點(diǎn)。晶體管28的柵極耦合用于從D型觸發(fā)器電路20的&輸出接收信號(hào) chgb。第一電容器CO耦合在節(jié)點(diǎn)26與接地參考電壓節(jié)點(diǎn)之間。[0022]電路10還包括電壓比較器電路30。電壓比較器電路30的正輸入端耦合用于接收在節(jié)點(diǎn)26處供應(yīng)的電壓信號(hào)Vsaw。電壓Vsaw相應(yīng)地是跨第一電容器CO的極板而存儲(chǔ)的電壓。電壓比較器電路的負(fù)輸入端耦合用于接收由參考電壓發(fā)生器電路32供應(yīng)的參考電壓信號(hào)Vref (比較閾值)。電壓比較器電路30的輸出耦合到線路22，因此電壓比較器電路生成并輸出復(fù)位信號(hào)，該復(fù)位信號(hào)被施加到D型觸發(fā)器電路20的清零CLR輸入。[0023]第一電流源24、晶體管28、電容器CO、電壓比較器電路30以及參考電壓發(fā)生器電路32—起用作配置用于設(shè)置周期信號(hào)chgb內(nèi)的脈沖的長度(寬度)的定時(shí)電路。對(duì)參考電壓Vref的值、電容器CO的值以及電流Itl的選擇共同影響用于信號(hào)chgb的脈沖寬度的設(shè)置。[0024]電路10進(jìn)一步包括第二電流源34，該第二電流源34連接到Vdd參考電壓節(jié)點(diǎn)并配置用于輸出電流Ii。將電流I1供應(yīng)給節(jié)點(diǎn)36。N溝道MOS晶體管38的漏極端子耦合到節(jié)點(diǎn)36。晶體管38的源極端子連接到節(jié)點(diǎn)40 (在節(jié)點(diǎn)40處，生成輸出(經(jīng)緩沖的)斜坡信號(hào)ss_buf)。晶體管38的柵極端子耦合用于從D型觸發(fā)器電路20的&輸出接收信號(hào) chgb。N溝道MOS晶體管42的漏極端子耦合到節(jié)點(diǎn)36。晶體管38的源極端子連接到節(jié)點(diǎn) 44(在節(jié)點(diǎn)44處，生成未緩沖的斜坡信號(hào)SS)。晶體管42的柵極端子耦合用于接收信號(hào) chg。如圖所不，信號(hào)chg由反相電路46生成,該反相電路46具有I禹合用于從D型觸發(fā)器電路20的&輸出接收信號(hào)chgb的輸入。反相電路46的作用是在chgb信號(hào)與chg信號(hào)的切換時(shí)刻之間引入微小的延遲。如果不需要該延遲，則可以作為替代地從D型觸發(fā)器電路 20的Q輸出獲得信號(hào)chg。可以在chgb信號(hào)與晶體管38和42的柵極之間添加附加的電路，以便用于減小電荷注入和解決時(shí)鐘饋通的目的。節(jié)點(diǎn)44經(jīng)由非反相緩沖器電路48耦合到節(jié)點(diǎn)40，該非反相緩沖器電路48具有耦合到節(jié)點(diǎn)44的輸入和耦合到節(jié)點(diǎn)40的輸出。 第二電容器Cl耦合在節(jié)點(diǎn)44與接地參考電壓節(jié)點(diǎn)之間。[0025]第二電流源34、晶體管38、晶體管42、反相電路46以及電容器Cl 一起用作可響應(yīng)于所接收的周期信號(hào)chgb而操作以產(chǎn)生斜坡電壓信號(hào)的連續(xù)模式充電電路。[0026]現(xiàn)在將參考圖2中示出的時(shí)序圖來描述電路10的操作。接收時(shí)鐘信號(hào)Fsw。可編程除法電路14對(duì)時(shí)鐘信號(hào)Fsw進(jìn)行分割以生成分割后的時(shí)鐘信號(hào)CLK(具有值Fsw/n)。 在圖2中所圖示的示例中，η = 8。當(dāng)由D型觸發(fā)器電路20的&輸出生成的chgb信號(hào)為邏輯高時(shí)，晶體管28被接通并且這將第一電容器旁路到接地。節(jié)點(diǎn)26處的Vsaw電壓相應(yīng)地被接地。然而，與D型觸發(fā)器電路20對(duì)CLK信號(hào)的上升邊緣(100)的檢測(cè)一致，由D型觸發(fā)器電路20的&輸出生成的chgb信號(hào)變?yōu)獒尫庞删w管28提供的旁路的邏輯低(102)， 并且使得第一電流Itl可以對(duì)電容器CO充電。從恒流源對(duì)電容器CO的該充電產(chǎn)生了 Vsaw 電壓的線性增加(參考標(biāo)號(hào)104)。比較器30將Vsaw電壓與參考電壓Vref進(jìn)行比較。當(dāng)Vsaw電壓達(dá)到參考電壓Vref (比較閾值)時(shí)，比較器30的輸出改變狀態(tài)并且復(fù)位信號(hào)被施加到D型觸發(fā)器電路20的CLR輸入。這使得D型觸發(fā)器電路20的&輸出的狀態(tài)從邏輯低改變到邏輯高(chgb信號(hào)參考標(biāo)號(hào)106)。然后，晶體管28接通并將Vsaw電壓鉗位到接地(參考標(biāo)號(hào)108) ο[0027]因此，將理解前述操作以生成周期信號(hào)chgb，該周期信號(hào)chgb的占空比由第一電流I。、電容器CO的電容以及參考電壓Vref (比較閾值)的值確定。周期信號(hào)chgb的周期由時(shí)鐘信號(hào)Fsw的速率和所選擇的除數(shù)值η確定。[0028]當(dāng)D型觸發(fā)器電路20的&輸出(信號(hào)chgb)的狀態(tài)從邏輯高改變到邏輯低(參考標(biāo)號(hào)102)時(shí)，信號(hào)chg的狀態(tài)由于反相器的操作而從邏輯低改變到邏輯高(參考標(biāo)號(hào) 110)(具有圖2中未示出的微小延遲)。當(dāng)信號(hào)chg變?yōu)楦邥r(shí)，這接通晶體管42并且使得第二電流I1可以對(duì)電容器Cl充電。從恒流源對(duì)電容器Cl的該充電產(chǎn)生了節(jié)點(diǎn)44處的ss 電壓的線性增加(參考標(biāo)號(hào)112)。緩沖器48將ss電壓從節(jié)點(diǎn)44傳遞到節(jié)點(diǎn)40處的ss_ buf輸出。在該時(shí)間期間，信號(hào)chgb為邏輯低，因此晶體管38被關(guān)斷(其將節(jié)點(diǎn)40從第二電流源斷開)。當(dāng)D型觸發(fā)器電路20的&輸出(信號(hào)chgb)的狀態(tài)隨后從邏輯低改變到邏輯高(參考標(biāo)號(hào)106)時(shí)，信號(hào)chg的狀態(tài)從邏輯高改變到邏輯低(參考標(biāo)號(hào)114)。此時(shí)，晶體管42關(guān)斷(從而將節(jié)點(diǎn)44和第二電容器Cl從第二電流源斷開)，并且晶體管38 接通(從而將節(jié)點(diǎn)40連接到第二電流源)。由晶體管38形成的連接將SS(SS_buf)電壓施加到節(jié)點(diǎn)36。這使得第二電流源可以在“連續(xù)模式”下操作并可以減小節(jié)點(diǎn)44處的由于晶體管切換操作而引起的尖峰和噪聲。[0029]然后，重復(fù)前述過程，因?yàn)樾盘?hào)chgb和chg是周期性的。重要的并且與針對(duì)第一電容器CO的操作不同的是，在每個(gè)循環(huán)之后沒有使第二電容器C I放電的操作。相反，節(jié)點(diǎn) 44處的ss電壓將基本上被電容器Cl維持(參考標(biāo)號(hào)116)(當(dāng)信號(hào)chgb為邏輯高并且信號(hào)chg為邏輯低時(shí))。隨著過程的每次重復(fù)，由于信號(hào)chgb和chg的循環(huán)，晶體管42被接通以使得第二電流源可以將附加的電流提供給節(jié)點(diǎn)44，以便存儲(chǔ)在電容器Cl中并從而增加(參考標(biāo)號(hào)112)節(jié)點(diǎn)44處的ss電壓。利用信號(hào)ss在節(jié)點(diǎn)42處產(chǎn)生階梯狀增加的電壓，并且利用信號(hào)ss_buf在電路10的輸出處產(chǎn)生階梯狀增加的電壓。該作用基本上在于從電路中產(chǎn)生高度線性增加的電壓斜坡信號(hào)(一般地由虛線118表示)。輸出信號(hào)ss_buf 將繼續(xù)增加，直到達(dá)到用于該電路的電源電壓Vdd為止?？梢詫dd電壓的值改變?yōu)榫哂序?qū)動(dòng)器能力的任何參考電壓值。[0030]通過匹配第一電流源和第二電流源，并且進(jìn)一步通過匹配第一電容器和第二電容器，可以保證電路在操作中在用于周期信號(hào)chgb的每個(gè)循環(huán)中將產(chǎn)生ss_buf輸出電壓的基本上恒定的增加。因此，電路10將不受工藝角的影響。[0031]當(dāng)比較器30中的延遲最小化時(shí)，電路10的操作是最佳的。[0032]作為示例性實(shí)現(xiàn)，已經(jīng)利用等于20 μ A的第一電流Itl、等于O. 5 μ A的第二電流I1' 等于2pF的CO以及等于40pF的Cl來對(duì)電路10進(jìn)行了測(cè)試。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)認(rèn)識(shí)到，示例性電容值使得可以將電容器與另一個(gè)電路集成，因此避免了對(duì)外部電容器連接的需要。這一示例性配置中的電路進(jìn)行周期信號(hào)chgb的800次循環(huán)來使ss_buf信號(hào)斜升以達(dá)到其最終電壓。[0033]另外，電路10相對(duì)來說不受操作溫度改變的影響。圖3示出了在三個(gè)不同溫度 (-40,25和150度)生成輸出信號(hào)ss_buf時(shí)電路10的基本上一樣的性能?？鐪囟确秶男鄙龝r(shí)間的偏差大約為255 μ sec。[0034]應(yīng)當(dāng)注意，改變時(shí)鐘除數(shù)η會(huì)產(chǎn)生斜坡斜率的對(duì)應(yīng)改變。通過控制電路18所選擇的η的值越小，斜坡斜率值越大。[0035]電路10的優(yōu)選用途是作為用于軟起動(dòng)電路功能性中的一次斜坡發(fā)生器電路，其中輸出ss_buf信號(hào)是用于在啟動(dòng)時(shí)必須斜升的下游電路的電源電壓。然而，應(yīng)當(dāng)認(rèn)識(shí)到， 電路10可以具有其他用途。[0036]此外，雖然在圖I中圖示為生成一次斜坡信號(hào)，但本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，該電路可以用作鋸齒波形發(fā)生器。參考圖4。在這種實(shí)現(xiàn)中，可以跨第二電容器Cl添加旁路晶體管50，并且該旁路晶體管50被比較器52功能性(類似于用比較器30示出的那樣)驅(qū)使以在每次ss_buf信號(hào)斜坡電壓達(dá)到由電壓參考54(比較閾值)設(shè)置的特定閾值時(shí)使由電容器Cl所存儲(chǔ)的電壓放電。此外，在該鋸齒波形發(fā)生器實(shí)現(xiàn)中，可以使用控制電路來通過改變除數(shù)η值而調(diào)節(jié)第二電容器處存儲(chǔ)的增加的電壓的斜率。[0037]雖然以上針對(duì)生成上升斜坡信號(hào)而進(jìn)行了描述，但本實(shí)用新型并不因此受限，并且在此描述的概念和實(shí)現(xiàn)可·以作為替代地用于生成下降的斜坡信號(hào)。作為對(duì)使為了生成上升斜坡而提供的電容器充電的替代，這種配置將取而代之地操作用于使電容器放電。換言之，該電路將操作用于生成固定脈沖信號(hào)以使電容器放電。這種配置在圖5中示出，其中類似的參考標(biāo)號(hào)指代相同或類似的部分。至于差異，圖5的電路包括操作用作耦合在中間節(jié)點(diǎn)136與更低的電壓參考(接地)之間的電流吸收器的電流源134?？梢酝ㄟ^如圖所示的電流鏡像布置來實(shí)現(xiàn)電流源134。晶體管142源極-漏極耦合在中間節(jié)點(diǎn)136與節(jié)點(diǎn)44(在節(jié)點(diǎn)44處，生成未緩沖的斜坡信號(hào)ss)之間。晶體管142的柵極端子耦合用于從D型觸發(fā)器電路20的&輸出接收信號(hào)chgb。晶體管138源極-漏極耦合在中間節(jié)點(diǎn)136與節(jié)點(diǎn) 140(在節(jié)點(diǎn)140處，生成經(jīng)緩沖的斜坡信號(hào)ss_buf)之間。晶體管138的柵極端子耦合用于從D型觸發(fā)器電路20的β輸出接收信號(hào)chgb。如圖所不,信號(hào)chgb由反相電路46生成，該反相電路46具有耦合用于從D型觸發(fā)器電路20的&輸出接收信號(hào)chg的輸入。晶體管160源極-漏極耦合在節(jié)點(diǎn)144與更高的參考電壓(Vdd)之間。晶體管160的柵極端子耦合用于接收控制信號(hào)“ short ”，該控制信號(hào)“ short ”在對(duì)電容器Cl充電的循環(huán)開始時(shí)接通晶體管160并且在節(jié)點(diǎn)140處產(chǎn)生高輸出。然后，該“short”信號(hào)關(guān)斷晶體管160，并且該電路操作用于在輸出節(jié)點(diǎn)140處產(chǎn)生負(fù)斜坡。[0038]參考圖6中示出的時(shí)序圖，可以更好地理解圖5的電路的操作。一般操作類似于圖I的電路的操作(參考圖2)，只不過周期信號(hào)chgb和chg的作用是控制電容器Cl的臺(tái)階狀放電(而不是如圖I的電路操作中那樣增加)。同樣，圖5中的電路類似于圖I中的電路以連續(xù)模式操作。控制電路18對(duì)η的選擇實(shí)現(xiàn)對(duì)下降斜坡信號(hào)的斜率的控制。[0039]此外，雖然在圖5中圖示為生成一次斜坡信號(hào)，但本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，該電路可以用作鋸齒波形發(fā)生器。在這種實(shí)現(xiàn)中，傳感電路將操作用于感測(cè)輸出信號(hào)下降到閾值以下，并且響應(yīng)于此而激活控制信號(hào)“short”以接通晶體管160并通過將電容器Cl充電回到更高的參考電壓而開始新的循環(huán)。用于這種操作的電路將類似于圖4中示出的比較器和控制反饋電路，只不過比較操作將配置用于感測(cè)輸出信號(hào)下降到閾值以下[0040]應(yīng)當(dāng)理解，實(shí)現(xiàn)為上升斜坡發(fā)生器的電路可以用于降壓和升壓軟起動(dòng)電路中。應(yīng)當(dāng)進(jìn)一步理解，實(shí)現(xiàn)為下降斜坡發(fā)生器的電路可以用于降壓和升壓軟起動(dòng)電路中。[0041]前述描述已經(jīng)通過示例性和非限制性示例的方式提供了對(duì)本實(shí)用新型示例性實(shí)施例的完整和信息豐富的描述。然而，當(dāng)結(jié)合附圖和所附權(quán)利要求書而閱讀時(shí)，考慮到前述描述，各種修改和調(diào)整對(duì)于本領(lǐng)域技術(shù)人員可以變得明顯。然而，對(duì)本實(shí)用新型的闡述的所有這種和類似的修改仍將在所附權(quán)利要求書中所限定的本實(shí)用新型的范圍內(nèi)。
權(quán)利要求1.一種集成電路，其特征在于，所述電路包括第一電流發(fā)生器，耦合在第一參考電壓節(jié)點(diǎn)與第一中間節(jié)點(diǎn)之間；第一晶體管源極-漏極，耦合在所述第一中間節(jié)點(diǎn)與第二中間節(jié)點(diǎn)之間；第二晶體管源極_漏極，耦合在所述第一中間節(jié)點(diǎn)與輸出節(jié)點(diǎn)之間；緩沖器電路，具有耦合到所述第二中間節(jié)點(diǎn)的輸入和耦合到所述輸出節(jié)點(diǎn)的輸出；以及第一電容，耦合在所述第二中間節(jié)點(diǎn)與第二參考電壓節(jié)點(diǎn)之間；其中所述第一晶體管具有耦合用于接收周期信號(hào)的柵極并且所述第二晶體管具有耦合用于接收所述周期信號(hào)的互補(bǔ)·信號(hào)的柵極。
2.根據(jù)權(quán)利要求I的集成電路，其特征在于，所述電路進(jìn)一步包括配置用于生成所述周期信號(hào)的互補(bǔ)信號(hào)的反相電路。
3.根據(jù)權(quán)利要求I的集成電路，其特征在于，所述電路進(jìn)一步包括配置用于生成所述周期信號(hào)的發(fā)生器電路，所述發(fā)生器電路包括邏輯電路，配置用于感測(cè)時(shí)鐘信號(hào)的邊緣并將所述周期信號(hào)從第一邏輯狀態(tài)改變?yōu)榈诙壿嫚顟B(tài)，并且進(jìn)一步可操作用于對(duì)復(fù)位信號(hào)進(jìn)行響應(yīng)并將所述周期信號(hào)從所述第二邏輯狀態(tài)改變回所述第一邏輯狀態(tài)；以及定時(shí)電路，配置用于生成所述復(fù)位信號(hào)。
4.根據(jù)權(quán)利要求3的集成電路，其特征在于，所述邏輯電路包括觸發(fā)器電路，所述觸發(fā)器電路具有配置用于接收所述時(shí)鐘信號(hào)的時(shí)鐘輸入、配置用于生成所述周期信號(hào)的輸出以及配置用于接收所述復(fù)位信號(hào)的復(fù)位輸入。
5.根據(jù)權(quán)利要求4的集成電路，其特征在于，所述電路進(jìn)一步包括除法電路，所述除法電路具有輸入和輸出，該輸入配置用于接收源時(shí)鐘信號(hào)，該輸出配置用于將所述時(shí)鐘信號(hào)生成為所述源時(shí)鐘信號(hào)的除以η的版本，以便施加到所述時(shí)鐘輸入。
6.根據(jù)權(quán)利要求5的集成電路，其特征在于，所述電路進(jìn)一步包括配置用于向所述除法電路供應(yīng)η的值的控制電路。
7.根據(jù)權(quán)利要求4的集成電路，其特征在于，所述觸發(fā)器電路包括D型觸發(fā)器。
8.根據(jù)權(quán)利要求3的集成電路，其特征在于，所述定時(shí)電路包括第二電流發(fā)生器，耦合在所述第一參考電壓節(jié)點(diǎn)與第三中間節(jié)點(diǎn)之間；第三晶體管源極-漏極，耦合在所述第三中間節(jié)點(diǎn)與所述第二參考電壓節(jié)點(diǎn)之間，所述第三晶體管具有配置用于接收所述周期信號(hào)的柵極；第二電容，耦合在所述第三中間節(jié)點(diǎn)與所述第二參考電壓節(jié)點(diǎn)之間；以及第一比較器電路，具有耦合到所述第三中間節(jié)點(diǎn)的第一輸入、配置用于接收第一閾值的第二輸入以及 配置用于生成所述復(fù)位信號(hào)的輸出。
9.根據(jù)權(quán)利要求3的集成電路，其特征在于，所述電路進(jìn)一步包括除法電路，所述除法電路具有輸入和輸出，該輸入配置用于接收源時(shí)鐘信號(hào)，該輸出配置用于將所述時(shí)鐘信號(hào)生成為所述源時(shí)鐘信號(hào)的除以η的版本。
10.根據(jù)權(quán)利要求9的集成電路，其特征在于，所述電路進(jìn)一步包括配置用于向所述除法電路供應(yīng)η的值的控制電路。
11.根據(jù)權(quán)利要求I的集成電路，其特征在于，所述電路進(jìn)一步包括第四晶體管源極-漏極，耦合在所述第二中間節(jié)點(diǎn)與所述第二參考電壓節(jié)點(diǎn)之間；以及第二比較器電路，具有耦合到所述輸出節(jié)點(diǎn)的第一輸入、配置用于接收第二閾值的第二輸入以及配置用于生成用于施加到所述第四晶體管的柵極的信號(hào)的輸出。
12.—種集成電路，其特征在于，所述電路包括邏輯電路，配置用于感測(cè)時(shí)鐘信號(hào)的邊緣并將輸出周期信號(hào)從第一邏輯狀態(tài)改變?yōu)榈诙壿嫚顟B(tài)，并且進(jìn)一步可操作用于對(duì)復(fù)位信號(hào)進(jìn)行響應(yīng)并將所述輸出周期信號(hào)從所述第二邏輯狀態(tài)改變回所述第一邏輯狀態(tài)；以及定時(shí)電路，配置用于生成所述復(fù)位信號(hào)。
13.根據(jù)權(quán)利要求12的集成電路，其特征在于，所述邏輯電路包括觸發(fā)器電路，所述觸發(fā)器電路具有配置用于接收所述時(shí)鐘信號(hào)的時(shí)鐘輸入、配置用于生成所述周期信號(hào)的輸出以及配置用于接收所述復(fù)位信號(hào)的復(fù)位輸入。
14.根據(jù)權(quán)利要求13的集成電路，其特征在于，所述電路進(jìn)一步包括除法電路，所述除法電路具有輸入和輸出，該輸入配置用于接收源時(shí)鐘信號(hào)，該輸出配置用于將所述時(shí)鐘信號(hào)生成為所述源時(shí)鐘信號(hào)的除以η的版本，以便施加到所述時(shí)鐘輸入。
15.根據(jù)權(quán)利要求14的集成電路，其特征在于，所述電路進(jìn)一步包括配置用于向所述除法電路供應(yīng)η的值的控制電路。
16.根據(jù)權(quán)利要求13的集成電路，其特征在于，所述觸發(fā)器電路包括D型觸發(fā)器。
17.根據(jù)權(quán)利要求12的集成電路，其特征在于，所述定時(shí)電路包括第一電流發(fā)生器，耦合在第一參考電壓節(jié)點(diǎn)與第一中間節(jié)點(diǎn)之間；第一晶體管源極-漏極，耦合在所述第一中間節(jié)點(diǎn)與第二參考電壓節(jié)點(diǎn)之間，所述第一晶體管具有配置用于接收所述周期信號(hào)的柵極；第一電容，耦合在所述第一中間節(jié)點(diǎn)與所述第二參考電壓節(jié)點(diǎn)之間；以及第一比較器電路，具有耦合到所述第一中間節(jié)點(diǎn)的第一輸入、配置用于接收第一閾值的第二輸入以及配置用于生成所述復(fù)位信號(hào)的輸出。
18.根據(jù)權(quán)利要求17的集成電路，其特征在于，所述電路進(jìn)一步包括第二電流發(fā)生器，耦合在所述第一參考電壓節(jié)點(diǎn)與第二中間節(jié)點(diǎn)之間；第二晶體管源極-漏極，耦合在所述第二中間節(jié)點(diǎn)與第三中間節(jié)點(diǎn)之間；第三晶體管源極_漏極，耦合在所述第二中間節(jié)點(diǎn)與輸出節(jié)點(diǎn)之間；緩沖器電路，具有耦合到所述第三中間節(jié)點(diǎn)的輸入和耦合到所述輸出節(jié)點(diǎn)的輸出； 第二電容，耦合在所述第三中間節(jié)點(diǎn)與所述第二參考電壓節(jié)點(diǎn)之間；其中所述第二晶體管具有耦合用于接收所述周期信號(hào)的柵極并且所述第三晶體管具有耦合用于接收所述周期信號(hào)的互補(bǔ)信號(hào)的柵極。
19.根據(jù)權(quán)利要求18的集成電路，其特征在于，所述電路進(jìn)一步包括配置用于生成所述周期信號(hào)的互補(bǔ)信號(hào)的反相電路。
20.根據(jù)權(quán)利要求18的集成電路，其特征在于，所述電路進(jìn)一步包括第四晶體管源極-漏極，耦合在所述第二中間節(jié)點(diǎn)與所述第二參考電壓節(jié)點(diǎn)之間；以及第二比較器電路，具有耦合到所述輸出節(jié)點(diǎn)的第一輸入、配置用于接收第二閾值的第二輸入以及配置用于生成用于施加到所述第四晶體管的柵極的信號(hào)的輸出。
21.根據(jù)權(quán)利要求12的集成電路，其特征在于，所述電路進(jìn)一步包括除法電路，所述除法電路具有輸入和輸出，該輸入配置用于接收源時(shí)鐘信號(hào)，該輸出配置用于將所述時(shí)鐘信號(hào)生成為所述源時(shí)鐘信號(hào)的除以η的版本。
22.根據(jù)權(quán)利要求21的集成電路，其特征在于，所述電路進(jìn)一步包括配置用于向所述除法電路供應(yīng)η的值的控制電路。
23.一種集成電路，其特征在于，所述電路包括第一電容器；第一晶體管； 第一電流發(fā)生器，可操作用于通過所述第一晶體管向所述第一電容器提供電流，其中所述第一晶體管由周期信號(hào)的互補(bǔ)信號(hào)進(jìn)行柵極控制；緩沖器，配置用于將存儲(chǔ)在所述第一電容器上的斜坡電壓緩沖到輸出節(jié)點(diǎn)作為斜坡輸出信號(hào)；第二晶體管，配置用于將所述輸出節(jié)點(diǎn)耦合到所述第一電流發(fā)生器，其中所述第二晶體管由所述周期信號(hào)進(jìn)行柵極控制；觸發(fā)器，具有配置用于從輸入時(shí)鐘信號(hào)和復(fù)位信號(hào)生成所述周期信號(hào)的輸出；第二電流源；第二電容器，由所述第二電流源充電；第三晶體管，配置用于響應(yīng)于所述周期信號(hào)而使所述第二電容器放電；以及比較器電路，可操作用于將所述第二電容器上的電壓與參考量進(jìn)行比較并生成所述復(fù)位信號(hào)。
24.根據(jù)權(quán)利要求23的集成電路，其特征在于，所述電路進(jìn)一步包括除法電路，所述除法電路具有輸入和輸出，該輸入配置用于接收源時(shí)鐘信號(hào)，該輸出配置用于將所述輸入時(shí)鐘信號(hào)生成為所述源時(shí)鐘信號(hào)的除以η的版本。
25.根據(jù)權(quán)利要求24的集成電路，其特征在于，所述電路進(jìn)一步包括配置用于向所述除法電路供應(yīng)η的值的控制電路。
專利摘要本實(shí)用新型涉及用于生成斜坡信號(hào)的全集成電路。一種集成電路，包括第一電流發(fā)生器，耦合在第一參考電壓節(jié)點(diǎn)與第一中間節(jié)點(diǎn)之間；第一晶體管源極-漏極，耦合在第一中間節(jié)點(diǎn)與第二中間節(jié)點(diǎn)之間；第二晶體管源極-漏極，耦合在第一中間節(jié)點(diǎn)與輸出節(jié)點(diǎn)之間；以及緩沖器電路，具有耦合到第二中間節(jié)點(diǎn)的輸入和耦合到輸出節(jié)點(diǎn)的輸出；第一電容，耦合在第二中間節(jié)點(diǎn)與第二參考電壓節(jié)點(diǎn)之間。第一晶體管具有耦合用于接收周期信號(hào)的柵極并且第二晶體管具有耦合用于接收周期信號(hào)的互補(bǔ)信號(hào)的柵極。
文檔編號(hào)H03K3/02GK202750056SQ201120578228
公開日2013年2月20日 申請(qǐng)日期2011年12月31日 優(yōu)先權(quán)日2011年12月31日
發(fā)明者黃濤濤, 王蒙 申請(qǐng)人:意法半導(dǎo)體研發(fā)(深圳)有限公司