專利名稱：脈沖信號輸出電路和移位寄存器的制作方法
技術(shù)領(lǐng)域：
本公開的發(fā)明涉及脈沖信號輸出電路和移位寄存器。
背景技術(shù)：
形成于諸如玻璃襯底之類的平板之上并且典型地用于液晶顯示裝置的晶體管通常包括諸如非晶硅或多晶硅之類的半導體材料。雖然包括非晶硅的晶體管具有低的場效應遷移率，但是它們能夠形成于較大的玻璃襯底之上。相反，盡管包括多晶硅的晶體管具有高的場效應遷移率，但是它們需要諸如激光退火之類的結(jié)晶過程，并且不一定適合于較大的玻璃襯底。另一方面，包括氧化物半導體作為半導體材料的晶體管引起了關(guān)注。例如，專利文獻I和2公開了一種技術(shù)，通過該技術(shù)，利用氧化鋅或In-Ga-Zn-O類氧化物半導體作為半 導體材料來形成晶體管，并且其用作圖像顯示裝置的開關(guān)元件。在溝道區(qū)包括氧化物半導體的晶體管具有比包括非晶硅的晶體管更高的場效應遷移率。另外，氧化物半導體膜能夠以300°C或更低的溫度通過濺射等來形成，并且其制造過程比包括多晶硅的晶體管更簡單。包括氧化物半導體的這樣的晶體管被期望用作包括在諸如液晶顯示器、電致發(fā)光顯示器以及電子紙之類的顯示裝置的像素部分和驅(qū)動器電路中的開關(guān)元件。例如，非專利文獻I公開了一種技術(shù)，通過該技術(shù)，顯示裝置的像素部分和驅(qū)動器電路包括包含氧化物半導體的晶體管。注意，包括氧化物半導體的晶體管全部是n溝道晶體管。因此，在驅(qū)動器電路包括包含氧化物半導體的晶體管的情況下，驅(qū)動器電路僅僅包括n溝道晶體管。[專利文獻]
專利文獻I :日本專利申請公開No. 2007-123861 專利文獻2 :日本專利申請公開No. 2007-096055 [非專利文獻]
專矛 1J文獻 I T. Osada et al. ,“Development of Driver-Intergrated Panel usingAmorphous In-Ga-Zn-Oxide TFT(使用非晶In-Ga-Zn-O類TFT的驅(qū)動器集成面板的開發(fā)”，Proc. SID^ 09 Digest, 2009，pp. 184-187。

發(fā)明內(nèi)容
例如，用于顯示裝置等中的驅(qū)動器電路包括具有脈沖信號輸出電路的移位寄存器。在移位寄存器包括具有相同導電型的晶體管的情況下，例如，移位寄存器可能存在不穩(wěn)定運行的問題。鑒于以上問題，本發(fā)明的一個實施例的目的在于提供能夠穩(wěn)定操作的脈沖信號輸出電路和包括脈沖信號輸出電路的移位寄存器。本發(fā)明的一個實施例為包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管以及第十晶體管的脈沖信號輸出電路。第一晶體管的第一端子、第二晶體管的第一端子以及第一輸出端子互相電連接。第三晶體管的第一端子、第四晶體管的第一端子以及第二輸出端子互相電連接。第五晶體管的第一端子、第六晶體管的第一端子以及第七晶體管的第一端子互相電連接。第一晶體管的柵極端子、第三晶體管的柵極端子以及第七晶體管的第二端子互相電連接。第二晶體管的柵極端子、第四晶體管的柵極端子、第六晶體管的柵極端子、第八晶體管的第一端子以及第九晶體管的第一端子互相電連接。第八晶體管的第二端子和第十晶體管的第一端子互相電連接。第一晶體管的溝道寬度r與溝道長度z的比率r/z和第三晶體管的溝道寬度r與溝道長度z的比率r/z各大于第六晶體管的溝道寬度r與溝道長度z的比率r/z。第五晶體管的溝道寬度r與溝道長度z的比率r/z大于第六晶體管的溝道寬度r與溝道長度z的比率r/z。第五晶體管的溝道寬度r與溝道長度z的比率r/z等于第七晶體管的溝道寬度r與溝道長度z的比率r/z。第三晶體管的溝道寬度r與溝道長度z的比率r/z大于第四晶體管的溝道寬度w與溝道長度L的比率W/L。在以上脈沖信號輸出電路中，在一些情況下，第一時鐘信號輸入至第一晶體管的 第二端子和第三晶體管的第二端子；第二時鐘信號輸入至第八晶體管的柵極端子；第三時鐘信號輸入至第十晶體管的柵極端子；第一電位供應至第二晶體管的第二端子、第四晶體管的第二端子、第六晶體管的第二端子以及第九晶體管的第二端子；高于第一電位的第二電位供應至第五晶體管的第二端子、第七晶體管的柵極端子以及第十晶體管的第二端子；第一脈沖信號輸入至第五晶體管的柵極端子和第九晶體管的柵極端子；并且第二脈沖信號從第一輸出端子或第二輸出端子輸出。另外，在一些情況下，設置電連接至第二晶體管的柵極端子、第四晶體管柵極端子、第六晶體管的柵極端子、第八晶體管的第一端子以及第九晶體管的第一端子的電容器。在以上脈沖信號輸出電路中，在一些情況下，設置第十一晶體管；第十一晶體管的第一端子電連接至第二晶體管的柵極端子、第四晶體管的柵極端子、第六晶體管的柵極端子、第八晶體管的第一端子以及第九晶體管的第一端子；第十一晶體管的第二端子電連接至第八晶體管的第二端子、第九晶體管的第一端子以及電容器；并且第八晶體管的溝道寬度r和第十晶體管的溝道寬度r各小于第十一晶體管的溝道寬度W。在以上脈沖信號輸出電路中，在一些情況下，第二電位供應至第十一晶體管的第二端子；并且第三脈沖信號輸入至第十一晶體管的柵極端子。移位寄存器能夠包括多個以上脈沖信號輸出電路。特別地，在一些情況下，級移位寄存器包括各未設置有第十一晶體管的兩個脈沖信號輸出電路，以及各設置有第十一晶體管的/7 in 自然數(shù))個脈沖信號輸出電路；并且未設置有第十一晶體管的脈沖信號輸出電路中的第八晶體管的溝道寬度r的每一個大于設置有第十一晶體管的脈沖信號輸出電路中的第八晶體管的溝道寬度r的每一個，或在未設置有第十一晶體管的脈沖信號輸出電路中的第十晶體管的溝道寬度r的每一個大于設置有第十一晶體管的脈沖信號輸出電路中的第十晶體管的溝道寬度r的每一個。氧化物半導體優(yōu)選地用于包括在脈沖信號輸出電路或移位寄存器中的任意晶體管。移位寄存器能夠包括多個脈沖信號輸出電路。注意，在以上脈沖信號輸出電路中，晶體管在一些情況下包括氧化物半導體；然而，本公開的發(fā)明不限于此。例如，可使用具有與氧化物半導體的斷態(tài)電流特性等效的斷態(tài)電流特性的材料，諸如碳化硅(特別地，例如，能隙A大于3eV的半導體材料)之類的寬能隙材料。注意，在本說明書等中，諸如“之上”或“之下”的術(shù)語不一定表示組件放置成“直接”在另一個組件“之上”或“之下”。例如，“柵極絕緣層之上的柵電極”的表達并不排除有另一組件放置在柵極絕緣層與柵電極之間的情況。此外，在本說明書等中，諸如“電極”或“布線”的術(shù)語并不限制組件的功能。例如，“電極”能夠用作“布線”的一部分，并且“布線”能 夠用作“電極”的一部分。例如，諸如“電極”和“布線”的術(shù)語也能夠表示多個“電極”和“布線”的組合。例如，在使用相反極性的晶體管或在電路操作中改變電流的方向時，“源極”和“漏極”的功能可互換。因此，在本說明書中，術(shù)語“源極”和“漏極”能互換。注意，在本說明書等中，術(shù)語“電連接”包括這樣的情況，其中組件通過具有任意電功能的物體來互相連接。這里，只要電信號能在通過該物體互相連接的組件之間傳送和接收，則對“具有任意電功能的物體”沒有具體的限制?！熬哂腥我怆姽δ艿奈矬w”的示例除電極和布線外，還有諸如晶體管之類的開關(guān)元件、電阻器、電感器、電容器以及具有各種功能的元件。能夠提供能穩(wěn)定地操作的脈沖信號輸出電路以及包括脈沖信號輸出電路的移位
寄存器。


圖IA至圖IC不出脈沖信號輸出電路和移位寄存器的配置不例；
圖2為移位寄存器的時序 圖3A至圖3C示出脈沖信號輸出電路的操作；
圖4A至圖4C示出脈沖信號輸出電路的操作；
圖5A至圖5C示出脈沖信號輸出電路和移位寄存器的配置示例；
圖6為移位寄存器的時序 圖7A至圖7C示出脈沖信號輸出電路的操作；
圖8A和8B示出脈沖信號輸出電路的操作；
圖9A至圖9C示出脈沖信號輸出電路和移位寄存器的配置示例；
圖IOA至圖IOD各示出晶體管的結(jié)構(gòu)示例；
圖IlA至圖IlE示出用于制造晶體管的方法的示例；
圖12A至圖12C各示出半導體器件一種模式；
圖13A至圖13F各示出電子裝置；
圖14為移位寄存器的時序圖。
具體實施例方式下面將參照附圖來描述本發(fā)明的實施例的示例。注意，本發(fā)明不限于下列描述。對本領(lǐng)域技術(shù)人員顯而易見的是，能通過各種方式改變本發(fā)明的模式和細節(jié)，而不背離本發(fā)明的精神和范圍。因此，本發(fā)明不應理解為局限于實施例的下列描述。
注意，為了易于理解，在一些情況下，附圖等中所示的各組件的位置、尺寸、范圍等并不精確地表示。因此，本公開的發(fā)明并不一定局限于在附圖等中公開的位置、尺寸、范圍
坐寸o注意，在本說明書中等，為了避免組件之間的混淆，使用諸如“第一”、“第二”以及“第三”的序數(shù)，而不限制數(shù)量。[實施例I]
在本實施例中，將參照圖IA至圖1C、圖2、圖3A至圖3C以及圖4A至4C來描述脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器的配置示例。<電路配置> 首先，將參照圖IA至圖IC來描述脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器的配置示例。在本實施例中描述的移位寄存器包括第一至第/7脈沖信號輸出電路10」至10』in為大于或等于2的自然數(shù))和傳送時鐘信號的第一至第四信號線11至14 (參見圖1A)。第一時鐘信號CLKl供應至第一信號線11。第二時鐘信號CLK2供應至第二信號線12。第三時鐘信號CLK3供應至第三信號線13。第四時鐘信號CLK4供應至第四信號線14。時鐘信號是這樣一種信號其以固定間隔在H電平信號(高電位)和L電平信號(低電位)之間交替。這里，第一至第四時鐘信號CLKl至CLK4被順序地延遲1/4周期。在本實施例中，通過利用時鐘信號，來執(zhí)行脈沖信號輸出電路的控制等。第一至第/7脈沖信號輸出電路KL1至10』的每一個包括第一輸入端子21、第二輸入端子22、第三輸入端子23、第四輸入端子24、第五輸入端子25、第一輸出端子26以及第二輸出端子27 (參見圖1B)。第一輸入端子21、第二輸入端子22以及第三輸入端子23電連接至第一至第四信號線11至14的任一個。例如，在第一脈沖信號輸出電路10」中的第一輸入端子21電連接至第一信號線11、在第一脈沖信號輸出電路10」中的第二輸入端子22電連接至第二信號線12以及在第一脈沖信號輸出電路中的第三輸入端子23電連接至第三信號線13。此外，在第二脈沖信號輸出電路10_2中的第一輸入端子21電連接至第二信號線12、在第二脈沖信號輸出電路10_2中的第二輸入端子22電連接至第三信號線13以及在第二脈沖信號輸出電路10_2中的第三輸入端子23電連接至第四信號線14。注意，這里，描述了第二至第四信號線12至14連接至第/7脈沖信號輸出電路10』的情況。然而，連接至第脈沖信號輸出電路10』的信號線根據(jù)的值而變化。因此，要注意的是，本文描述的配置僅僅為示例。在本實施例中描述的移位寄存器的第5 脈沖信號輸出電路Os為大于或等于2的自然數(shù))中，在第 脈沖信號輸出電路中的第四輸入端子24電連接至第Os-I)脈沖信號輸出電路中的第一輸出端子26。在第脈沖信號輸出電路中的第五輸入端子25電連接至第( +2)脈沖信號輸出電路中的第一輸出端子26。在第脈沖信號輸出電路中的第一輸入端子26電連接至第0 +1)脈沖信號輸出電路中的第四輸入端子24。在第《脈沖信號輸出電路中的第二輸出端子27輸出信號至OUT Os)。例如，在第三脈沖信號輸出電路10_3中的第四輸入端子24電連接至第二脈沖信號輸出電路10_2中的第一輸出端子26。在第三脈沖信號輸出電路10_3中的第五輸入端子25電連接至第五脈沖信號輸出電路10_5中的第一輸出端子26。在第三脈沖信號輸出電路10_3中的第一輸入端子26電連接至第四脈沖信號輸出電路10_4中的第四輸入端子24和第一脈沖信號輸出電路KL1中的第五輸入端子25。此外,第一起動脈沖(SPl)從第五布線15輸入至第一脈沖信號輸出電路10」中的第四輸入端子24。從前一級輸出的脈沖輸入至第々脈沖信號輸出電路10」(左為大于或等于2且小于或等于/7的自然數(shù))中的第四輸入端子24。第二起動脈沖(SP2)輸入至第(/7-1)脈沖信號輸出電路IOjrf中的第五輸入端子25。第三起動脈沖(SP3)輸入至第/ 脈沖信號輸出電路10』中的第五輸入端子25。第二起動脈沖(SP2)和第三起動脈沖(SP3)可從外部輸入或在電路內(nèi)部生成。隨后，將描述第一至第/7脈沖信號輸出電路10」至10』的具體的配置。第一至第/7脈沖信號輸出電路10」至10 的每一個包括包含第一至第四晶體管101至104的脈沖信號生成電路200、包含第五至第七晶體管105至107的第一輸入信號生 成電路201以及包含第八至第十一晶體管108至111的第二輸入信號生成電路202 (參見圖1C)。另外，除了第一至第五輸入端子21至25之外，信號從第一電源線31和第二電源線32供應至第一至第^ 晶體管101至111。脈沖信號生成電路的配置的具體示例如下。第一晶體管101的第一端子(在下文中，“第一端子”表示源極端子和漏極端子之一)、第二晶體管102的第一端子以及第一輸出端子26互相電連接。相似地，第三晶體管103的第一端子、第四晶體管104的第一端子以及第二輸出端子27互相電連接。第一晶體管101的柵極端子、第三晶體管103的柵極端子以及第一輸入信號生成電路的輸出端子互相電連接。第二晶體管102的柵極端子、第四晶體管104的柵極端子以及第二輸入信號生成電路的輸出端子互相電連接。第一晶體管101的第二端子(在下文中，“第二端子”表示源極端子和漏極端子的另一個)和第三晶體管的第二端子互相電連接，并且第一時鐘信號CLKl輸入至它們互相連接處的結(jié)點。第一晶體管101的第二端子和第三晶體管的第二端子作為脈沖信號輸出電路的第一輸入端子21而起作用。第二晶體管102的第二端子通過第一電源線31提供有第一電位(例如，低電位Kss)。第四晶體管104的第二端子通過第一電源線31提供有第一電位。第一輸入信號生成電路的配置的具體示例如下。第五晶體管105的第一端子、第六晶體管106的第一端子以及第七晶體管107的第一端子互相電連接。另外，第七晶體管107的第二端子作為第一輸入信號生成電路的輸出端子而起作用。第五晶體管105的柵極端子作為第一輸入信號生成電路的第一輸入端子并且也作為脈沖信號輸出電路的第四輸入端子24而起作用。第二電位通過第二電源線32供應至第五晶體管105的第二端子。第一電位通過第一電源線31供應至第六晶體管的第二端子106。來自前一級的脈沖信號(在第一脈沖信號輸出電路中，脈沖信號為起動脈沖信號)輸入至第五晶體管105的柵極端子。第二輸入信號生成電路的輸出信號輸入至第六晶體管106的柵極端子。第六晶體管106的柵極端子作為第一輸入信號生成電路的第二輸入端子而起作用。第二電位通過第二電源線32供應至第七晶體管107的柵極端子。雖然在本實施例中設置了第七晶體管107，但是可采用沒有第七晶體管107的配置。利用第七晶體管107，能夠抑制第五晶體管105的第一端子的電位的增加，該增加可能由自舉操作而引起。換言之，能夠防止對在第五晶體管105的柵極和源極(或在柵極和漏極)之間的區(qū)域施加高壓；因此，能夠抑制第五晶體管105的劣化。第二輸入信號生成電路的配置的具體示例如下。第十晶體管110的第二端子和第八晶體管108的第一端子互相電連接。第八晶體管的第二端子、第十一晶體管的第二端子以及第九晶體管的第一端子互相電連接，并且作為第二輸入信號生成電路的輸出端子而起作用。第二電位通過第二電源線32供應至第十一晶體管111的第一端子和第十晶體管110的第一端子。第一電位通過第一電源線31供應至第九晶體管109的第二端子。來自下一級之后一級的脈沖信號輸入至第十一晶體管111的柵極端子。第十一晶體管111的柵極端子作為第二輸入信號生成電路的第一輸入端子并且也作為脈沖信號輸出電路的第五輸入端子25而起作用。第二時鐘信號CLK2輸入至第八晶體管108的柵極端子。第八晶體管108的柵極端子作為第二輸入信號生成電路的第二輸入端子并且也作為脈沖信號輸出電路 的第二輸入端子22而起作用。來自前一級(在第一脈沖信號輸出電路中，脈沖信號為起動脈沖信號)的脈沖信號輸入至第九晶體管109的柵極端子。第九晶體管109的柵極端子作為第二輸入信號生成電路的第三輸入端子并且也作為脈沖信號輸出電路的第四輸入端子24而起作用。第三時鐘信號CLK3輸入至第十晶體管110的柵極端子。第十晶體管110的柵極端子作為第二輸入信號生成電路的第四輸入端子并且也作為脈沖信號輸出電路的第三輸入端子23而起作用。注意，脈沖信號輸出電路的部件(例如，脈沖信號生成電路、第一輸入信號生成電路以及第二輸入信號生成電路的配置示例)僅僅是示例，并且這里沒有限制本公開的發(fā)明。在本實施例的下列描述中，在圖IC中的脈沖信號輸出電路中第一晶體管101的柵極端子、第三晶體管103的柵極端子以及第一輸入信號生成電路的輸出端子互相連接處的結(jié)點稱為結(jié)點A。此外，第二晶體管102的柵極端子、第四晶體管104的柵極端子以及第二輸入信號生成電路的輸出端子互相連接處的結(jié)點稱為結(jié)點B。用于有利地執(zhí)行自舉操作的電容器可設置在結(jié)點A和第一輸出端子26之間。而 且，為了保持結(jié)點B的電位，可設置電連接至結(jié)點B的電容器。在圖IC中，第一晶體管101的溝道寬度r與溝道長度L的比率r/z和第三晶體管103的溝道寬度r與溝道長度L的比率W/L各優(yōu)選地大于第六晶體管106的溝道寬度r與溝道長度L的比率r/z。在圖IC中，第五晶體管105的溝道寬度r與溝道長度L的比率r/z優(yōu)選地大于第六晶體管106的溝道寬度W與溝道長度Z的比率W/L。第五晶體管105的溝道寬度r與溝道長度Z的比率r/z優(yōu)選地等于第七晶體管107的溝道寬度r與溝道長度z的比率r/z。備選地，第五晶體管105的溝道寬度r與溝道長度z的比率r/z優(yōu)選地大于第七晶體管107的溝道寬度W與溝道長度L的比率修。在圖IC中，第三晶體管103的溝道寬度r與溝道長度z的比率r/z優(yōu)選地大于第四晶體管104的溝道寬度r與溝道長度z的比率r/z。在圖ic中，第八晶體管108的溝道寬度r和第十晶體管Iio的溝道寬度r各優(yōu)選地小于第i^一晶體管ill的溝道寬度
氧化物半導體優(yōu)選地用于第一至第i^一晶體管101至111。借助于氧化物半導體，晶體管的斷態(tài)電流能夠減小。另外，與在使用非晶硅等的情況下相比，通態(tài)電流和場效應遷移率能夠增加。而且，能夠抑制晶體管的劣化。因此，消耗低功率的電子電路能夠以高速操作，并且實現(xiàn)具有更高精確度的操作。注意，因為在下面實施例中詳細地描述了包括氧化物半導體的晶體管，所以這里省略對它的描述。< 操作 >
隨后，參照圖2、圖3A至圖3C、圖4A至圖4C以及圖14描述了圖IA至圖IC中的移位寄存器的操作。特別地，參照圖3A至圖3C以及圖4A至圖4C描述了在圖2的時序圖中的第一至第六期間51至56的每一個中的操作。在時序圖中，CLKl至CLK4表示時鐘信號；SP1表示第一起動脈沖；0UT1至0UT4表示來自第一至第四脈沖信號輸出電路10」至10_4的第二輸出端子的輸出；結(jié)點A和結(jié)點B表示結(jié)點A和結(jié)點B的電位；并且SROUTl至SR0UT4表不來自第一至第四脈沖信號輸出電路至10_4的第一輸出端子的輸出。注意，在下列描述中，第一至第i^一晶體管101至111全為n溝道晶體管。另外，在 圖3A至圖3C以及圖4A至圖4C中，由實線指示的晶體管表示晶體管處于導電狀態(tài)(導通)，并且由虛線指示的晶體管表示晶體管處于非導電狀態(tài)(截止)。典型地,描述第一脈沖信號輸出電路10」的操作。第一脈沖信號輸出電路10」的配置如上所述。另外，輸入信號與供應的電位之間的關(guān)系也如上所述。注意，在下列描述中，Kdd用于待供應至輸入端子和電源線的所有高電位(也稱為H電平、H電平信號等)，并且Kss用于待供應至輸入端子和電源線的所有低電位(也稱為L電平、L電平信號等)。在第一期間51中，SPl處于H電平，使得高電位供應至作為第一脈沖信號輸出電路KL1中的第四輸入端子24而起作用的第五晶體管105的柵極端子和第九晶體管109的柵極端子。因此，第五晶體管105和第九晶體管109導通。在第一期間51中，CLK3也處于H電平，使得第十晶體管110也導通。此外，因為高電位供應至第七晶體管107的柵極端子，所以第七晶體管107也導通(參見圖3A)。在第五晶體管105和第七晶體管107導通時，結(jié)點A的電位增加。在第九晶體管109導通時，結(jié)點B的電位降低。第五晶體管105的第二端子的電位為Kdd。因此，第五晶體管105的第一端子的電位變成Kdd - Kthltl5，其為通過從第二端子的電位減去第五晶體管105的閾值電壓而得到的電位。第七晶體管107的柵極端子的電位為Kdd。因此，在作為第七晶體管107的閾值電壓的Kthltl7高于或等于Kthltl5的情況下，結(jié)點A的電位變成Kdd -Kthl07,由此第七晶體管107截止。另一方面，在Kthltl7低于Kthltl5的情況下，當?shù)谄呔w管107保持導通時，結(jié)點A的電位增加至Kdd - Kthl(l5。在下文中，在第一期間51中的結(jié)點A的標記(最高電位)由Kah表示。在結(jié)點A的電位變成Kah時，第一晶體管101和第三晶體管103導通。這里，因為CLKl處于L電平,所以L電平信號從第一輸出端子26和第二輸出端子27輸出。在第二期間52中，CLKl的電位從L電平變化至H電平。因為第一晶體管101和第三晶體管103是導通的，所以第一輸出端子26的電位和第二輸出端子27的電位增加。另夕卜，在第一晶體管101的柵極端子和源極端子(或漏極端子)之間生成電容；利用該電容，其柵極端子和源極端子(或漏極端子)電容耦合。相似地，在第三晶體管103的柵極端子和源極端子(或漏極端子)之間生成電容；利用該電容，其柵極端子和源極端子(或漏極端子)電容耦合。因此，當?shù)谝惠敵龆俗?6的電位和第二輸出端子27的電位而增加時，處于浮動狀態(tài)的結(jié)點A的電位增加(自舉操作)。結(jié)點A的電位最終變成高于KDD+Kth皿，并且第一輸出端子26的電位和第二輸出端子27的電位的每一個變成Kdd (H電平)(參見圖2和圖3B)。在第二期間52中，第九晶體管109處于導通狀態(tài)；因此，結(jié)點B保持在L電平。因此，能夠抑制由于電容耦合而在結(jié)點B的電位上產(chǎn)生的變化(該變化發(fā)生在第一輸出端子26的電位從L電平變化到H電平時)，使得能夠防止由于該變化而在電位中產(chǎn)生的故障。如上所述，在第二期間52中，在第二輸出端子27的電位處于H電平的情況下，為了確保將第二輸出端子27的電位增加至Kdd (H電平)，第三晶體管103的柵極電壓(Kgs)需要高到用以導通第三晶體管103。在第三晶體管103的Kgs低的情況下，第三晶體管103的漏極電流小，使得在指定的期間中(這里，在第二期間中)花費很長時間來將第二輸出端子27的電位增加至Kdd (H電平)。因此，第二輸出端子27的波形的上升變得平緩，這導致故障。 注意，第二期間52中的第三晶體管103的Kgs取決于第一期間51中的結(jié)點A的電位。因此，為了增加第三晶體管103的Kgs，結(jié)點A的電位應該在第一期間51中盡可能的高(考慮到電路設計，最大值為Kdd - Kthltl5或Kdd - Kthltl7X對第一輸出端子26和第一晶體管101的Kgs來說也是同樣的。因此，第五晶體管105的溝道寬度r與溝道長度z的比率r/z優(yōu)選地大于第六晶體管106的溝道寬度r與溝道長度Z的比率W/L。在第五晶體管105的溝道寬度W與溝道長度Z的比率r/z大于第六晶體管106的溝道寬度r與溝道長度z的比率r/z時，第一期間51中的結(jié)點A的電位能夠在更短的時間內(nèi)增加至Kdd - Kthltl5或Kdd - Kthl07O注意，在第一期間51中，第六晶體管106處于截止狀態(tài)。在使得第五晶體管105的溝道寬度r與溝道長度Z的比率r/z大于第六晶體管106的溝道寬度r與溝道長度z的比率r/z時，第六晶體管106中的泄漏電流(Jtjff)能夠為較小，并且因此結(jié)點A的電位能夠在更短的時間內(nèi)增加至 ^DD ~~ Zthl05。在溝道長度Z由于晶體管的小型化而變短時，閾值電壓偏移，并且第六晶體管106在一些情況下作為常通(normally on)晶體管而起作用。甚至在這種情況下，在使得第六晶體管106的溝道寬度r與溝道長度z的比率r/z小于第五晶體管105的溝道寬度r與溝道長度Z的比率r/z時，第六晶體管106的導通電阻能夠大于第五晶體管105的導通電阻。因此，能夠使得結(jié)點A的電位成為接近于Kdd - Kthl05或Kdd - Kthl07的電位。第五晶體管105的溝道寬度r與溝道長度Z的比率W/L優(yōu)選地幾乎等于第七晶體管107的溝道寬度r與溝道長度z的比率r/z。表達“幾乎等于”能夠在這種情況下使用考慮到由于制造誤差或偏差而產(chǎn)生的細微差別，將理解成兩個對象具有相同的值。在第五晶體管105的溝道寬度r與溝道長度z的比率r/z以及第七晶體管107的溝道寬度r與溝道長度Z的比率r/Z互相相等時，第五晶體管105和第七晶體管107的電流供應能力可互相相等；因此，結(jié)點A的電位能夠聞效地增加。注意，第五晶體管105和第七晶體管107的閾值電壓Kth優(yōu)選地幾乎互相相等。注意，第五晶體管105的溝道寬度W與溝道長度L的比率WlL能夠根據(jù)晶體管特性、時鐘頻率、第一晶體管101的柵極電容、第三晶體管103的柵極電容、移位寄存器的操作電壓等來確定。
在第六晶體管106的溝道寬度W較大時，在第六晶體管106作為常通晶體管而起作用的情況下，泄漏電流增加；因此，結(jié)點A的電位降低。另外，通過第五晶體管105來防止結(jié)點A的充電。在要求高速操作的情況下，為了給結(jié)點A充電，需要在短時間內(nèi)降低結(jié)點B的電位。在此情況下，第六晶體管的電位需要在短時間內(nèi)降低。因此，在第六晶體管的溝道寬度W小于第五晶體管的溝道寬度W時，能夠防止結(jié)點A的電位上的變化。另外，結(jié)點B的負載能夠減小。這樣，考慮到晶體管特性和驅(qū)動規(guī)格，確定了第五晶體管105、第六晶體管106以及第七晶體管107的尺寸，由此能夠?qū)崿F(xiàn)具有高效率的移位寄存器。
在第三期間53中，SPl變成L電平，使得第五晶體管105和第 九晶體管109截止。另外，CLKl保持在H電平并且結(jié)點A的電位不會變化；因此，Vw (H電平信號)從第一輸出端子26和第二輸出端子27輸出(參見圖3C)。注意，在第三期間53中，雖然結(jié)點B處于浮動狀態(tài)，但是第一輸出端子26的電位未變化；因此，由于電容I禹合而產(chǎn)生的故障是可以忽略的。在第四期間54中，因為CLK2和CLK3兩者都處于H電平，所以結(jié)點B的電位在短時間內(nèi)增加。另外，CLKl變成L電平。因此，第二晶體管102和第四晶體管104導通，使得第一輸出端子26和第二輸出端子27的電位在短時間內(nèi)降低(參見圖4A)。另外，第六晶體管106導通，使得結(jié)點A的電位變成L電平。因此，第一晶體管101和第三晶體管103截止，由此第一輸出端子26和第二輸出端子27的電位變成L電平。
在第四期間54中，結(jié)點A的電位應該在CLKl在第六期間中變成H電平之前(即，在第四期間54和第五期間55期間)降低至Kss。在結(jié)點A的電位在第五期間55期間沒有降低至Kss時，由于在第三晶體管103的柵極和源極之間而產(chǎn)生的電容耦合，結(jié)點A的電位再次增加；因此，第一晶體管101和第三晶體管103導通，并且電荷流經(jīng)第一輸出端子26和第二輸出端子27，使得可能發(fā)生故障。因此，按照下列公式(I)至公式(7)來確定第一晶體管101、第三晶體管103以及第六晶體管106間的關(guān)系，由此，減少了由于負載而產(chǎn)生的操作故障，并且能夠?qū)崿F(xiàn)操作的穩(wěn)定性。
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權(quán)利要求
1.一種脈沖信號輸出電路，包括 第一晶體管； 第二晶體管； 第三晶體管； 第四晶體管； 第五晶體管； 第六晶體管； 第七晶體管； 第八晶體管； 第九晶體管；以及 第十晶體管， 其中，所述第一晶體管的第一端子、所述第二晶體管的第一端子以及第一輸出端子互相電連接， 所述第三晶體管的第一端子、所述第四晶體管的第一端子以及第二輸出端子互相電連接， 所述第五晶體管的第一端子、所述第六晶體管的第一端子以及第七晶體管的第一端子互相電連接， 所述第一晶體管的柵極端子、所述第三晶體管的柵極端子以及所述第七晶體管的第二端子互相電連接， 所述第二晶體管的柵極端子、所述第四晶體管的柵極端子、所述第六晶體管的柵極端子、所述第八晶體管的第一端子以及所述第九晶體管的第一端子互相電連接， 所述第八晶體管的第二端子和所述第十晶體管的第一端子互相電連接， 所述第一晶體管的溝道寬度W與溝道長度L的比率W/L和所述第三晶體管的溝道寬度W與溝道長度L的比率W/L各大于所述第六晶體管的溝道寬度W與溝道長度L的比率W/L，所述第五晶體管的溝道寬度W與溝道長度L的比率W/L大于所述第六晶體管的所述溝道寬度W與所述溝道長度L的所述比率W/L， 所述第五晶體管的所述溝道寬度W與所述溝道長度L的所述比率W/L等于所述第七晶體管的溝道寬度W與溝道長度L的比率W/L，并且 所述第三晶體管所述溝道寬度W與所述溝道長度L的所述比率W/L大于所述第四晶體管的溝道寬度W與溝道長度L的比率W/L。
2.根據(jù)權(quán)利要求I所述脈沖信號輸出電路，其中， 第一時鐘信號輸入至所述第一晶體管的第二端子和所述第三晶體管的第二端子， 第二時鐘信號輸入至所述第八晶體管的柵極端子， 第三時鐘信號輸入至所述第十晶體管的柵極端子， 第一電位供應至所述第二晶體管的第二端子、所述第四晶體管的第二端子、所述第六晶體管的第二端子以及所述第九晶體管的第二端子， 高于所述第一電位的第二電位供應至所述第五晶體管的第二端子、所述第七晶體管的柵極端子以及所述第十晶體管的第二端子， 第一脈沖信號輸入至所述第五晶體管的柵極端子和所述第九晶體管的柵極端子，并且第二脈沖信號從所述第一輸出端子或所述第二輸出端子輸出。
3.根據(jù)權(quán)利要求I所述脈沖信號輸出電路，還包括電容器， 其中，所述電容器電連接至所述第二晶體管的所述柵極端子、所述第四晶體管的所述柵極端子、所述第六晶體管的所述柵極端子、所述第八晶體管的所述第一端子以及所述第九晶體管的所述第一端子。
4.根據(jù)權(quán)利要求I所述脈沖信號輸出電路，還包括第十一晶體管， 其中，所述第十一晶體管的第一端子電連接至所述第二晶體管的所述柵極端子、所述第四晶體管的所述柵極端子、所述第六晶體管的所述柵極端子、所述第八晶體管的所述第一端子以及所述第九晶體管的所述第一端子，并且 所述第八晶體管的溝道寬度W和所述第十晶體管的溝道寬度W各小于所述第十一晶體管的溝道寬度W。
5.根據(jù)權(quán)利要求4所述脈沖信號輸出電路,其中， 第二電位供應至所述第十一晶體管的所述第二端子，并且 第三脈沖信號輸入至所述第十一晶體管的柵極端子。
6.—種移位寄存器,包括根據(jù)權(quán)利要求I的多個所述脈沖信號輸出電路。
7.—種η級移位寄存器，包括 兩個脈沖信號輸出電路，所述兩個脈沖信號輸出電路的每一個為根據(jù)權(quán)利要求I的所述脈沖信號輸出電路；以及 η個脈沖信號輸出電路，所述η個脈沖信號輸出電路的每一個包括第十一晶體管， 其中，所述第十一晶體管的第一端子電連接至所述第二晶體管的所述柵極端子、所述第四晶體管的所述柵極端子、所述第六晶體管的所述柵極端子、所述第八晶體管的所述第一端子以及所述第九晶體管的所述第一端子，并且 所述第八晶體管的溝道寬度W和所述第十晶體管的溝道寬度W各小于所述第十一晶體管的溝道寬度W, 根據(jù)權(quán)利要求I的所述脈沖信號輸出電路中的所述第八晶體管的溝道寬度W大于所述η個脈沖信號輸出電路之一中的所述第八晶體管的溝道寬度W。
8.—種η級移位寄存器,包括 兩個脈沖信號輸出電路，所述兩個脈沖信號輸出電路的每一個為根據(jù)權(quán)利要求I的所述脈沖信號輸出電路；以及 η個脈沖信號輸出電路，所述η個脈沖信號輸出電路的每一個包括第十一晶體管， 其中，所述第十一晶體管的第一端子電連接至所述第二晶體管的所述柵極端子、所述第四晶體管的所述柵極端子、所述第六晶體管的所述柵極端子、所述第八晶體管的所述第一端子以及所述第九晶體管的所述第一端子，并且 所述第八晶體管的溝道寬度W和所述第十晶體管的溝道寬度W各小于所述第十一晶體管的溝道寬度W, 根據(jù)權(quán)利要求I的所述脈沖信號輸出電路中的所述第十晶體管的溝道寬度W大于所述η個脈沖信號輸出電路之一中的所述第十晶體管的溝道寬度W。
9.根據(jù)權(quán)利要求I所述脈沖信號輸出電路，其中， 所述第一、第二、第三、第四、第五、第六、第七、第八、第九以及第十晶體管的任意一個包括氧化物半導體層。
10.根據(jù)權(quán)利要求6所述移位寄存器，其中， 所述第一、第二、第三、第四、第五、第六、第七、第八、第九以及第十晶體管的任意一個包括氧化物半導體層。
全文摘要
本發(fā)明的目的在于提供一種能夠穩(wěn)定地操作的脈沖信號輸出電路和一種包括脈沖信號輸出電路的移位寄存器。根據(jù)本公開的發(fā)明的一個實施例的脈沖信號輸出電路包括第一晶體管至第十晶體管。第一晶體管的溝道寬度W與溝道長度L的比率W/L和第三晶體管的W/L各大于第六晶體管的W/L。第五晶體管的W/L大于第六晶體管的W/L。第五晶體管的W/L等于第七晶體管的W/L。第三晶體管的W/L大于第四晶體管的W/L。利用這樣的結(jié)構(gòu)，脈沖信號輸出電路能夠穩(wěn)定地操作，并且能夠提供包括脈沖信號輸出電路的移位寄存器。
文檔編號H03K19/094GK102783030SQ20118001190
公開日2012年11月14日 申請日期2011年2月25日 優(yōu)先權(quán)日2010年3月2日
發(fā)明者三宅博之, 豐高耕平, 天野圣子, 宍戶英明, 宮崎彩, 楠纮慈 申請人:株式會社半導體能源研究所