專利名稱：產(chǎn)生信號的方法及其結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及電子器件且更具體而言涉及形成半導(dǎo)體裝置及結(jié)構(gòu)的方法。
背景技術(shù)：
已有許多技術(shù)用于控制切換電源。最常見的一種稱作脈沖寬度調(diào)制(PWM)，其中在調(diào)制工作周期以控制輸出的同時保持切換頻率恒定。另一種常見技術(shù)稱作脈沖頻率調(diào)制(PFM)，其中保持切換開啟時間或關(guān)閉時間恒定且調(diào)制頻率以控制輸出。在稱作滯后控制(或脈動調(diào)節(jié))的另一種技術(shù)中，改變頻率和工作周期以保持輸出脈動恒定。 因此，宜具有一種適用于控制切換電源的方法及電路。該方法及結(jié)構(gòu)的實施具成本效益則更有利。


閱讀下文結(jié)合附圖進(jìn)行的詳細(xì)描述可以更好地了解本發(fā)明，其中相同附圖標(biāo)記指示相同元件。圖I是根據(jù)本發(fā)明的實施方案的包括斜坡脈沖調(diào)制級的轉(zhuǎn)換器的電路示意圖；圖2是根據(jù)本發(fā)明的實施方案的斜坡脈沖調(diào)制級的電路示意圖；圖3是根據(jù)本發(fā)明的實施方案的圖2的斜坡脈沖調(diào)制級的電路參數(shù)的時序圖；圖4是根據(jù)本發(fā)明的實施方案的斜坡脈沖調(diào)制級的電路示意圖；圖5是根據(jù)本發(fā)明的實施方案的圖4的斜坡脈沖調(diào)制級的電路參數(shù)的時序圖；圖6是根據(jù)本發(fā)明的實施方案的圖2的斜坡脈沖調(diào)制級的電路參數(shù)的時序圖；圖7是根據(jù)本發(fā)明的實施方案的圖4的斜坡脈沖調(diào)制級的電路參數(shù)的時序圖；圖8是根據(jù)本發(fā)明的實施方案的包括恒定導(dǎo)通時間調(diào)制級的轉(zhuǎn)換器的電路示意圖；圖9是根據(jù)本發(fā)明的實施方案的恒定導(dǎo)通時間調(diào)制級的電路示意圖；圖10是根據(jù)本發(fā)明的實施方案的圖9的恒定導(dǎo)通時間調(diào)制級的電路參數(shù)的時序圖；圖11是根據(jù)本發(fā)明的實施方案的恒定導(dǎo)通時間調(diào)制級的電路示意圖；圖12是根據(jù)本發(fā)明的實施方案的圖11的恒定導(dǎo)通時間調(diào)制級的電路參數(shù)的時序圖；圖13是根據(jù)本發(fā)明的實施方案的圖9的恒定導(dǎo)通時間調(diào)制級的電路參數(shù)的時序圖；和圖14是根據(jù)本發(fā)明的實施方案的圖11的恒定導(dǎo)通時間調(diào)制級的電路參數(shù)的時序圖；為說明的簡明起見，圖中的元件不一定按比例繪制且在不同圖示中相同附圖標(biāo)記指示相同元件。此外，為描述的簡潔起見，省略已知步驟和元件的描述和細(xì)節(jié)。如本文中所使用，載流電極指的是載送電流穿過諸如MOS晶體管或發(fā)射器的源極或漏極或雙極晶體管的集電極或二極管的陰極或陽極的裝置的裝置的元件，且控制電極指的是控制電流流動穿過諸如MOS晶體管的柵極或雙極晶體管的基極的裝置的裝置的元件。雖然在本文中將裝置說明為特定N溝道或P溝道裝置或特定N型或P型摻雜區(qū)域，但是本領(lǐng)域的普通技術(shù)人員了解根據(jù)本發(fā)明的實施方案的補(bǔ)充裝置同樣可行。本領(lǐng)域的技術(shù)人員應(yīng)了解如本文使用的詞期間、同時和時并非意指在啟動行動時立即發(fā)生的行為，而是在通過初始行動啟動的反應(yīng)與初始行動之間可能存在一些小但是合 理的延遲，諸如傳播延遲。使用詞大約、約或大致指的是元件的值具有預(yù)計非常接近規(guī)定值或位置的參數(shù)。但是，如本技術(shù)中已知總是存在阻止值或位置與所規(guī)定的值或位置完全一樣的小偏差。本技術(shù)中已知將至高約百分之十(10%)(且對于半導(dǎo)體摻雜濃度而言至高百分之二十(20%))的偏差視作偏離如所精確描述的理想目標(biāo)的合理偏差。應(yīng)注意邏輯0電壓電平(')也稱作邏輯低電壓且邏輯0電壓的電壓電平以電源電壓和邏輯系列類型為函數(shù)。例如，在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)邏輯系列中，邏輯0電壓可以是電源電壓電平的百分之三十。在五伏晶體管-晶體管邏輯(TTL)系統(tǒng)中，邏輯低電壓電平可以約為0.8伏，而對于五伏CMOS系統(tǒng)，邏輯0電壓電平可以約為1.5伏。邏輯I電壓電平(Vh)也稱作邏輯高電壓電平且與邏輯0電壓電平相同，邏輯高電壓電平也以電源和邏輯系列類型為函數(shù)。例如，在CMOS系統(tǒng)中，邏輯I電壓可約為電源電壓電平的百分之七十。在五伏TTL系統(tǒng)中，邏輯I電壓可以約為2. 4伏，而對于五伏CMOS系統(tǒng)，邏輯I電壓可以約為3. 5伏。
具體實施例方式圖I是根據(jù)本發(fā)明的實施方案的電壓調(diào)節(jié)器10的電路示意圖。電壓調(diào)節(jié)器10包括驅(qū)動電路12，該驅(qū)動電路12被構(gòu)造來響應(yīng)來自斜坡脈沖調(diào)制器18的斜坡脈沖調(diào)制(RPM)信號驅(qū)動切換裝置14和16。驅(qū)動電路12可稱作柵極驅(qū)動電路且斜坡脈沖調(diào)制器18可稱作RPM級。斜坡脈沖調(diào)制器18被構(gòu)造來響應(yīng)補(bǔ)償信號(Votp)而運(yùn)行。切換裝置14和16可以是諸如例如功率金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的功率場效應(yīng)晶體管，其中各切換裝置具有控制電極和一對載流電極。如上所述，控制電極可以是柵極端子且載流電極可以是漏極和源極端子。應(yīng)注意圖I分別示出切換裝置14和16的本體二極管24和26且切換裝置14和16的源極端子連接至其主體區(qū)域。切換裝置14的漏極端子經(jīng)過耦合用于接收輸入信號(Vin)且切換裝置14的源極端子通常連接至切換裝置16的漏極端子和感應(yīng)器22的端子。切換裝置16的源極端子經(jīng)過耦合用于接收諸如例如Vss源的運(yùn)行電位源。運(yùn)行電位Vss可以是例如接地電位。感應(yīng)器22的另一個端子通常連接至加法器21的輸入端子、電流感測電路26的輸入端子、輸出電容器28的端子和負(fù)載30的端子以形成輸出端子或節(jié)點(diǎn)32，輸出電壓Votit出現(xiàn)在該輸出端子或節(jié)點(diǎn)32上。加法器21具有連接至電流感測電路26的輸出端子的輸入端子。加法器21的輸出端子連接至補(bǔ)償電路20的輸入端子。補(bǔ)償電路20具有經(jīng)過耦合用于接收例如電壓識別數(shù)字(VID)控制信號的另一個輸入端子和連接至斜坡脈沖調(diào)制器18的輸入端子18A的輸出端子。例如，補(bǔ)償電路20是比較器。除輸入端子18A外，斜坡脈沖調(diào)制器18至少還具有輸入端子18B、18C、18D、18E和18F和輸出端子18G，該輸出端子18G連接至驅(qū)動電路12的輸入端子。柵極驅(qū)動電路12的輸出端子12A和12B分別連接至切換裝置14和16的柵極端子。
在運(yùn)行時及響應(yīng)切換裝置14漏極端子上的輸入電壓Vin和切換晶體管14和16柵極端子上的驅(qū)動信號Vdka和V.，在節(jié)點(diǎn)25上出現(xiàn)切換電壓Vswn且電流L流動穿過感應(yīng)器22。感應(yīng)器電流L流動穿過負(fù)載30并在輸出節(jié)點(diǎn)32上產(chǎn)生輸出電壓VOTT。通過電流感測電路26感測感應(yīng)器電流込以產(chǎn)生電流感測信號Vcs。通過加法器21將電流感測信號Vcs與輸出信號Votjt求和或加在一起以產(chǎn)生求和信號Vsum,該求和信號Vsum傳輸至補(bǔ)償電路20的反相輸入端子。響應(yīng)求和信號Vsum和控制信號Vid,補(bǔ)償電路20產(chǎn)生補(bǔ)償信號Votp,該補(bǔ)償信號Votp充當(dāng)斜坡脈沖調(diào)制器18的輸入信號。斜坡脈沖調(diào)制器18在輸出端子18G上產(chǎn)生脈沖信號DUTY_10，該脈沖信號DUTY_10導(dǎo)致驅(qū)動電路12產(chǎn)生驅(qū)動信號Vdka和VDEB。下文將參考圖2更詳細(xì)地說明斜坡脈沖調(diào)制器18的運(yùn)行 。圖2是根據(jù)本發(fā)明的實施方案的斜坡脈沖調(diào)制電路18的電路示意圖。斜坡脈沖調(diào)制電路18包括比較器50和52，各具有非反相輸入端子、反相輸入端子和輸出端子。比較器50的反相輸入端子和比較器52的非反相輸入端子連接在一起且經(jīng)過耦合用于接收斜坡脈沖調(diào)制器18的端子18A上的補(bǔ)償信號VOTP。比較器50具有連接至鎖存器60的復(fù)位輸入端子(R)的輸出端子54且比較器52具有連接至鎖存器60的設(shè)置輸入端子(S)的輸出端子56。出現(xiàn)在比較器輸出端子54和56上的信號稱作比較信號。鎖存器60具有充當(dāng)輸出端子18G的輸出端子62(圖I所示)和連接至晶體管66控制電極的輸出端子64。輸出端子18G連接至驅(qū)動電路12的輸入端子(圖I所示)。除控制電極外，晶體管66還具有諸如例如漏極和源極電極或端子的載流電極。例如，源極端子通常連接至電容器68的端子和電流源70的端子以形成諸如例如斜坡脈沖調(diào)制器18的輸入端子18D的輸入端子。通常連接的源極端子與電容器68和電流源70的端子經(jīng)過耦合用于接收來自電壓源72的電位Vb。漏極端子通常連接至電容器68和電流源70的其它端子和比較器50的非反相輸入端子且可充當(dāng)圖I所示的端子18C。電流源70耦合在端子18D與18C之間且作為電流信號Ib源。晶體管66、電容器68和電流源70可稱作斜坡產(chǎn)生電路71。斜坡脈沖調(diào)制器18還包括晶體管106，該晶體管106具有控制電極和載流電極。輸出端子62 (因此和端子18G)連接至晶體管106的控制電極。晶體管106的源極端子通常連接至電容器108的端子和比較器52的反相輸入端子以形成可充當(dāng)輸入端子18E的節(jié)點(diǎn)。在比較器52的反相輸入端子上出現(xiàn)斜坡脈沖調(diào)制信號VKPM1。晶體管106的漏極端子連接至電容器108的另一個端子以形成可充當(dāng)輸入端子18F的節(jié)點(diǎn)。電流源110連接在輸入端子18E與18F之間且電壓源112連接至輸入端子18F。晶體管106、電容器108和電流源110可稱作斜坡產(chǎn)生電路113。電壓源112提供電壓Vt且電流源110作為電流It源。二極管116具有連接至輸入端子18E的陰極和充當(dāng)輸入端子18B的陽極。電壓源114耦合至輸入端子18B ;電壓源72連接至輸入端子18D ;且電壓源112連接至輸入端子18F。輸出端子18G連接至驅(qū)動電路12的輸入端子(圖I所示)。在運(yùn)行時，輸入信號V。-、Dth, Vb和Vt分別耦合至斜坡脈沖調(diào)制器18的輸入端子18A、18B、18D和18F(圖I和圖2所示)。電流源70連接在輸入端子18D與18C之間(圖I和圖2所示)且響應(yīng)晶體管66的控制電極上的輸入信號，流動穿過電流源70的電流在比較器50的非反相輸入端子即輸入端子18C上產(chǎn)生輸入信號VKPM。圖3是不出信號Vcxw^Vb'Dth、VM、Vkpmi、Vt和脈沖信號DUTY_10的時序圖115。現(xiàn)參考圖2和圖3，在時間t0前，在鎖存器60的輸出端子64即Qbar輸出端上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓大致等于電壓Vb且電容器68放電使端子18C上的電壓大致等于端子18D上的電壓。由于在時間tQ前電壓Vkpm低于電壓Votp,所以比較器50在輸出端子54上產(chǎn)生邏輯低電壓。當(dāng)時間從時間h前的一個時間接近時間h時，電壓Vkpmi接近電壓Dth。響應(yīng)在時間h處電壓Votp升高并突破電壓電平VM1，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子(S)。響應(yīng)鎖存器60的設(shè)置輸入端子上的邏輯高電壓，Q輸出端子62即輸出端子18G上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。?yīng)注意鎖存器60的Q輸出端子62充當(dāng)斜坡脈沖調(diào)制器18的輸出端子18G且Q輸出端子上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號(DUTY_10)。輸出端子62上的邏輯高電壓開啟晶體管106，該晶體管106將輸入節(jié)點(diǎn)18E上的電壓Vkpmi設(shè)置為大致等于電壓Vt的電壓。此外，鎖存器60在輸出端子64上產(chǎn)生邏輯低電壓，該邏輯低電壓關(guān)閉晶體管66。電流源70產(chǎn)生電流Ib，該電流Ib使電容器68充電使得輸入端子18D即比較器50的非反相輸入端子上的電壓以大約1^(68伏/秒的速率升高，其中Ib為源自電流源70的電流且C68為電容器68的電容值。因此，比較器50的非反相輸入端子上的電壓Vkpm為具有大約IB/C68的斜率的斜坡信號。在時間h處，電壓Vtomp突破電壓Vkpm的電壓電平且在時間L后變?yōu)榈陀陔奡VM。響應(yīng)電壓Votp變?yōu)榈陀陔妷篤kpm和鎖存器60的復(fù)位輸入端子(R)上的邏輯高電壓電平，在輸出端子62上出現(xiàn)邏輯低電壓電平，該邏輯低電壓電平關(guān)閉晶體管106。電流源110作為電流It源，該電流It使電容器108充電使得輸入端子18E即比較器52的反相輸入端子上的電壓以大約It/C1(i8的速率下降，其中電流It為源自電流源110的電流且Cltl8為電容器108的電容值。因此，比較器52的非反相輸入端子上的電壓Vkpmi從大約時間h至大約時間h為大致恒定電壓且從大約時間h至大約時間t2為斜坡信號,該斜坡信號具有大約It/C108的負(fù)斜率。應(yīng)注意在時間h處出現(xiàn)在輸出端子62上的脈沖信號DUTY_10轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖角颐}沖信號DUTY_10為邏輯高電壓的持續(xù)時間與電壓Vkpmi的恒定電壓部分的持續(xù)時間大致相等。還應(yīng)注意脈沖信號DUTY_10的周期大致等于電壓信號Vkpmi的周期，即信號Vmii為大致恒定電壓電平的時間與信號Vmn為斜坡的時間之和。信號Vkpmi的恒定電壓部分的持續(xù)時間大致等于脈沖信號DUTY_10為邏輯高電壓電平的持續(xù)時間且電壓信號Vkpmi的斜坡部分的持續(xù)時間大致等于脈沖信號DUTY_10為邏輯低電壓電平的持續(xù)時間。在時間h與t2之間，在鎖存器60的輸出端子64即Qbar輸出端上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入子上的電壓Vkpm大致等于電壓Vb且電容器68放電使輸入端子18C上的電壓大致等于輸入端子18A上的電壓。由于在h與t2之間電壓Vkpm低于電壓VOTP，所以比較器50在輸出端子54上產(chǎn)生邏輯低電壓。響應(yīng)在時間t2處電壓Votp升高且變?yōu)楦哂陔妷篤M1，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子并導(dǎo)致Q輸出端、子上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖健Ｈ缟纤?，鎖存器60的Q輸出端子62充當(dāng)斜坡脈沖調(diào)制器18的輸出端子18G且Q輸出端子上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號DUTY_10。輸出端子62上的邏輯高電壓開啟晶體管106，該晶體管106將輸入端子18E上的電壓Vkpmi設(shè)置為大致等于電壓Vt的電壓。此外，輸出端子62上的邏輯高電壓導(dǎo)致鎖存器 60在輸出端子64上產(chǎn)生邏輯低電壓，該邏輯低電壓關(guān)閉晶體管66。電流源70作為電流Ib源，該電流Ib使電容器68充電使得輸入端子18C即比較器50的非反相輸入端子上的電壓以大約Ib/C68伏/秒的速率升高，其中Ib為源自電流源70的電流且C68為電容器68的電容值。因此，約從時間t2開始，比較器50的非反相輸入端子上的電壓Vkpm為具有大約IB/C68的斜率的斜坡信號。在時間t3處，電壓Votp變?yōu)榈陀陔妷篤KPM。響應(yīng)電壓Vtomp變?yōu)榈陀陔妷篤kpm和鎖存器60的復(fù)位輸入端上的邏輯高電壓電平，在輸出端子62上出現(xiàn)邏輯低電壓電平，該邏輯低電壓電平關(guān)閉晶體管106。電流源110產(chǎn)生電流It，該電流It使電容器108充電使得輸入端子18E即比較器52的反相輸入端子上的電壓Vkpmi以大約IT/C■伏/秒的速率下降。因此，比較器52的反相輸入端子上的電壓Vkpmi從大約時間t2至大約時間t3為大致恒定電壓且從大約時間t3至大約時間t4為斜坡信號，該斜坡信號具有IT/C1(I8的負(fù)斜率。應(yīng)注意在時間t3處出現(xiàn)在輸出端子62上的脈沖信號DUTY_10轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖角颐}沖信號DUTY_10為邏輯高電壓的持續(xù)時間與電壓Vkpmi的恒定電壓部分的持續(xù)時間大致相等。還應(yīng)注意脈沖信號DUTY_10的周期大致等于脈沖信號DUTY_10為邏輯高電壓電平的時間與脈沖信號DUTY_10為邏輯低電壓電平的時間之和。因此，脈沖信號DUTY_10的周期大致等于電壓信號Vkpmi的周期，即信號Vkpmi為大致恒定電壓電平的時間與信號Vkpmi為斜坡的時間之和。信號Vkpmi的恒定電壓部分的持續(xù)時間大致等于脈沖信號DUTY_10為邏輯高電壓電平的持續(xù)時間且電壓信號Vkpmi的斜坡部分的持續(xù)時間大致等于脈沖信號DUTY_10為邏輯低電壓電平的持續(xù)時間。在時間t3與t4之間，在鎖存器60的輸出端子64即Qbar輸出端上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm大致等于電壓Vb且電容器68放電使輸入端子18C上的電壓Vkpm大致等于輸入端子18A上的電壓。由于在時間t3與t4之間電壓Vkpm低于電壓Votp,所以比較器50在輸出端子54上產(chǎn)生邏輯低電壓。響應(yīng)在時間t4處電壓Votp升高且變?yōu)楦哂陔妷弘娖絍KPM1，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子并導(dǎo)致Q輸出端子62上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖健Ｈ缟纤?，鎖存器60的Q輸出端子62充當(dāng)斜坡脈沖調(diào)制器18的輸出端子18G且Q輸出端子62上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號DUTY_10。斜坡脈沖調(diào)制器18產(chǎn)生脈沖信號DUTY_10，該脈沖信號DUTY_10在與電壓Vkpm的斜坡部分一致的時間內(nèi)為邏輯高電壓且在與電壓Vkpmi的斜坡部分一致的時間內(nèi)為邏輯低電壓。例如，響應(yīng)電壓信號Vm從電壓電平Vb開始上升，脈沖信號DUTY_10從邏輯低電壓轉(zhuǎn)變?yōu)檫壿嫺唠妷呵翼憫?yīng)電壓信號Vkpmi從電壓電平Vt開始下降，脈沖信號DUTY_10從邏輯高電壓轉(zhuǎn)變?yōu)檫壿嫷碗妷?。因此，脈沖信號DUTY_10的頻率根據(jù)電壓信號Vm和Vmi的斜坡部分變化。圖4是根據(jù)本發(fā)明的實施方案的斜坡脈沖調(diào)制電路150的電路示意圖。應(yīng)注意斜坡脈沖調(diào)制電路150的輸入/輸出構(gòu)造可以與斜坡脈沖調(diào)制電路18的輸入/輸出構(gòu)造相同。因此，可以用斜坡脈沖調(diào)制電路150取代斜坡脈沖調(diào)制電路18。還應(yīng)注意，參考圖I和圖2描述的電壓調(diào)節(jié)器10的運(yùn)行還可應(yīng)用于斜坡脈沖調(diào)制電路150取代斜坡脈沖調(diào)制電路18的實施方案。如參考圖2所述，斜坡脈沖調(diào)制電路150包括比較器50和52、鎖存器60、晶體管66和106、電容器68和108、二極管116、輸入端子18A、18B、18C、18D、18E和18F和輸入端子18G。此外，斜坡脈沖調(diào)制電路150包括連接在輸出端子62與晶體管106的柵極之間的單穩(wěn)態(tài)觸發(fā)器(one shot) 152。電壓源114耦合至輸入端子18B ;電壓源72連接至輸入端子18D ;且電壓源112連接至輸入端子18F。輸出端子18G連接至驅(qū)動電路12的輸入端子(圖I所示)。在運(yùn)行時,輸入信號VroMP、DTH、VB和Vt分別稱合至斜波脈沖調(diào)制器150的輸入端子18A、18B、18D和18F(圖I和圖4所示)。電流源70連接在輸入端子18D與18C之間(圖4所示)且響應(yīng)晶體管66的控制電極上的輸入信號，流動穿過電流源70的電流在比較器50的非反相輸入端子即輸入端子18C上產(chǎn)生輸入信號VKPM。圖5是不出信號Vcxmp、Vb、Dth、VKPM、Vmi、Vt和脈沖信號DUTY 150的時序圖155?，F(xiàn)參考圖4和圖5，在時間、前，在鎖存器60的輸出端子64即Qbar輸出端上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓大致等于電壓Vb且電容器68放電使端子18C上的電壓Vkpm大致等于端子18D上的電壓。由于在時間tQ前電壓Vkpm低于電壓Votp,所以比較器50在輸出端子54上產(chǎn)生邏輯低電壓。在時間tQ前，電壓Vkpmi接近電壓Dth。響應(yīng)在時間h處電壓Vtomp升高并突破信號Vmi的信號電平，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子。響應(yīng)鎖存器60的設(shè)置輸入端子上的邏輯高電壓，Q輸出端子62即輸出端子18G上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。?yīng)注意鎖存器60的Q輸出端子62充當(dāng)斜坡脈沖調(diào)制器18的輸出端子18G且Q輸出端子上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號(DUTY_150)。輸出端子62上的邏輯高電壓電平出現(xiàn)在單穩(wěn)態(tài)觸發(fā)器152的輸入端子上并觸發(fā)單穩(wěn)態(tài)觸發(fā)器152。因此，在晶體管106的控制電極上出現(xiàn)邏輯高電壓，開啟晶體管106，該晶體管106將輸入節(jié)點(diǎn)18E上的電壓Vkpmi設(shè)置為大致等于電壓Vt的電壓。此外，鎖存器60在輸出端子64上產(chǎn)生邏輯低電壓，該邏輯低電壓關(guān)閉晶體管66。電流源70產(chǎn)生電流IB，該電流Ib使電容器68充電使得輸入端子18D即比較器50的非反相輸入端子上的電壓以大約Ib/C68伏/秒的速率升高。因此，比較器50的非反相輸入端子上的電壓Vkpm為具有大約Ib/C68的斜率的斜坡信號。單穩(wěn)態(tài)觸發(fā)器152在晶體管106的控制電極上形成邏輯高電壓達(dá)一個固定時間周期。此固定時間周期在時間^處結(jié)束。因此，在時間^處，單穩(wěn)態(tài)觸發(fā)器152回復(fù)至其穩(wěn)定狀態(tài)，關(guān)閉晶體管106。電流源110作為電流It源，該電流It使電容器108充電使得輸入端子18E即比較器52的反相輸入端子上的電壓以大約IT/C■伏/秒的速率下降。因此，比較器52的非反相輸入端子上的電壓Vkpmi從大約時間h至大約時間h為大致恒定電壓且從大約時間h至大約時間t3為斜坡信號且具有IT/C1(I8的負(fù)斜率。脈沖信號DUTY_150的周期大致等于脈沖信號DUTY_150為邏輯高電壓電平的時間與脈沖信號DUTY_150為邏輯低電壓電平的時間之和。脈沖信號DUTY_150的周期大致等于電壓信號Vkpmi的周期，即信號Vkpmi為大致恒定電壓電平的時間與信號Vkpmi為斜坡信號的時間之和。在時間t2處，補(bǔ)償信號Votp變?yōu)榇笾碌扔陔妷篤KPM，導(dǎo)致比較器50在輸出端54上產(chǎn)生邏輯高電壓。響應(yīng)輸出端54上出現(xiàn)邏輯高電壓，在鎖存器60的輸出端64上出現(xiàn)邏輯高電壓且在鎖存器60的輸出端62上出現(xiàn)邏輯低電壓。因此，脈沖信號DUTY_150轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖?。在時間t2與t3之間，在鎖存器60的輸出端子64即Qbar輸出端上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm大致等于電壓Vb且電容器68放電使輸入端子18C上的電壓Vkpm大致等于輸入端子18A上的電壓。由于在時間t2與1:3之間電壓Vkpm低于電壓Votp，所以比較器50在輸出端子54上產(chǎn)生邏輯低電壓。響應(yīng)在時間t3處電壓Votp升高且變?yōu)楦哂陔妷篤M1，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子并導(dǎo)致Q輸出端子上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。如上所述，鎖存器60的Q輸出端子充當(dāng)斜坡脈沖調(diào)制器18的輸出端子18G且Q輸出端子上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號 DUTY_150。輸出端子62上的邏輯高電壓電平出現(xiàn)在單穩(wěn)態(tài)觸發(fā)器152的輸入端子上并觸發(fā)單穩(wěn)態(tài)觸發(fā)器152。因此，在晶體管106的控制電極上出現(xiàn)邏輯高電壓，開啟晶體管106，該晶體管106將輸入節(jié)點(diǎn)18E上的電壓Vkpmi設(shè)置為大致等于電壓Vt的電壓。此外，鎖存器60在輸出端子64上產(chǎn)生邏輯低電壓，該邏輯低電壓關(guān)閉晶體管66。電流源70產(chǎn)生電流IB，該電流Ib使電容器68充電使得輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm以大約Ib/C68伏/秒的速率升高。因此，比較器50的非反相輸入端子上的電壓Vkpm為具有大約Ib/C68的斜率的斜坡信號。單穩(wěn)態(tài)觸發(fā)器152在晶體管106的控制電極上形成邏輯高電壓達(dá)一個固定時間周期。此固定時間周期在時間扒處結(jié)束。因此，在時間〖4處，單穩(wěn)態(tài)觸發(fā)器152回復(fù)至其穩(wěn)定狀態(tài)，關(guān)閉晶體管106。電流源110作為電流It源，該電流It使電容器108充電使得輸入端子18E即比較器52的反相輸入端子上的電壓Vkpmi以大約IT/C■伏/秒的速率下降。因此，比較器52的非反相輸入端子上的電壓Vkpmi從大約時間t3至大約時間t4為大致恒定電壓且從大約時間t4至大約時間t6為斜坡信號，該斜坡信號具有IT/C1(I8的斜率。脈沖信號DUTY_150的周期大致等于脈沖信號DUTY_150為邏輯高電壓電平的時間與脈沖信 號DUTY_150為邏輯低電壓電平的時間之和。脈沖信號DUTY_150的周期大致等于電壓信號Vepmi的周期，即信號Vkpmi為大致恒定電壓電平的時間與信號Vkpmi為斜坡信號的時間之和。在時間t5處，補(bǔ)償信號Votp變?yōu)榇笾碌扔陔妷篤KPM，導(dǎo)致比較器50在輸出端54上產(chǎn)生邏輯高電壓。響應(yīng)輸出端54上出現(xiàn)邏輯高電壓，在鎖存器60的輸出端64上出現(xiàn)邏輯高電壓且在鎖存器60的輸出端62上出現(xiàn)邏輯低電壓。因此，脈沖信號DUTY_150轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖?。在時間t5與t6之間，在鎖存器60的輸出端子64即Qbar輸出端上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓大致等于電壓Vb且電容器68放電使輸入端子18C上的電壓Vkpm大致等于輸入端子18A上的電壓。由于在時間t5與t6之間電壓Vkpm低于電壓Votp,所以比較器50在輸出端子54上產(chǎn)生邏輯低電壓。響應(yīng)在時間t6處電壓Votp升高且變?yōu)楦哂陔妷篤M1，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子并導(dǎo)致Q輸出端子上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖健D6是在不連續(xù)傳導(dǎo)模式(DCM)模式中運(yùn)行的脈沖斜坡調(diào)制器18的時序圖120。在運(yùn)行時，輸入信號Dth、Vb、Vkpm、Vmi和Vt分別出現(xiàn)在脈沖斜波調(diào)制器18的輸入端子18A、18B、18D、18C、18E和18F (圖I和圖2所示)。電流源70連接在輸入端子18D與18C之間(圖I和圖2所示)。響應(yīng)晶體管66的控制電極上的輸入信號，流動穿過電流源70的電流作為電流Ib源且響應(yīng)電流Ib在比較器50的非反相輸入端子即輸入端子18C上出現(xiàn)信號VM。電流源110連接在輸入端子18E與18F之間且響應(yīng)晶體管106的控制電極上的輸入信號，電流源110作為電流It源，該電流It用于在比較器52的反相輸入端子即輸入端子18E上產(chǎn)生電壓信號VKPM1。圖6是示出信號Votp、Vb、Dth、VM、Vkpmi、Vt和脈沖信號DUTY_10的時序圖?，F(xiàn)參考圖I和圖2，在時間h前，在鎖存器60的輸出端子64即Qbar輸出端子上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端子上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm大致等于電壓Vb且電容器68充電至大致等于電壓Vb的電壓。由于在時間h前電壓Vkpm低于電壓Votp,所以比較器50在輸出端子64上產(chǎn)生邏輯低電壓。當(dāng)時間從時間h前的一個時間接近時間h時，將電壓Vkpmi鉗位為電壓電平Dth。響應(yīng)在時間t0處電壓Vtomp升高并突破電壓電平Dth，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子并導(dǎo)致Q輸出端子62即輸出端子18G上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。?yīng)注意鎖存器60的Q輸出端子62充當(dāng)斜波脈沖調(diào)制器18的輸出端子18G且Q輸出端子62上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號DUTY_10。輸出端子62上的邏輯高電壓開啟晶體管106，該晶體管106將輸入端子18E上的電壓Vkpmi設(shè)置為大致等于電壓Vt的電壓。此外，鎖存器60在輸出端子64上產(chǎn)生邏輯低電壓，該邏輯低電壓關(guān)閉晶體管66。電流源70作為電流Ib源，該電流Ib使電容器68充電使得輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm以大約IB/C68伏/秒的速率升高。因此，比較器50的非反相輸入端子上的電壓Vkpm為具有大約IB/C68的斜率的斜坡信 號。在時間h處，電壓Vtomp突破電壓Vkpm的電壓電平且在時間L后變?yōu)榈陀陔奡VM。響應(yīng)電壓Votp變?yōu)榈陀陔妷篤kpm和鎖存器60的設(shè)置輸入端子上的邏輯低電壓電平，在輸出端子62上出現(xiàn)邏輯低電壓電平，該邏輯低電壓電平關(guān)閉晶體管106。電流源110作為電流It源，該電流It使電容器108充電使得輸入端子18E即比較器52的反相輸入端子上的電壓Vkpmi以大約1T/C1(I8伏/秒的速率下降。因此，比較器52的非反相輸入端子上的電壓Vepm1從大約時間h至大約時間ti為大致恒定電壓；從大約時間ti至大約時間t2為斜坡信號，該斜坡信號具有It/C1(i8的負(fù)斜率；且從大約時間t2至大約時間t3為大致恒定電壓信號。在時間h處，出現(xiàn)在輸出端子62上的脈沖信號DUTY_10轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖健Ｃ}沖信號DUTY_10為邏輯高電壓的持續(xù)時間大致等于電壓Vkpm的斜坡部分的持續(xù)時間。脈沖信號DUTY_10為邏輯低電壓的持續(xù)時間大致等于電壓Vkpmi的斜坡部分的時間與電壓Vkpmi為電壓電平Dth的時間之和。在時間h與t2之間，在鎖存器60的輸出端子64即Qbar輸出端上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端子62上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm大致等于電壓Vb且電容器68充電至大致等于電壓Vb的電壓。由于在時間h與t2之間電壓Vkpm低于電壓Dth,所以比較器50在輸出端子54上產(chǎn)生邏輯低電壓。響應(yīng)在時間t3處電壓Votp升高并突破電壓電平Dth，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子。響應(yīng)鎖存器60的設(shè)置輸入端子上的邏輯高電壓，Q輸出端子62上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。因此，脈沖信號DUTY_10轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。如上所述，鎖存器60的Q輸出端子62充當(dāng)斜坡脈沖調(diào)制器18的輸出端子18G且Q輸出端子62上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號DUTY_10。響應(yīng)在時間t2處電壓Vkpmi下降且變?yōu)榈陀陔妷篋th,二極管116開啟，將電壓Vmn鉗位為大致等于電壓Dth的電壓。應(yīng)注意將電壓Vkpmi鉗位為大致等于電壓Dth減去跨二極管116的電壓的電壓電平。從約時間丨2至約時間t3，電流源110作為電流It源，該電流It使電容器108放電。在約時間t3處，比較器52的反相輸入端上的電壓變?yōu)榈陀谄浞欠聪蜉斎攵松系碾妷海瑢?dǎo)致比較器52在輸出端56上產(chǎn)生邏輯高電壓。響應(yīng)邏輯高電壓，鎖存器60在輸出端62上產(chǎn)生邏輯高電壓，該邏輯高電壓開啟晶體管106并導(dǎo)致電壓Vkpmi轉(zhuǎn)變?yōu)殡妷弘娖絍t。此外，鎖存器60在輸出端64上產(chǎn)生邏輯低電壓，該邏輯低電壓關(guān)閉晶體管66。響應(yīng)晶體管66關(guān)閉，電流源70作為電流Ib源，該電流Ib使電容器68充電使得輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm以大約IB/C68伏/秒的速率升高。因此，比較器50的非反相輸入端子上的電壓Vkpm為具有大約IB/C68的斜率的斜坡信號。圖7是在不連續(xù)傳導(dǎo)模式(DCM)模式中運(yùn)行的脈沖斜坡調(diào)制器102的時序圖130。在運(yùn)行時，輸入信號V。-、Dth, Vb、Vkpm和VKPM1、Vt分別出現(xiàn)在脈沖斜坡調(diào)制器18的輸入端子18A、18B、18D、18C、18E和18F上(圖I和圖2所示)。電流源70連接在輸入端子18D與18C之間。響應(yīng)晶體管66的控制電極上的輸入信號，流動穿過電流源70的電流作為電流Ib源且響應(yīng)電流Ib在比較器50的非反相輸入端子即輸入端子18C上出現(xiàn)信號VKPM。電流源110連接在輸入端子18E與18F之間且響應(yīng)晶體管106的控制電極上的輸入信號，電流源110作為電流It源，該電流It用于在比較器52的反相輸入端子即輸入端子18E上產(chǎn)生電壓信號Vkpmi。圖7是示出信號VOTP、VB、Dth、Vm、Vepmi, Vt和脈沖信號DUTY_150的時序圖。在時間h前，在鎖存器60的輸出端子64即Qbar輸出端上出現(xiàn)邏輯高 電壓電平且在鎖存器60的輸出端子62即Q輸出端子上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm大致等于電壓Vb且電容器68充電至大致等于電壓Vb的電壓。由于在時間tQ前電壓Vb低于電壓Votp,所以比較器50在輸出端子64上產(chǎn)生邏輯低電壓。當(dāng)時間從時間h前的一個時間接近時間h時，將電壓Vmi鉗位為電壓電平Dth。響應(yīng)在時間h處電壓Vtomp升高并突破電壓電平Dth，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子。響應(yīng)鎖存器60的設(shè)置輸入端子上的邏輯高電壓，Q輸出端子62即輸出端子18G上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖健?yīng)注意鎖存器60的Q輸出端子62充當(dāng)斜坡脈沖調(diào)制器18的輸出端子18G且Q輸出端子62上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號DUTY_150。輸出端子62上的邏輯高電壓觸發(fā)單穩(wěn)態(tài)觸發(fā)器152，該單穩(wěn)態(tài)觸發(fā)器152開啟晶體管106達(dá)預(yù)定的周期，將輸入端子18E上的電壓Vkpmi設(shè)置為大致等于電壓Vt的電壓。應(yīng)注意在假設(shè)單穩(wěn)態(tài)觸發(fā)器152的持續(xù)時間與時間h與t3之間的時間相比非常短的情況下繪制時序圖130。因此，圖7所示的信號Vkpmi表現(xiàn)為從時間h開始下降。并未針對圖5作出此假設(shè)。此外，輸出端子62上的邏輯高電壓導(dǎo)致鎖存器60在輸出端子64上產(chǎn)生邏輯低電壓，該邏輯低電壓關(guān)閉晶體管66。電流源70作為電流Ib源，該電流Ib使電容器68充電使得輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm以大約IB/C68伏/秒的速率升高。因此，比較器50的非反相輸入端子上的電壓Vkpm為具有IB/C68的斜率的斜坡信號。在時間h處，電壓Vtomp突破電壓Vkpm的電壓電平且在時間L后變?yōu)榈陀陔?amp;VM。響應(yīng)電壓Votp變?yōu)榈陀陔妷篤kpm和鎖存器60的設(shè)置輸入端子上的邏輯低電壓電平，在輸出端子62上出現(xiàn)邏輯低電壓電平，該邏輯低電壓電平關(guān)閉晶體管106。電流源110作為電流It源，該電流It使電容器108充電使得輸入端子18E即比較器52的反相輸入端子上的電壓％ 以大約IT/C二伏/秒的速率下降。因此，比較器52的非反相輸入端子上的電壓Vkpmi從大約時間h至大約時間t2為斜坡信號，該斜坡信號具有大約IT/C1(I8的負(fù)斜率，且從大約時間t2至大約時間t3為大致恒定電壓信號。在時間h處，出現(xiàn)在輸出端子62上的脈沖信號DUTY_150轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖?。脈沖信號DUTY_150為邏輯高電壓的持續(xù)時間大致等于電壓Vm的斜坡部分的持續(xù)時間。脈沖信號DUTY_150為邏輯低電壓的持續(xù)時間大致等于電壓Vmn的斜坡部分的時間與電壓Vkpmi為電壓電平Dth的時間之和。在時間tQ與t2之間，在鎖存器60的輸出端子64即Qbar輸出端子上出現(xiàn)邏輯高電壓電平且在鎖存器60的輸出端子62即Q輸出端子62上出現(xiàn)邏輯低電壓電平。輸出端子64上的邏輯高電壓電平出現(xiàn)在晶體管66的柵極端子上并開啟晶體管66。因此，輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm大致等于電壓Vb且電容器68充電至大致等于電壓Vb的電壓。由于在h與t2之間電壓Vkpm低于電壓Vtomp,所以比較器50在輸出端子54上產(chǎn)生邏輯低電壓。響應(yīng)在時間t3處電壓Votp升高并突破電壓電平Dth，比較器52在其輸出端上產(chǎn)生邏輯高電壓，該信號經(jīng)由輸出端子56輸送至鎖存器60的設(shè)置輸入端子。響應(yīng)鎖存器60的設(shè)置輸入端子上的邏輯高電壓，Q輸出端子62上的信號轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖健Ｈ缟纤?，鎖存器60的Q輸出端子62充當(dāng)斜坡脈沖調(diào)制器18的輸出端子18G且Q輸出端子62上的信號充當(dāng)傳輸至驅(qū)動電路12的輸入端子的脈沖信號DUTY_150。響應(yīng)在時間t2處電壓Vkpmi下降且變低至電壓Dth，二極管116開啟，將電SVmi鉗位為大致等于電壓Dth的電壓。應(yīng)注意將電壓Vkpmi鉗位為大致等于電壓Dth減去跨二極管116的電壓的電壓電平。從約時間t2至約時間t3，電流源110作為電流It源，該電流It使電容器108放電。在約時間t3處，比較器52的反相輸入端上的電壓變?yōu)榈陀谄浞欠聪蜉斎攵松系碾妷?，?dǎo)致比較器52在輸出端56上產(chǎn)生邏輯高電壓。響應(yīng)邏輯高電壓，鎖存器60在輸出端62上產(chǎn)生邏輯高電壓，該邏輯高電壓開啟晶體管106并導(dǎo)致電壓Vkpmi轉(zhuǎn)變?yōu)殡妷弘娖絍t。此外，鎖存器60在輸出端64上產(chǎn)生邏輯低電壓，該邏輯低電壓關(guān)閉晶體管66。響應(yīng)晶體管66關(guān)閉，電流源70作為電流Ib源，該電流Ib使電容器68充電使得輸入端子18C即比較器50的非反相輸入端子上的電壓Vkpm以大約IB/C68伏/秒的速率升高。因此，比較器50的非反相輸入端子上的電壓Vkpm為具有大約IB/C68的斜率的斜坡信號。
響應(yīng)在時序圖115 (圖3)、120 (圖6)、130 (圖7)中的時間&處和在時序圖155 (圖
5)中的時間t2處電壓Vtomp變?yōu)榇笾碌扔谛盘朧m，信號Vkpm復(fù)位為其最小值。響應(yīng)電壓Votp變?yōu)榇笾碌扔谛盘朧kpmi，信號Vkpm升高且信號Vkpmi設(shè)置為其最大值。這抑制信號Votp再次觸發(fā)開啟信號且藉此抑制雙脈沖的產(chǎn)生。圖8是根據(jù)本發(fā)明的實施方案的電壓調(diào)節(jié)器200的電路示意圖。與電壓調(diào)節(jié)器10相同，電壓調(diào)節(jié)器200包括驅(qū)動電路12、切換裝置14和16、補(bǔ)償電路20、感應(yīng)器22、加法器21、電流感測電路26、負(fù)載電容器28和負(fù)載30。電壓調(diào)節(jié)器200包括恒定導(dǎo)通時間(COT)調(diào)制器202而非如圖I所示的脈沖斜坡調(diào)制器。恒定導(dǎo)通時間調(diào)制器202具有輸入端子202A、202B、202C、202D和202E和輸出端子202F。類似于圖I所示的斜波脈沖調(diào)制器18，恒定導(dǎo)通時間調(diào)制器202被構(gòu)造來響應(yīng)補(bǔ)償信號運(yùn)行并產(chǎn)生脈沖信號DUTY_200。因此，電壓調(diào)節(jié)器200的構(gòu)造類似于電壓調(diào)節(jié)器10的構(gòu)造。圖9是根據(jù)本發(fā)明的實施方案的恒定導(dǎo)通時間調(diào)制器202的電路示意圖。恒定導(dǎo)通時間調(diào)制器202包括比較器52，該比較器52具有非反相輸入端子、反相輸入端子和輸出端子56。比較器52的反相輸入端子經(jīng)過耦合用于接收恒定導(dǎo)通時間調(diào)制信號Voti且非反相輸入端子經(jīng)過耦合用于接收補(bǔ)償信號VroMP。比較器52的非反相輸入端子充當(dāng)輸入端子202A。輸出端子56連接至鎖存器60的設(shè)置輸入端子。鎖存器60的Q輸出端子62透過恒定導(dǎo)通時間反饋網(wǎng)絡(luò)204連接至鎖存器60的復(fù)位輸入端子。恒定導(dǎo)通時間反饋網(wǎng)絡(luò)204具有輸入端子206和輸出端子208，其中輸入端子206連接至鎖存器60的輸出端子62。輸出端子208連接至鎖存器60的復(fù)位輸入端子，其中該連接形成輸入端子202C。例如，恒定導(dǎo)通時間反饋網(wǎng)絡(luò)204可由耦合至定時器的單穩(wěn)態(tài)觸發(fā)器組成，其中輸入端子206充當(dāng)單穩(wěn)態(tài)觸發(fā)器的輸入端子且輸出端子208充當(dāng)定時器的輸出端子。此外，鎖存器60的Q輸出端子62連接至晶體管256，該晶體管256具有控制電極和一對載流電極。例如，控制電極為柵極電極或柵極端子且載流電極包括源極電極或端子和漏極電極或端子。晶體管256的源極端子通常連接至電容器258的端子和比較器52的反相輸入端子以形成可充當(dāng)輸入端子202E的節(jié)點(diǎn)。在比較器52的反相輸入端子上出現(xiàn)恒定導(dǎo)通時間調(diào)制信號VeOT1。晶體管256的漏極端子連接至電容器258的另一個端子以形成可充當(dāng)輸入端子202D的節(jié)點(diǎn)。電流源206連接在輸入端子202E與202D之間且電壓源112連接至輸入端子202D。晶體管256、電容器258和電流源260可稱作斜坡產(chǎn)生電路261。二極管262具有連接至輸入端子202E的陰極和充當(dāng)輸入端子202B的陽極。電壓源114耦合至輸入端子202B。電壓源112提供電壓Vt且電壓源114提供電壓Dth。鎖存器60的輸出端子62、恒定導(dǎo)通時間反饋網(wǎng)絡(luò)204的輸入端子206和晶體管256的柵極電極形成輸出端子202F，該輸出端子202F連接至驅(qū)動電路12的輸入端子(圖8所示)。
在運(yùn)行時,輸入信號Vcxmp f禹合至輸入端子202A且電壓Vcxm形成在恒定導(dǎo)通時間調(diào)制器202的端子202E上(圖8和圖9所示)。圖10是一個時序圖212，其示出信號VOTP、Dth、出現(xiàn)在輸入端子202C上的脈沖信號COTm、出現(xiàn)在輸入端子202E上的信號Vam和出現(xiàn)在輸出端子202F上的脈沖信號DUTY_200。現(xiàn)參考圖9和圖10，在時間tQ前，電SVotp低于電壓Vron ；電壓Voti接近電壓電平Dth ;且輸出端62上的電壓為邏輯低電壓電平。因此，晶體管256關(guān)閉。響應(yīng)在時間tQ處補(bǔ)償信號Vtomp大致等于電壓Dth，比較器52在輸出端56上產(chǎn)生邏輯高電壓，通過鎖存器60將該邏輯高電壓鎖存至輸出端62。因此，脈沖信號DUTY_200轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。輸出?2上的邏輯高電壓出現(xiàn)在晶體管256的柵極電極上并開啟晶體管256，導(dǎo)致電壓Vron轉(zhuǎn)變?yōu)殡妷弘娖絍t。在約時間&處，輸出端62上的邏輯高電壓觸發(fā)恒定導(dǎo)通時間調(diào)制器204的單穩(wěn)態(tài)觸發(fā)器，該單穩(wěn)態(tài)觸發(fā)器產(chǎn)生脈沖信號C0TaK。響應(yīng)輸入端202C上的脈沖信號COTm,鎖存器60在輸出端62上產(chǎn)生邏輯低輸出信號。輸出端62上的邏輯低輸出電壓關(guān)閉晶體管256。電流源260作為電流It源，該電流It使電容器258充電使得輸入端子202E即比較器52的反相輸入端子上的電壓Vam以大約IT/C258伏/秒的速率下降。因此，比較器52的非反相輸入端子上的電壓Vam從大約時間h至大約時間h為大致恒定電壓且從大約時間h至大約時間t2為斜坡信號，該斜坡信號具有IT/C258的負(fù)斜率，其中It為源自電流源260的電流且C258為電容器258的電容值。在時間&處，出現(xiàn)在輸出端子62上的脈沖信號DUTY_200轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖?。脈沖信號DUTY_200為邏輯高電壓的持續(xù)時間大致等于電壓Voti的恒定電壓部分的持續(xù)時間。為邏輯低電壓的脈沖信號DUTY_200的持續(xù)時間大致等于電壓Vam的斜坡部分。應(yīng)注意在假設(shè)單穩(wěn)態(tài)觸發(fā)器的持續(xù)時間與時間h與t2之間的時間相比非常短的情況下繪制時序圖212。因此，圖10所示的信號Voti表現(xiàn)為從時間h開始下降。在時間t2處且響應(yīng)補(bǔ)償信號Votp大致等于電壓Dth，比較器52在輸出端56上產(chǎn)生邏輯高電壓，通過鎖存器60將該邏輯高電壓鎖存至輸出端62。因此，脈沖信號DUTY_200轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。輸出?2上的邏輯高電壓出現(xiàn)在晶體管256的柵極電極上并開啟晶體管256，導(dǎo)致電壓Vron轉(zhuǎn)變?yōu)殡妷弘娖絍t。在約時間t3處，輸出端62上的邏輯高電壓觸發(fā)恒定導(dǎo)通時間調(diào)制器204的單穩(wěn)態(tài)觸發(fā)器，該單穩(wěn)態(tài)觸發(fā)器產(chǎn)生脈沖信號C0TaK。響應(yīng)輸入端202C上的脈沖信號COTm,鎖存器60在輸出端62上產(chǎn)生邏輯低輸出信號。輸出端62上的邏輯低輸出電壓關(guān)閉晶體管256。電流源260作為電流It源，該電流It使電容器258充電使得輸入端子202E即比較器52的反相輸入端子上的電壓Vam以大約IT/C258伏/秒的速率下降。因此，比較器52的非反相輸入端子上的電壓Voti從大約時間t2至大約時間t3為大致恒定電壓且從大約時間t3至大約時間t4為斜坡信號，該斜坡信號具有IT/C258的負(fù)斜率。在時間t3處，出現(xiàn)在輸出端子62上的脈沖信號DUTY_200轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖?。脈沖信號DUTY_200為邏輯高電壓的持續(xù)時間大致等于電壓Voti的恒定電壓部分的持續(xù)時間。為邏輯低電壓的脈沖信號DUTY_200的持續(xù)時間大致等于電壓Voti的斜坡部分。在時間t4處且響應(yīng)補(bǔ)償信號Votp大致等于電壓Dth，比較器52在輸出端56上產(chǎn)生邏輯高電壓，通過鎖存器60將該邏輯高電壓鎖存至輸出端62。因此，脈沖信號DUTY_200轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖健］敵龆?2上的邏輯高電壓出現(xiàn)在晶體管256的柵極電極上并開啟晶體管256，導(dǎo)致電壓Vron轉(zhuǎn)變?yōu)殡妷弘娖絍t。圖11是根據(jù)本發(fā)明的實施方案的恒定導(dǎo)通時間調(diào)制器300的電路示意圖。應(yīng)注意恒定導(dǎo)通時間調(diào)制器300的輸入/輸出構(gòu)造可以與恒定導(dǎo)通時間調(diào)制器202的輸入/輸出構(gòu)造相同。因此，可以用 恒定導(dǎo)通時間調(diào)制器300取代恒定導(dǎo)通時間調(diào)制器202。還應(yīng)注意參考圖8描述的電壓調(diào)節(jié)器200的運(yùn)行還可應(yīng)用于恒定導(dǎo)通時間調(diào)制器300取代恒定導(dǎo)通時間調(diào)制器202的實施方案。如參考圖9所述，恒定導(dǎo)通時間調(diào)制器300包括比較器52、鎖存器60、恒定導(dǎo)通時間調(diào)節(jié)器204、晶體管256、電容器258和二極管262。此外，恒定導(dǎo)通時間調(diào)制器300包括連接在輸出端子62與晶體管256的柵極之間的單穩(wěn)態(tài)觸發(fā)器302。電壓源112連接至輸入端子202D ;電壓源114連接至輸入端子2028 ;且電流源260連接在輸入端子202E與202D之間。輸出端子202F連接至驅(qū)動電路12的輸入端子(圖4所示)。在運(yùn)行時,輸入信號Vcxmp f禹合至輸入端子202A且電壓Vcmt2形成在恒定導(dǎo)通時間調(diào)制器202的端子202E上(圖8和圖11所示)。圖12是一個時序圖300，其示出信號VOTP、Dth、出現(xiàn)在輸入端子202C上的脈沖信號COTm、出現(xiàn)在輸入端子202E上的斜坡信號Vcqt2和出現(xiàn)在輸出端子202F上的脈沖信號DUTY_300?，F(xiàn)參考圖11和圖12，在時間tQ前，電壓Vcomp低于電壓Vtot2,電壓Vcmt2接近電壓電平Dth且輸出端62上的電壓為邏輯低電壓電平。因此，晶體管256關(guān)閉。響應(yīng)在時間h處補(bǔ)償信號Vtomp大致等于電壓Dth，比較器52在輸出端56上產(chǎn)生邏輯高電壓，通過鎖存器60將該邏輯高電壓鎖存至輸出端62。因此，脈沖信號DUTY_300轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。輸出端?2上的邏輯高電壓電平出現(xiàn)在單穩(wěn)態(tài)觸發(fā)器302的輸入端子上并觸發(fā)單穩(wěn)態(tài)觸發(fā)器302。因此，在晶體管256的控制電極上出現(xiàn)邏輯高電壓，開啟晶體管256，該晶體管256將輸入節(jié)點(diǎn)202E上的電壓Vot2設(shè)置為大致等于電壓Vt的電壓。單穩(wěn)態(tài)觸發(fā)器302在晶體管106的控制電極上形成邏輯高電壓達(dá)一個固定時間周期。此固定時間周期在時間^處結(jié)束。因此，在時間^處，單穩(wěn)態(tài)觸發(fā)器302回復(fù)至其穩(wěn)定狀態(tài)，關(guān)閉晶體管106。電流源260作為電流It源，該電流It使電容器258充電使得輸入端子202E即比較器52的反相輸入端子上的電壓以大約IT/C258伏/秒的速率降低。因此，比較器52的非反相輸入端子上的電壓Voti從大約時間h至大約時間h為大致恒定電壓且從大約時間h至大約時間t3為斜坡信號且具有IT/C1(I8的負(fù)斜率。在約時間t2處，輸出端62上的邏輯高電壓觸發(fā)恒定導(dǎo)通時間調(diào)制器204的單穩(wěn)態(tài)觸發(fā)器，該單穩(wěn)態(tài)觸發(fā)器產(chǎn)生脈沖信號C0Tm。響應(yīng)輸入端202C上的脈沖信號COTm,鎖存器60在輸出端62上產(chǎn)生邏輯低輸出信號。因此，在時間t2處，脈沖信號DUTY_300轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖?。比較器52的非反相輸入端子上的電壓Vot2從大約時間h至大約時間
為大致恒定電壓且從大約時間h至大約時間t3為斜坡信號，該斜坡信號具有IT/C258的負(fù)斜率。響應(yīng)在時間t3處補(bǔ)償信號Votp大致等于電壓Dth，比較器52在輸出端56上產(chǎn)生邏輯高電壓，通過鎖存器60將該邏輯高電壓鎖存至輸出端62。因此，脈沖信號DUTY_300轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。輸出端?2上的邏輯高電壓電平出現(xiàn)在單穩(wěn)態(tài)觸發(fā)器302的輸入端子上并觸發(fā)單穩(wěn)態(tài)觸發(fā)器302。因此，在晶體管256的控制電極上出現(xiàn)邏輯高電壓，開啟晶體管256，該晶體管256將輸入節(jié)點(diǎn)202E上的電壓Vot2設(shè)置為大致等于電壓Vt的電壓。單穩(wěn)態(tài)觸發(fā)器302在晶體管106的控制電極上形成邏輯高電壓達(dá)一個固定時間周期。此固定時間周期在時間t4處結(jié)束。因此，在時間t4處， 單穩(wěn)態(tài)觸發(fā)器302回復(fù)至其穩(wěn)定狀態(tài)，關(guān)閉晶體管106。電流源260作為電流It源，該電流It使電容器258充電使得輸入端子202E即比較器52的反相輸入端子上的電壓以大約IT/C258伏/秒的速率降低。因此，比較器52的非反相輸入端子上的電壓Vot2從大約時間t3至大約時間t4為大致恒定電壓且從大約時間h至大約時間t4為斜坡信號且具有IT/C1(I8的負(fù)斜率。在約時間t5處，輸出端62上的邏輯高電壓觸發(fā)恒定導(dǎo)通時間調(diào)制器204的單穩(wěn)態(tài)觸發(fā)器，該單穩(wěn)態(tài)觸發(fā)器產(chǎn)生脈沖信號C0Tm。響應(yīng)輸入端202C上的脈沖信號COTm,鎖存器60在輸出端62上產(chǎn)生邏輯低輸出信號。因此，在時間t5處，脈沖信號DUTY_300轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖?。比較器52的非反相輸入端子上的電壓Vot2從大約時間t3至大約時間t4為大致恒定電壓且從大約時間t4至大約時間t6為斜坡信號，該斜坡信號具有IT/C258的負(fù)斜率。響應(yīng)在時間t6處補(bǔ)償信號Votp大致等于電壓Dth，比較器52在輸出端56上產(chǎn)生邏輯高電壓，通過鎖存器60將該邏輯高電壓鎖存至輸出端62。因此，脈沖信號DUTY_300轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。輸出端?2上的邏輯高電壓電平出現(xiàn)在單穩(wěn)態(tài)觸發(fā)器302的輸入端子上并觸發(fā)單穩(wěn)態(tài)觸發(fā)器302。因此，在晶體管256的控制電極上出現(xiàn)邏輯高電壓，開啟晶體管256，該晶體管256將輸入節(jié)點(diǎn)202E上的電壓Vot2設(shè)置為大致等于電壓Vt的電壓。單穩(wěn)態(tài)觸發(fā)器302在晶體管106的控制電極上形成邏輯高電壓達(dá)一個固定時間周期。此固定時間周期在時間t7處結(jié)束。因此，在時間t7處，單穩(wěn)態(tài)觸發(fā)器302回復(fù)至其穩(wěn)定狀態(tài)，關(guān)閉晶體管106。電流源260作為電流It源，該電流It使電容器258充電使得輸入端子202E即比較器52的反相輸入端子上的電壓以大約IT/C258伏/秒的速率降低。因此，比較器52的非反相輸入端子上的電壓Vot2從大約時間t6至大約時間t7為大致恒定電壓且從大約時間t7開始為斜坡信號。圖13是在不連續(xù)傳導(dǎo)模式(DCM)中運(yùn)行的脈沖斜坡調(diào)制器202的時序圖350。該運(yùn)行類似于參考圖9和圖10描述的恒定導(dǎo)通時間調(diào)制器202的運(yùn)行，除在時序圖350中的時間t2處二極管262開啟并將信號Vtot2鉗位為電壓電平Dth外。響應(yīng)于信號，Vcot2變?yōu)榈陀陔妷篋th。應(yīng)了解可將信號Vot2鉗位為大致等于低于電壓Dth的二極管電壓降的電壓。類似于圖10的時序圖212中所示的運(yùn)行，響應(yīng)在時間t2處補(bǔ)償信號Votp大致等于電壓Dth，比較器52在輸出端56上產(chǎn)生邏輯高電壓，通過鎖存器60將該邏輯高電壓鎖存至輸出端62。因此，脈沖信號DUTY_200轉(zhuǎn)變?yōu)檫壿嫺唠妷弘娖?。輸出?2上的邏輯高電壓出現(xiàn)在晶體管256的柵極電極上并開啟晶體管256，導(dǎo)致電壓Voti轉(zhuǎn)變?yōu)殡妷弘娖絍T。圖14是在不連續(xù)傳導(dǎo)模式(DCM)中運(yùn)行的脈沖斜坡調(diào)制器300的時序圖400。該運(yùn)行類似于參考圖11和圖12描述的脈沖斜坡調(diào)制器300的運(yùn)行，除響應(yīng)脈沖信號DUTY_300轉(zhuǎn)變?yōu)檫壿嫺郀顟B(tài)，信號Vot2轉(zhuǎn)變?yōu)殡妷弘娖絍t且開始以IT/C258伏/秒的速率下降外。應(yīng)注意在假設(shè)單穩(wěn)態(tài)觸發(fā)器302的持續(xù)時間與時間h與t3之間的時間相比非常短的情況下繪制時序圖400。因此，圖14所示的信號Vot2表現(xiàn)為從時間h處開始下降。到此應(yīng)了解已提供一種切換電源控制器和一種控制切換電源的方法。根據(jù)本發(fā)明的實施方案的優(yōu)點(diǎn)在于其減輕由切換電源內(nèi)的信號延遲和相位滯后產(chǎn)生的穩(wěn)定性問題。此夕卜，其減輕系統(tǒng)內(nèi)的分諧波振蕩的效果。另一個優(yōu)點(diǎn)在于在輕負(fù)載條件下切換電源可在較低切換頻率下運(yùn)行。
雖然本文中已公開特定實施方案，但是本發(fā)明并不旨在受限于所公開的實施方案。本領(lǐng)域的技術(shù)人員了解可不脫離本發(fā)明的精神的情況下進(jìn)行修改和變化。本發(fā)明旨在涵蓋屬于隨附權(quán)利要求書范圍內(nèi)的所有這些修改和變化。
權(quán)利要求
1.一種用于控制切換電源的方法，其包括 產(chǎn)生補(bǔ)償信號； 響應(yīng)于將所述補(bǔ)償信號與第一信號作比較而產(chǎn)生第一比較信號，所述第一信號具有斜坡部分和大致恒定部分； 響應(yīng)于將所述補(bǔ)償信號與第二信號作比較而產(chǎn)生第二比較信號，所述第二信號具有斜坡部分和大致恒定部分；和 根據(jù)所述第一比較信號和所述第二比較信號產(chǎn)生脈沖信號。
2.根據(jù)權(quán)利要求I所述的方法，其中產(chǎn)生所述補(bǔ)償信號包括 感測電流； 響應(yīng)于已感測到所述電流而產(chǎn)生第一電壓信號； 產(chǎn)生第二電壓信號； 通過將所述第一電壓信號與所述第二電壓信號求和而產(chǎn)生求和信號；和 響應(yīng)于將所述求和信號與第三電壓信號作比較而產(chǎn)生所述補(bǔ)償信號。
3.根據(jù)權(quán)利要求I所述的方法，其中所述第一信號的所述斜坡部分具有正斜率且所述第二信號的所述斜坡部分具有負(fù)斜率。
4.根據(jù)權(quán)利要求I所述的方法，還包括響應(yīng)于所述補(bǔ)償信號等于或超過第一電壓而產(chǎn)生所述第一信號的所述斜坡部分。
5.根據(jù)權(quán)利要求I所述的方法，還包括響應(yīng)于所述補(bǔ)償信號變?yōu)橹辽俚扔谒龅谝恍盘柕乃鲂逼虏糠侄a(chǎn)生所述第二信號的所述斜坡部分。
6.根據(jù)權(quán)利要求I所述的方法，還包括響應(yīng)于所述第二信號下降至等于或低于第一電壓電平的電壓而將所述第二信號鉗位為所述第一電壓電平。
7.根據(jù)權(quán)利要求6所述的方法，還包括響應(yīng)于所述脈沖信號轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖蕉a(chǎn)生所述第二信號的所述斜坡部分。
8.根據(jù)權(quán)利要求7所述的方法，其中產(chǎn)生所述第二信號的所述斜坡部分包括 關(guān)閉第一晶體管；和 使第一電容器充電。
9.根據(jù)權(quán)利要求8所述的方法，其中產(chǎn)生所述第一信號的所述斜坡部分包括 關(guān)閉第二晶體管；和 使第二電容器充電。
10.根據(jù)權(quán)利要求6所述的方法，其中將所述第二信號鉗位為所述第一電壓電平包括開啟晶體管。
11.根據(jù)權(quán)利要求6所述的方法，還包括響應(yīng)于所述補(bǔ)償信號變?yōu)橹辽俚扔谒龅谝恍盘柕乃鲂逼虏糠侄鴮⑺龅谝恍盘栐O(shè)置為第二電壓電平。
12.根據(jù)權(quán)利要求I所述的方法，還包括響應(yīng)于所述脈沖信號轉(zhuǎn)變?yōu)檫壿嫷碗妷弘娖蕉鴮⑺龅诙盘栐O(shè)置為第二電壓電平。
13.根據(jù)權(quán)利要求I所述的方法，其中根據(jù)所述第一比較信號和第二比較信號產(chǎn)生所述脈沖信號包括鎖存所述第一比較信號和所述第二比較信號中的至少一個。
14.根據(jù)權(quán)利要求I所述的方法，還包括響應(yīng)于觸發(fā)單穩(wěn)態(tài)觸發(fā)器而產(chǎn)生所述第二信號的所述斜坡部分。
15.一種用于控制切換電源的方法，其包括 產(chǎn)生補(bǔ)償信號； 響應(yīng)于將所述補(bǔ)償信號與第一信號作比較而在鎖存器的第一輸入端處產(chǎn)生比較信號，所述第一信號具有斜坡部分和第一大致恒定部分； 在所述鎖存器的第二輸入端處產(chǎn)生脈沖信號；和 響應(yīng)于所述脈沖信號而產(chǎn)生所述第一信號的所述斜坡部分。
16.根據(jù)權(quán)利要求15所述的方法，還包括通過下列步驟而產(chǎn)生所述第一信號的所述斜坡部分 關(guān)閉晶體管；和 使電容器充電。
17.根據(jù)權(quán)利要求15所述的方法，還包括響應(yīng)于所述比較信號通過將所述第一信號鉗位為第一電平而產(chǎn)生所述第一信號的所述第一大致恒定部分。
18.根據(jù)權(quán)利要求15所述的方法，還包括響應(yīng)于觸發(fā)單穩(wěn)態(tài)觸發(fā)器而產(chǎn)生所述第一信號的所述斜坡部分。
19.根據(jù)權(quán)利要求15所述的方法，其中所述第一信號還包括第二大致恒定部分，所述第二大致恒定部分響應(yīng)于所述補(bǔ)償信號與第一電壓電平大致相同而產(chǎn)生。
20.一種切換電源控制器，其包括 第一比較器，其具有第一輸入端、第二輸入端和輸出端； 第一斜坡產(chǎn)生電路，其具有第一輸入端、第二輸入端和輸出端，所述輸出端I禹合至所述第一比較器的所述第一輸入端； 第二比較器，其具有第一輸入端、第二輸入端和輸出端，所述第二比較器的所述第一輸入端耦合至所述第一比較器的所述第二輸入端； 第二斜坡產(chǎn)生電路，其具有第一輸入端、第二輸入端和輸出端，所述輸出端I禹合至所述第二比較器的所述第二輸入端；和 鎖存器，其具有第一輸入端、第二輸入端和第一輸出端，所述第一斜坡產(chǎn)生電路的所述輸出端耦合至所述鎖存器的所述第一輸入端，且所述第二斜坡產(chǎn)生電路的所述輸出端耦合至所述鎖存器的所述第二輸入端。
21.根據(jù)權(quán)利要求20所述的切換電源控制器，其中所述第一斜坡產(chǎn)生電路包括 第一晶體管，其具有控制電極、第一載流電極和第二載流電極； 第一電容器，其具有分別耦合至所述第一晶體管的所述第一載流電極和所述第二載流電極的第一端子和第二端子；和 第一電流源，其具有耦合至所述第一晶體管的所述第一載流電極和所述第二載流電極的第一載流電極和第二載流電極。
22.根據(jù)權(quán)利要求21所述的切換電源控制器，其中所述第二斜坡產(chǎn)生電路包括 第二晶體管，其具有控制電極、第一載流電極和第二載流電極； 第二電容器，其具有分別耦合至所述第二晶體管的所述第一載流電極和所述第二載流電極的第一端子和第二端子；和 第二電流源，其具有耦合至所述第二晶體管的所述第一載流電極和所述第二載流電極的第一載流電極和第二載流電極。
23.根據(jù)權(quán)利要求20所述的切換電源控制器，還包括單穩(wěn)態(tài)觸發(fā)器，所述單穩(wěn)態(tài)觸發(fā)器耦合在所述鎖存器的所述輸出端與所述第二斜坡產(chǎn)生電路的所述第一輸入端之間。
24.一種切換電源控制器，其包括 比較器，其具有第一輸入端、第二輸入端和輸出端； 斜坡產(chǎn)生電路，其具有第一輸入端、第二輸入端和輸出端，所述斜坡產(chǎn)生電路的所述輸出端耦合至所述比較器的所述第一輸入端； 鎖存器，其具有第一輸入端、第二輸入端和第一輸出端，所述斜坡產(chǎn)生電路的所述輸出端耦合至所述鎖存器的所述第一輸入端；和 恒定導(dǎo)通時間反饋網(wǎng)絡(luò)，其具有耦合至所述鎖存器的所述第一輸出端的輸入端和耦合至所述鎖存器的所述第二輸入端的輸出端。
25.根據(jù)權(quán)利要求24所述的切換電源控制器，還包括單穩(wěn)態(tài)觸發(fā)器，所述單穩(wěn)態(tài)觸發(fā)器耦合在所述鎖存器的所述第一輸出端與所述斜坡產(chǎn)生電路的所述第一輸入端之間。
26.根據(jù)權(quán)利要求24所述的切換電源控制器，其中所述斜坡產(chǎn)生電路包括 晶體管，其具有控制電極、第一載流電極和第二載流電極； 電容器，其具有分別耦合至所述晶體管的所述第一載流電極和所述第二載流電極的第一端子和第二端子；和 電流源，其具有耦合至所述晶體管的所述第一載流電極和所述第二載流電極的第一載流電極和第二載流電極。
全文摘要
本發(fā)明涉及產(chǎn)生信號的方法及其結(jié)構(gòu)。根據(jù)實施方案，一種調(diào)制器包括比較器和斜坡產(chǎn)生電路。響應(yīng)將第一輸入信號與補(bǔ)償信號作比較而產(chǎn)生第一比較信號。響應(yīng)將第二輸入信號與所述補(bǔ)償信號作比較而產(chǎn)生第二比較信號。響應(yīng)所述第一比較信號而產(chǎn)生第一鎖存信號且響應(yīng)所述第二比較信號而產(chǎn)生第二鎖存信號。
文檔編號H03K7/00GK102629864SQ20121002455
公開日2012年8月8日 申請日期2012年2月6日 優(yōu)先權(quán)日2011年2月7日
發(fā)明者K·李 申請人:半導(dǎo)體元件工業(yè)有限責(zé)任公司