專利名稱：接收電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種接收電路，特別是有關(guān)于一種能兼容于具有不同規(guī)格需求的多個(gè)核心電路的接收電路。
背景技術(shù)：
圖I是現(xiàn)有技術(shù)中具有多輸出信號(hào)的接收電路的示意圖。請(qǐng)參閱圖1，接收電路I接收輸入信號(hào)SIN以及參考信號(hào)SREF，且接收電路I包含分別產(chǎn)生輸出信號(hào)0UT10與OUTll的路徑單元10與路徑單元11。接收電路I是核心電路所耦接的輸出/輸入(I/O)電路的 一部分。耦接接收電路I的此核心電路接收輸出信號(hào)0UT10及/或0UT11。路徑單元10用來(lái)產(chǎn)生符合殘余連續(xù)終結(jié)邏輯電路(stub series terminated logic, SSTL)標(biāo)準(zhǔn)的輸出信號(hào)0UT10給核心電路，例如雙倍數(shù)據(jù)速率(double data rate, DDR) I、DDRII、或DDRIII存儲(chǔ)器。路徑單元10根據(jù)SSTL標(biāo)準(zhǔn)來(lái)接收輸入信號(hào)SIN與參考信號(hào)SREF，且包含差分接收器100與電平移位器101。路徑單元11則用來(lái)產(chǎn)生符合低壓晶體管對(duì)晶體管邏輯(IoWvoltage transistor-transistor logic,LVTTL)標(biāo)準(zhǔn)的輸出信號(hào)OUT 11 給核心電路，例如移動(dòng)DDR或單倍數(shù)據(jù)速率(single data rate, SDR)存儲(chǔ)器。路徑單元11根據(jù)LVTTL標(biāo)準(zhǔn)而只接收輸入信號(hào)SIN，且包含單端接收器110以及電平移位器111。差分接收器100與單端接收器110都操作在1/0電源域(powerdomain)內(nèi)，且都接收1/0電源域的1/0電源電壓(power voltage) VDDH 以及 1/0 接地電壓(ground voltage) VSSH0 1/0 電源電壓 VDDH 的值可根據(jù)耦接接收電路I的核心電路的規(guī)格來(lái)決定。例如，當(dāng)核心電路是SDR存儲(chǔ)器時(shí)，1/0電源壓VDDH可設(shè)為3. 3V ;當(dāng)核心電路是DDRI存儲(chǔ)器時(shí)，1/0電源電壓VDDH可設(shè)為2. 5V ；當(dāng)核心電路是DDRII或移動(dòng)DDR存儲(chǔ)器時(shí)，1/0電源電壓VDDH可設(shè)為I. 8V ;而當(dāng)核心電路是DDRIII存儲(chǔ)器時(shí)，1/0電源電壓VDDH可設(shè)為I. 5V。電平移位器101與111接收1/0電源域的1/0電源電壓VDDH以及1/0接地電壓VSSH，且更接收核心電源域的核心電源電壓VDDL以及核心接地電壓VSSL。電平移位器101與111改變接收器100與110的各自輸出信號(hào)的電平，使得接收器100與110分別產(chǎn)生的輸出信號(hào)0UT10與0UT11處于核心電源域。核心電路則根據(jù)其規(guī)格需求來(lái)接收輸出信號(hào)0UT10及/或OUTlI。請(qǐng)參閱圖I以及圖2A 21，差分接收器100包含正接收端(+)(由圖2A 21的標(biāo)號(hào)DP來(lái)表示)及負(fù)接收端(_)(由圖2A 21的標(biāo)號(hào)DN來(lái)表示)以分別接收輸入信號(hào)SIN及參考信號(hào)SREF，且更包含輸出端(由圖2A 21的標(biāo)號(hào)OUT來(lái)表示)。圖2A 21是差分接收器100的各種電路架構(gòu)的示意圖。差分接收器100操作在1/0電源域中。圖2A 21的電路架構(gòu)是由厚柵極1/0裝置(例如具有厚柵極電介質(zhì)層的裝置)所形成，以能承受1/0電源域的1/0電源電壓VDDH、1/0接地電壓VSSH以及接收的信號(hào)SIN與SREF。因此，差分接收器100占用了較大的面積。具有低功率以及高速數(shù)據(jù)傳輸速率的存儲(chǔ)器的使用越來(lái)越普遍，例如低功率DDRII (low power DDRII, LPDDRII)存儲(chǔ)器。LPDDRII存儲(chǔ)器采用符合SSTL標(biāo)準(zhǔn)的信號(hào)，因此路經(jīng)單元10可以給LPDDRII存儲(chǔ)器使用。根據(jù)LTODRII存儲(chǔ)器的規(guī)格，1/0電源電壓VDDH必須低至I. 2V。因此，當(dāng)要求接收電路I能兼容于LPDDRII存儲(chǔ)器以及相異規(guī)格的其他存儲(chǔ)器(例如移動(dòng)DDR、DDR、以及DDRIII存儲(chǔ)器)時(shí)，要符合LPDDRII存儲(chǔ)器的高速數(shù)據(jù)傳輸速率要求變得更加困難。尤其是在路徑單元10內(nèi)由厚柵極I/O裝置所形成的差分接收器100中，至少有三個(gè)厚柵極I/O設(shè)備堆疊,導(dǎo)致電壓余量(voltage headroom)不足。因此，期望提供一種接收電路，其能兼容于具有相異規(guī)格需求的多個(gè)核心電路，尤其是，這些核心電路包含低電壓核心電路。

發(fā)明內(nèi)容
有鑒于此，特提供以下技術(shù)方案本發(fā)明的實(shí)施方式提供一種接收電路，適用于核心電路，該接收電路包含第一接收路徑單元。第一接收路徑單元用來(lái)接收輸入信號(hào)以及根據(jù)輸入信號(hào)輸出輸出信號(hào)至核心電路，第一接收路徑單元包含輸入緩沖器。輸入緩沖器操作在核心電源域中且接收第一箝制信號(hào)，當(dāng)輸入信號(hào)的電平實(shí)質(zhì)上等于或低于第一預(yù)設(shè)電壓電平時(shí)，輸入信號(hào)被傳送至輸 入緩沖器以作為第一箝制信號(hào)，且輸入緩沖器根據(jù)第一箝制信號(hào)來(lái)輸出處于核心電源域的輸出信號(hào)。本發(fā)明的實(shí)施方式另提供一種接收電路，適用于核心電路，該接收電路包含第一接收路徑單元以及第二接收路徑單元。第一接收路徑單元接收輸入信號(hào)以及根據(jù)輸入信號(hào)輸出第一輸出信號(hào)至核心電路，第一接收路徑單兀包含第一輸入緩沖器，第一輸入緩沖器操作在核心電源域中且接收第一箝制信號(hào)，當(dāng)該輸入信號(hào)的電平實(shí)質(zhì)上等于或低于第一預(yù)設(shè)電壓電平時(shí)，輸入信號(hào)被傳送至第一輸入緩沖器以作為第一箝制信號(hào)，且第一輸入緩沖器根據(jù)第一箝制信號(hào)來(lái)輸出處于核心電源域的第一輸出信號(hào)。第二接收路徑單元接收輸入信號(hào)以及根據(jù)輸入信號(hào)輸出第二輸出信號(hào)至核心電路，該第二接收路徑單元包含第二輸入緩沖器以及第一電平移位器，第二輸入緩沖器操作在輸入/輸出電源域中，第二輸入緩沖器接收輸入信號(hào)，且根據(jù)輸入信號(hào)輸出第一緩沖信號(hào)；以及第一電平移位器接收第一緩沖信號(hào)，且改變第一緩沖信號(hào)的電平以產(chǎn)生處于核心電源域的第二輸出信號(hào)。以上所述的接收電路能夠兼容于具有相異規(guī)格需求的多個(gè)核心電路，從而節(jié)省電壓余量及電路面積。


圖I是現(xiàn)有技術(shù)中具有多輸出信號(hào)的接收電路的示意圖。圖2A 21是圖I的接收電路中差分接收器的各種電路架構(gòu)的示意圖。圖3是根據(jù)本發(fā)明一個(gè)實(shí)施例的接收電路的示意圖。圖4A 41是圖3的接收電路中差分接收器的各種電路架構(gòu)的示意圖。圖5是圖3的接收路徑單元中電壓箝制器的實(shí)施例的示意圖。圖6是根據(jù)本發(fā)明另一實(shí)施例的接收電路的示意圖。圖7為根據(jù)本發(fā)明又一實(shí)施例的接收電路的示意圖。圖8為根據(jù)本發(fā)明再一實(shí)施例的接收電路的示意圖。圖9為根據(jù)本發(fā)明實(shí)施例產(chǎn)生圖5中使能信號(hào)的電路的示意圖。
具體實(shí)施例方式在說(shuō)明書(shū)及權(quán)利要求書(shū)當(dāng)中使用了某些詞匯來(lái)指稱特定的元件。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來(lái)稱呼同一個(gè)元件。本說(shuō)明書(shū)及權(quán)利要求書(shū)并不以名稱的差異作為區(qū)分元件的方式，而是以元件在功能上的差異作為區(qū)分的準(zhǔn)貝U。在通篇說(shuō)明書(shū)及權(quán)利要求項(xiàng)中所提及的「包含」為一開(kāi)放式的用語(yǔ)，故應(yīng)解釋成「包含但不限定于」。此外，「耦接」一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表第一裝置可直接電氣連接于第二裝置，或透過(guò)其它裝置或連接手段間接地電氣連接至第二裝置。圖3是根據(jù)本發(fā)明一個(gè)實(shí)施例的接收電路的示意圖。請(qǐng)參閱圖3，接收電路3包含接收路徑單元30，而此接收路徑單元30包含至少一個(gè)電壓箝制器300以及輸入緩沖器301。接收路徑單元30接收輸入信號(hào)SIN并輸出輸出信號(hào)0UT30。接收電路3可以是核心電路所耦接的輸入/輸出(I/O)電路的一部分。耦接接收電路3的核心電路可接收輸出信號(hào)0UT30。此核心電路可以是低電壓裝置，例如低功率DDRII (low power DDRII, LPDDRII) 存儲(chǔ)器。因此，接收路徑單元30必須輸出符合核心電路(例如LPDDRII存儲(chǔ)器)的規(guī)格要求的輸出信號(hào)0UT30。本領(lǐng)域的技術(shù)人員應(yīng)可了解，LPDDRII存儲(chǔ)器采用符合殘余連續(xù)終結(jié)邏輯電路(stub series terminated logic, SSTL)標(biāo)準(zhǔn)的信號(hào)。因此，接收電路3可包含兩個(gè)電壓箝制器300A與300B，其分別接收輸入信號(hào)SIN與參考信號(hào)SREF，且分別提供箝制信號(hào)S300A與S300B。在一個(gè)實(shí)施例中，輸入緩沖器301為差分接收器，其操作在核心電源域且分別接收來(lái)自電壓箝制器S300A與S300B的箝制信號(hào)S300A與S300B。請(qǐng)參閱圖3，電壓箝制器300A接收具有可變電平的輸入信號(hào)SIN，且提供箝制信號(hào)S300A至差分接收器301。當(dāng)輸入信號(hào)SIN的電平實(shí)質(zhì)上等于或低于第一預(yù)設(shè)電壓電平時(shí)，電壓箝制器300A傳送輸入信號(hào)SIN以作為箝制信號(hào)S300A，且箝制信號(hào)S300A被提供至差分接收器301的正輸入端(+)。當(dāng)輸入信號(hào)SIN的電平高于第一預(yù)設(shè)電壓電平時(shí)，電壓箝制器300A不會(huì)傳送輸入信號(hào)SIN。在此情況下，電壓箝制器300A提供電平不高于第一預(yù)設(shè)電壓電平的箝制信號(hào)S300A至差分接收器301的正輸入端(+)。在此實(shí)施例中，第一預(yù)設(shè)電壓電平可設(shè)定為核心電源域的核心電源電壓(VDDL)的電平。請(qǐng)參閱圖3，電壓箝制器300B接收參考電壓SREF。當(dāng)參考信號(hào)SREF的電平實(shí)質(zhì)上等于或低于第二預(yù)設(shè)電壓電平時(shí)，電壓箝制器300B傳送參考信號(hào)SREF以作為箝制信號(hào)S300B,且箝制信號(hào)S300B被提供至差分接收器301的負(fù)輸入端(-)。當(dāng)參考信號(hào)SREF的電平高于第二預(yù)設(shè)電壓電平時(shí)，電壓箝制器300B不會(huì)傳送參考信號(hào)SREF。在此情況下，電壓箝制器300B提供電平不高于第二預(yù)設(shè)電壓電平的箝制信號(hào)S300B至差分接收器301的負(fù)輸入端(_)。本領(lǐng)域的技術(shù)人員應(yīng)可了解，對(duì)于SSTL標(biāo)準(zhǔn)而言，參考信號(hào)SREF的電平實(shí)質(zhì)上等于I/O電源電壓的電平的一半。而I/O電源電壓的電平的一半通常低于核心電源電壓的電平。因此，在此實(shí)施例中，第二預(yù)設(shè)電壓電平可設(shè)為O. 6V (I. 2V/2)，其低于第一預(yù)設(shè)電壓電平。在另一實(shí)施例中，第二預(yù)設(shè)電壓電平實(shí)質(zhì)上可等于第一預(yù)設(shè)電壓電平，而第一預(yù)設(shè)電壓電平是等于核心電源電壓的電平。在又一實(shí)施例中，假使參考信號(hào)SREF的電平實(shí)質(zhì)上等于I/O電源電壓的電平的一半，而I/O電源電壓的電平的一半通常低于于心電源電壓的電平且因此通常低于第一預(yù)設(shè)電壓電平時(shí)，關(guān)于參考信號(hào)SREF的電壓箝制器300B可省略，而參考信號(hào)SREF可直接地提供至差分接收器301的負(fù)輸入端(_)。
根據(jù)電壓箝制器300A與300B的操作，差分接收器301接收具有較低電平的輸入信號(hào)SIN與參考信號(hào)SREF。因此，差分接收器301可操作在核心電源域中，且輸出在核心電源域中的輸出信號(hào)0UT30。在此，所述的核心電源域是核心裝置可于其中操作的電源域，而I/O電源域是I/O裝置可于其中操作的電源域。此處所述的核心裝置可以是具有薄柵極電介質(zhì)層的裝置，例如其電介質(zhì)層薄于I/O裝置的柵極電介質(zhì)層的裝置。核心裝置可稱為薄柵極裝置。此處所述的I/O裝置可以是具有厚柵極電介質(zhì)層的裝置，例如，其電介質(zhì)層厚于核心裝置的柵極電介質(zhì)層的裝置。I/O裝置可稱為厚柵極裝置。另外，此處所述的核心裝置以及I/O裝置可以是晶體管。如圖3所示，差分接收器301可接收核心電源域的核心電源電壓VDDL以及核心接地電壓VSSL。此外，由于差分接收器301是在核心電源域中操作，因此，差分接收器301的至少一部分可由核心裝置來(lái)形成，這表示，差分接收器301的至少一部分是由薄柵極晶體管來(lái)形成(即具有薄柵極電介質(zhì)層的晶體管)。然而，在一些實(shí)施例中，差分接收器301的至少一部分可由I/O裝置(例如厚柵極裝置)來(lái)形成，而仍然在核心電源域中操作。圖4A 41是圖3的接收電路中差分接收器301的各種電路架構(gòu)的示意圖。標(biāo)號(hào)“DP”與“DN”分別表不差分接收器301的正輸入端(+)與負(fù)輸入端(_)。標(biāo)號(hào)“OUT”表示差分接收器301的輸出端，其輸出上述輸出信號(hào)0UT30。在圖4A 41中，當(dāng)差分接收 器301的至少一部分由核心裝置來(lái)形成時(shí)，對(duì)于MOS晶體管組4A-1 4A-5、4B-1 4B-5、4C-1 4C-5、4D-1 4D_5、4E_1 4E_10、4F_1 4F_10、4G_1 4G-10、4H_1 4H-12、以及41-1 41-12來(lái)說(shuō)，每一組中至少一個(gè)MOS晶體管具有薄柵極。因此，差分接收器301具有較佳的裝置增益與效能且占用較小面積。此外，雖然在此實(shí)施例的接收器301為差分接收器，但是在其他實(shí)施例中，此接收器也可以是單端接收器。當(dāng)此接收器為單端接收器時(shí)，其可以只接收輸入信號(hào)SIN。圖5是圖3的接收路徑單元中電壓箝制器300A與300B的實(shí)施例的示意圖。電壓箝制器300A與300B可具有圖5中的相同架構(gòu)。電壓箝制器300A與300B可由核心裝置、I/O裝置、或兩者的組合來(lái)形成。圖5的電壓箝制器包含開(kāi)關(guān)50以及靜電放電(electrostaticdischarge, ESD)保護(hù)單元51。在此實(shí)施例中，舉例來(lái)說(shuō)，開(kāi)關(guān)50可以是厚柵極原生(native)NMOS晶體管。開(kāi)關(guān)50可由使能信號(hào)SEN所控制，且具有輸入端及輸出端。ESD保護(hù)單元51耦接于開(kāi)關(guān)50的輸出端與核心接地電壓VSSL之間。在一些實(shí)施例中，可省略由ESD保護(hù)單元51至核心接地電壓VSSL的放電路徑。首先，描述當(dāng)圖5的電壓箝制器作為電壓箝制器300A的情況。開(kāi)關(guān)50的輸入端接收輸入信號(hào)SIN，且其輸出端耦接差分接收器301的正輸入端(+)。當(dāng)輸入信號(hào)SIN的電平實(shí)質(zhì)上等于或低于第一預(yù)設(shè)電壓電平時(shí),使能信號(hào)SEN可被觸發(fā)(asserted)以導(dǎo)通開(kāi)關(guān)50,將輸入信號(hào)SIN傳送至開(kāi)關(guān)50的輸出端以作為箝制信號(hào)S300A。當(dāng)輸入信號(hào)SIN的電平高于第一預(yù)設(shè)電壓電平時(shí),使能信號(hào)SEN被反觸發(fā)(de-asserted)以關(guān)閉開(kāi)關(guān)50,且輸入信號(hào)SIN不被傳送至開(kāi)關(guān)50的輸出端。在此情況下，在開(kāi)關(guān)50的輸出端上的箝制信號(hào)S300A可實(shí)質(zhì)上等于使能信號(hào)SEN的電平。在此實(shí)施例中，使能信號(hào)SEN的電平可設(shè)定為不高于第一預(yù)設(shè)電壓電平。接著描述當(dāng)圖5的電壓箝制器作為電壓箝制器300B的情況。開(kāi)關(guān)50的輸入端接收參考信SREF，且其輸出端耦接差分接收器301的負(fù)輸入端(_)。當(dāng)參考信號(hào)SREF的電平實(shí)質(zhì)上等于或低于第二預(yù)設(shè)電壓電平時(shí)，使能信號(hào)SEN可被觸發(fā)以導(dǎo)通開(kāi)關(guān)50，將參考信號(hào)SREF傳送至開(kāi)關(guān)50的輸出端以作為箝制信號(hào)S300B。當(dāng)參考信號(hào)SREF的電平高于第二預(yù)設(shè)電壓電平時(shí)，使能信號(hào)SEN被反觸發(fā)以關(guān)閉開(kāi)關(guān)50，且參考信號(hào)SREF不被傳送至開(kāi)關(guān)50的輸出端。在此情況下，在開(kāi)關(guān)50的輸出端上的箝制信號(hào)S300B可實(shí)質(zhì)上等于使能信號(hào)SEN的電平。在圖3的實(shí)施例中，接收電路3包含一個(gè)接收路徑單元30。在一些實(shí)施例中，接收電路3可包含二個(gè)或多個(gè)接收路徑單元。例如，一個(gè)接收路徑單元可用來(lái)產(chǎn)生符合SSTL標(biāo)準(zhǔn)的輸出信號(hào)給低功率裝置，例如LPDDRII存儲(chǔ)器，而另一個(gè)接收路徑單元?jiǎng)t可用來(lái)產(chǎn)生另一輸出信號(hào)給具有相異規(guī)格的裝置。如圖6所示，接收電路3’可不止包含第3圖的接收路徑單元30，也包含接收路徑單元60。接收路徑單元30的架構(gòu)與操作已于上文描述，因而在此省略。在圖6的實(shí)施例中，接收路徑單元60可來(lái)生符合低壓晶體管對(duì)晶體管邏輯(lowvoltage transistor-transistor logic, LVTTL)標(biāo)準(zhǔn)的輸出信號(hào) 0UT60。移動(dòng) DDR 或單倍數(shù)據(jù)速率(single data rate, SDR)存儲(chǔ)器可接收輸出信號(hào)0UT60。如圖6所示，接收路徑單元60也能接收輸入信號(hào)SIN，并輸出上述輸出信號(hào)0UT60。耦接接收電路3’的核心電路可根據(jù)其規(guī)格要求來(lái)接收輸出信號(hào)0UT30、輸出信號(hào)0UT60、或輸出信號(hào)0UT30與0UT60。當(dāng)此核心電路包含LPDDRII存儲(chǔ)器時(shí)，其可接收來(lái)自接收路徑單元30的輸出信號(hào)0UT30。當(dāng)此核心電路包含移動(dòng)DDR或SDR存儲(chǔ)器時(shí)，其可接收來(lái)自接收路徑單元60的輸出信號(hào)0UT60。 請(qǐng)參閱圖6，接收路徑單元60包含輸入緩沖器600以及電平移位器601。在圖6的實(shí)施例中，輸入緩沖器600可以是單端接收器。此單端接收器600能操作在1/0電源域中，且能接收1/0電源域的1/0電源電壓VDDH以及1/0接地電壓VSSH。單端接收器600能根據(jù)輸入信號(hào)SIN來(lái)輸出緩沖信號(hào)S60。電平移位器601能接收1/0電源域的1/0電源電壓VDDH以及1/0接地電壓VSSH，也能接收核心電源域的核心電壓電源VDDL以及核心接地電源VSSL。電平移位電路601能改變緩沖信號(hào)S60的電平以產(chǎn)生在核心電源域的輸出信號(hào)0UT60。在其他實(shí)施例中，如圖7所示，接收電路3”可不只包含圖3的接收路徑單元30，還包含接收路徑單元70。接收路徑單元30的架構(gòu)與操作已于上文敘述，因而在此省略。在圖7的實(shí)施例中，接收路徑單元70也用來(lái)產(chǎn)生符合SSTL標(biāo)準(zhǔn)的輸出信號(hào)0UT70。雙倍數(shù)據(jù)速率(double data rate，DDR) I、DDRII、或DDRIII存儲(chǔ)器可接收輸出信號(hào)0UT70。如圖7所示，接收路徑單元70也能接收輸入信號(hào)SIN以及參考信號(hào)SREF，且輸出上述輸出信號(hào)0UT70。耦接接收電路3的核心電路可根據(jù)其規(guī)格要求來(lái)接收輸出信號(hào)0UT30、輸出信號(hào)0UT70、或輸出信號(hào)0UT30與0UT70。當(dāng)核心電路包含LPDDRII存儲(chǔ)器時(shí)，其可接收來(lái)自接收路徑單元30的輸出信號(hào)0UT30。當(dāng)此核心電路包含DDRI、DDRII、或DDRIII存儲(chǔ)器時(shí)，其可接收來(lái)自接收路徑單元70的輸出信號(hào)0UT70。請(qǐng)參閱圖7，接收路徑單元70包含輸入緩沖器700以及電平移位器701。在圖7的實(shí)施例中，輸入緩沖器700可以是差分接收器。此差分接收器700能操作在1/0電源域中，且能接收1/0電源域的1/0電源電壓VDDH以及1/0接地電壓VSSH。差分接收器700能根據(jù)輸入信號(hào)SIN及參考信號(hào)SREF來(lái)輸出緩沖信號(hào)S70。電平移位器701能接收1/0電源域的1/0電源電壓VDDH以及1/0接地電壓VSSH，也能接收核心電源域的核心電壓電源VDDL以及核心接地電源VSSL。電平移位電路701能改變緩沖信號(hào)S70的電平以產(chǎn)生在核心電源域的輸出信號(hào)0UT70。在一些實(shí)施例中，接收電路可包含三個(gè)或多個(gè)接收路徑單元，例如一個(gè)接收路徑單元可用來(lái)產(chǎn)生符合SSTL標(biāo)準(zhǔn)的輸出信號(hào)給LPDDRII存儲(chǔ)器，另一個(gè)接收路徑單元可用來(lái)產(chǎn)生另一個(gè)符合SSTL標(biāo)準(zhǔn)的輸出信號(hào)給DDRI、DDRII、或DDRIII存儲(chǔ)器，而第三個(gè)接收路徑單元可用來(lái)產(chǎn)生符合LVTTL標(biāo)準(zhǔn)的輸出信號(hào)給移動(dòng)DDR或SDR存儲(chǔ)器。如圖8所示，接收電路3”’可包含圖3的接收路徑單元30、圖6的接收路徑單元60、以及圖7的接收路徑單元70。接收路徑單元30、60、及70的架構(gòu)與操作已如上所述，在此省略。耦接接收電路3”’的核心電路可根據(jù)其規(guī)格要求來(lái)接收輸出信號(hào)0UT30、輸出信號(hào)0UT60、輸出信號(hào)70、或者是都接收此三個(gè)輸出信號(hào)。在圖6-8的實(shí)施例中，由于差分接收器301操作在核心電源域中而接收器600與700操作在I/O電源域中，因此在差分接收器301內(nèi)的晶體管的柵極電介質(zhì)層可薄于接收器600與700內(nèi)的晶體管的柵極電介質(zhì)層。換句話說(shuō)，差分接收器301可包含薄柵極裝置，而接收器600與700可包含厚柵極裝置。在圖6-8的實(shí)施例中，I/O電源域的I/O電源電壓VDDH可隨著耦接接收電路的核心電路的規(guī)格而改變。此外，輸入信號(hào)SIN與參考信號(hào)SREF的電平也隨著核心電路的規(guī)格而改變。表I是符合不同規(guī)格的核心電路、對(duì)應(yīng)的I/O電源電壓VDDH、以及信號(hào)SIN與SREF
的電平列表。
核心電路VDDHSIN (最小-最 SREF
__(V)____(1/2*VDDH)
SDR 存儲(chǔ)器__33__0-33__
DDRI 存儲(chǔ)器__Z5__0-Z5__1.25
DDRII 存儲(chǔ)器1.8__0-L8__0.9
DDRIII 存儲(chǔ)器 1.5__0-L5__0.75
移動(dòng)DDR存儲(chǔ) 1.80-1.8
____
LPDDRII 存儲(chǔ) 1.2 0-1.2 0.6 ____表I在圖6-8的實(shí)施例中，由于接收電路可包含多個(gè)接收路徑單元以輸出多個(gè)輸出信號(hào)，其能兼容于不同規(guī)格的核心電路。例如，接收電路兼容于SDR、SSRI、SSRII、SSRIII、移動(dòng)DDR、以及LPDDRII存儲(chǔ)器。因此，輸入信號(hào)SIN可能在0-3. 3V之間改變，在這些實(shí)施例中，由于接收路徑單元30可用來(lái)產(chǎn)生輸出信號(hào)0UT30給LPDDRII存儲(chǔ)器，電壓箝制器300A能提供其電平不高于I. 2V的箝制信號(hào)S300A，且電壓箝制器300B能提供其電平不高于O. 6V的箝制信號(hào)S300B，這避免了包含薄柵極裝置的差分接收器301受到具有高電平的信號(hào)SIN與SREF的損壞。在接收路徑單元30中，控制開(kāi)關(guān)50的使能信號(hào)SEN可根據(jù)I/O電源域的I/O電源電壓VDDH及I/O接地電壓VSSH以及核心電源域的核心電源電壓VDDL及核心接地電壓VSSL來(lái)產(chǎn)生。請(qǐng)參閱圖9，根據(jù)本發(fā)明實(shí)施例，產(chǎn)生圖5的使能信號(hào)的電路可包含分壓器90、t匕較器91、以及電平移位器92。分壓器90耦接于I/O電源電壓VDDH及I/O接地電壓VSSH，而I/O電源電壓VDDH及I/O接地電壓VSSH則可根據(jù)耦接于接收電路的核心電路的規(guī)格而變化。分壓器90能根據(jù)I/O電源電壓VDDH及I/O接地電壓VSSH來(lái)執(zhí)行分壓操作，以產(chǎn)生分壓電壓V90。在此實(shí)施例中，分壓電壓V90的電平實(shí)質(zhì)上等于O. 7*VDDH。比較器91能操作在I/O電源域，且接收I/O電源電壓VDDH及I/O接地電壓VSSH。比較器91能比較分壓電壓V90與核心電源域的核心電源電壓VDDL，且根據(jù)比較結(jié)果產(chǎn)生比較信號(hào)S91。當(dāng)分壓電壓V90實(shí)質(zhì)上等于或小于核心電源電壓VDDL時(shí)，比較器91能產(chǎn)生觸發(fā)的比較信號(hào)S91。當(dāng)分壓電壓V91大于核心電源電壓VDDL時(shí)，比較器能產(chǎn)生反觸發(fā)的比較信號(hào)S91。電平移位器92能接收I/O電源域的I/O電源電壓VDDH及I/O接地電壓VSSH以及核心電源域的核心電源電壓VDDL及核心接地電壓VSSL。電平移位器92能接收比較信號(hào)S91，且改變比較信號(hào)S91的電平以產(chǎn)生使能信號(hào)SEN給開(kāi)關(guān)50。當(dāng)電平移位器92接收觸發(fā)的比較信號(hào)S91時(shí)，電平移位器92能產(chǎn)生被觸發(fā)的使能信號(hào)SEN，而此被觸發(fā)的使能信號(hào)SE具有核心 電源電壓VDDL的電平。當(dāng)電平移位器92接收反觸發(fā)的比較信號(hào)V91時(shí)，電平移位器92能產(chǎn)生反觸發(fā)的使能信號(hào)SEN，而此反觸發(fā)的使能信號(hào)SEN具有核心接地電壓VSSL的電平。圖9的電路為非限制的示范例子。在其他實(shí)施例中，產(chǎn)生使能信號(hào)SEN的電路可以其他方式來(lái)實(shí)現(xiàn)，例如包含耦接核心電源電壓VDDL的電阻器的電路。根據(jù)使能信號(hào)SEN的產(chǎn)生，電壓箝制器300A傳送其電平實(shí)質(zhì)上等于或低于第一預(yù)設(shè)電壓電平的輸入信號(hào)SIN，以作為箝制信號(hào)S300A，而電壓箝制器300B傳送其電平實(shí)質(zhì)上等于或低于第二預(yù)設(shè)電壓電平的參考信號(hào)SREF，以作為箝制信號(hào)S300B。此外，當(dāng)輸入信號(hào)SIN具有高于第一預(yù)設(shè)電壓電平的電平且參考信號(hào)SREF具有高于第二預(yù)設(shè)電壓電平的電平時(shí)，電壓箝制器300A提供其電平不高于第一預(yù)設(shè)電壓電平的箝制信號(hào)S300A，而電壓箝制器300B提供其電平不高于第二預(yù)設(shè)電壓電平的箝制信號(hào)S300B。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種接收電路，適用于核心電路，該接收電路包含 第一接收路徑單元，用來(lái)接收輸入信號(hào)以及根據(jù)該輸入信號(hào)輸出輸出信號(hào)至該核心電路， 其中，該第一接收路徑單元包含 輸入緩沖器，操作在核心電源域中且接收第一箝制信號(hào)； 其中，當(dāng)該輸入信號(hào)的電平實(shí)質(zhì)上等于或低于第一預(yù)設(shè)電壓電平時(shí)，該輸入信號(hào)被傳送至該輸入緩沖器以作為該第一箝制信號(hào)，且該輸入緩沖器根據(jù)該第一箝制信號(hào)來(lái)輸出處于該核心電源域的該輸出信號(hào)。
2.如權(quán)利要求I所述的接收電路，其特征在于當(dāng)該輸入信號(hào)的電平高于該第一預(yù)設(shè)電壓電平時(shí)，該輸入信號(hào)不會(huì)被傳送至該輸入緩沖器。
3.如權(quán)利要求I所述的接收電路，其特征在于該第一接收路徑單元更包含 電壓箝制器，接收該輸入信號(hào)且提供該第一箝制信號(hào)至該輸入緩沖器； 其中，當(dāng)該輸入信號(hào)的電平實(shí)質(zhì)上等于或低于該第一預(yù)設(shè)電壓電平時(shí)，該電壓箝制器傳送該輸入信號(hào)以作為該第一箝制信號(hào)；以及當(dāng)該輸入信號(hào)的電平高于該第一預(yù)設(shè)電壓電平時(shí)，該電壓箝制器不會(huì)傳送該輸入信號(hào)，且該電壓箝制器提供電平不高于該第一預(yù)設(shè)電壓電平的該第一箝制信號(hào)。
4.如權(quán)利要求3所述的接收電路，其特征在于該電壓箝制器包含 開(kāi)關(guān)，由使能信號(hào)控制，且具有接收該輸入信號(hào)的輸入端以及將該第一箝制信號(hào)提供至該輸入緩沖器的輸出端； 其中，當(dāng)該輸入信號(hào)的電平實(shí)質(zhì)上等于或低于該第一預(yù)設(shè)電壓電平時(shí)，該使能信號(hào)被觸發(fā)，且該開(kāi)關(guān)根據(jù)觸發(fā)的該使能信號(hào)而導(dǎo)通，以將該輸入信號(hào)傳送至該輸出端以作為該第一箝制信號(hào)；以及當(dāng)該輸入信號(hào)的電平高于該第一預(yù)設(shè)電壓電平時(shí)，該使能信號(hào)被反觸發(fā)，且該開(kāi)關(guān)根據(jù)反觸發(fā)的該使能信號(hào)而關(guān)閉，該開(kāi)關(guān)不將該輸入信號(hào)傳送至該輸出端，且該輸出端提供電平不高于該第一預(yù)設(shè)電壓電平的該第一箝制信號(hào)。
5.如權(quán)利要求4所述的接收電路，其特征在于該電壓箝制器更包含 靜電放電保護(hù)單元，耦接于該開(kāi)關(guān)的該輸出端與該核心電源域的核心接地電壓之間。
6.如權(quán)利要求4所述的接收電路，其特征在于該電壓箝制器更包含 分壓器，稱接于輸入/輸出電源電壓以及輸入/輸出接地電壓，且根據(jù)該輸入/輸出電源電壓以及該輸入/輸出接地電壓來(lái)執(zhí)行分壓操作以產(chǎn)生分壓電壓； 比較器，比較該分壓電壓與該核心電源域的核心電源電壓，且根據(jù)比較結(jié)果來(lái)產(chǎn)生比較信號(hào)；以及 電平移位器，接收該比較信號(hào)，且改變?cè)摫容^信號(hào)的電平來(lái)產(chǎn)生該使能信號(hào)。
7.如權(quán)利要求6所述的接收電路，其特征在于當(dāng)該分壓電壓小于該核心電源電壓時(shí)，該比較器產(chǎn)生觸發(fā)的該比較信號(hào)，且該電平移位器改變觸發(fā)的該比較信號(hào)的電平以產(chǎn)生觸發(fā)的該使能信號(hào)；以及當(dāng)該分壓電壓大于該核心電源電壓時(shí)，該比較器能產(chǎn)生反觸發(fā)的該比較信號(hào)，且該電平移位器能改變反觸發(fā)的該比較信號(hào)的電平以產(chǎn)生反觸發(fā)的該使能信號(hào)。
8.如權(quán)利要求7所述的接收電路，其特征在于該電平移位器將觸發(fā)的該比較信號(hào)的電平改變?yōu)樵摵诵碾娫措妷旱碾娖角覍⒎从|發(fā)的該比較信號(hào)的電平改變?yōu)樵摵诵碾娫从虻暮诵慕拥仉妷弘娖健?br> 9.如權(quán)利要求I所述的接收電路，其特征在于該第一預(yù)設(shè)電壓電平為核心電源電壓的電平。
10.如權(quán)利要求I所述的接收電路，其特征在于該第一接收路徑單元還接收參考信號(hào)，且該輸入緩沖器接收第二箝制信號(hào)；當(dāng)該參考信號(hào)的電平實(shí)質(zhì)上等于或低于第二預(yù)設(shè)電壓電平時(shí)，該參考信號(hào)被傳送至該輸入緩沖器以作為該第二箝制信號(hào)，且該輸入緩沖器根據(jù)該第一箝制信號(hào)與該第二箝制信號(hào)來(lái)輸出處于該核心電源域的該輸出信號(hào)；以及該第二預(yù)設(shè)電壓電平實(shí)質(zhì)上等于或低于該第一預(yù)設(shè)電壓電平。
11.如權(quán)利要求10所述的接收電路，其特征在于該第一接收路徑單元更包含 電壓箝制器，接收該參考信號(hào)，且提供該第二箝制信號(hào)至該輸入緩沖器； 其中，當(dāng)該參考信號(hào)的電平實(shí)質(zhì)上等于或低于該第二預(yù)設(shè)電壓電平時(shí)，該電壓箝制器傳送該參考信號(hào)以作為該第二箝制信號(hào)；以及當(dāng)該參考信號(hào)的電平高于該第二預(yù)設(shè)電壓電平時(shí)，該電壓箝制器不會(huì)傳送該參考信號(hào)，且該電壓箝制器提供電平不高于該第二預(yù)設(shè)電壓電平的該第二箝制信號(hào)。
12.如權(quán)利要求10所述的接收電路，其特征在于該輸入緩沖器為差分接收器。
13.如權(quán)利要求10所述的接收電路，其特征在于該參考信號(hào)的電平為輸入/輸出電源電壓的電平的一半。
14.一種接收電路，適用于核心電路，該接收電路包含 第一接收路徑單元，接收輸入信號(hào)以及根據(jù)該輸入信號(hào)輸出第一輸出信號(hào)至該核心電路，其中，該第一接收路徑單元包含 第一輸入緩沖器，操作在核心電源域中且接收第一箝制信號(hào)；其中，當(dāng)該輸入信號(hào)的電平實(shí)質(zhì)上等于或低于第一預(yù)設(shè)電壓電平時(shí)，該輸入信號(hào)被傳送至該第一輸入緩沖器以作為該第一箝制信號(hào)，且該第一輸入緩沖器根據(jù)該第一箝制信號(hào)來(lái)輸出處于該核心電源域的該第一輸出信號(hào)； 以及 第二接收路徑單元，接收該輸入信號(hào)以及根據(jù)該輸入信號(hào)輸出第二輸出信號(hào)至該核心電路，其中，該第二接收路徑單元包含 第二輸入緩沖器，操作在輸入/輸出電源域中，該第二輸入緩沖器接收該輸入信號(hào)，且根據(jù)該輸入信號(hào)輸出第一緩沖信號(hào)；以及 第一電平移位器，接收該第一緩沖信號(hào)，且改變?cè)摰谝痪彌_信號(hào)的電平以產(chǎn)生處于該核心電源域的該第二輸出信號(hào)。
15.如權(quán)利要求14所述的接收電路，其特征在于該第二輸入緩沖器還接收參考信號(hào)，且根據(jù)該輸入信號(hào)與該參考信號(hào)產(chǎn)生該第一緩沖信號(hào)。
16.如權(quán)利要求14所述的接收電路，其特征在于所述接收電路更包含 第三接收路徑單元，接收該輸入信號(hào)以及參考信號(hào)且根據(jù)該輸入信號(hào)以及該參考信號(hào)輸出第三輸出信號(hào)至該核心電路，其中，該第三接收路徑單元包含 第二輸入緩沖器，操作在該輸入/輸出電源域中，該第二輸入緩沖器接收該輸入信號(hào)以及該參考信號(hào)，且根據(jù)該輸入信號(hào)以及該參考信號(hào)輸出第二緩沖信號(hào)；以及 第二電平移位器，接收該第二緩沖信號(hào)，且改變?cè)摰诙彌_信號(hào)的電平以產(chǎn)生處于該核心電源域的該第三輸出信號(hào)。
17.如權(quán)利要求16所述的接收電路，其特征在于當(dāng)該核心電路為低功率DDRII存儲(chǔ)器時(shí)，該核心電路接收該第一輸出信號(hào)。
18.如權(quán)利要求16所述的接收電路，其特征在于當(dāng)該核心電路為DDR或SDR存儲(chǔ)器時(shí)，該核心電路接收該第二輸出信號(hào)。
19.如權(quán)利要求16所述的接收電路，其特征在于當(dāng)該核心電路為DDRI、DDRII、或DDRI11存儲(chǔ)器時(shí)，該核心電路接收該第三輸出信號(hào)。
20.如權(quán)利要求14所述的接收電路，其特征在于該第一輸入緩沖器包含至少一個(gè)晶 體管，該第二輸入緩沖器包含至少一個(gè)晶體管，且該第一緩沖器的該晶體管的柵極電介質(zhì)層比該第二輸入緩沖器之該晶體管之柵極電介質(zhì)層薄。
全文摘要
一種接收電路，適用于核心電路。所述接收電路包含第一接收路徑單元。第一接收路徑單元用來(lái)接收輸入信號(hào)以及根據(jù)輸入信號(hào)輸出輸出信號(hào)至核心電路。所述第一接收路徑單元包含輸入緩沖器。輸入緩沖器操作在核心電源域中且用來(lái)接收第一箝制信號(hào)。當(dāng)輸入信號(hào)的電平實(shí)質(zhì)上等于或低于第一預(yù)設(shè)電壓電平時(shí)，輸入信號(hào)被傳送至輸入緩沖器以作為第一箝制信號(hào)，且輸入緩沖器根據(jù)第一箝制信號(hào)來(lái)輸出處于核心電源域的輸出信號(hào)。以上所述的接收電路能夠兼容于具有相異規(guī)格需求的多個(gè)核心電路，從而節(jié)省電壓余量及電路面積。
文檔編號(hào)H03K19/0175GK102857206SQ20121002827
公開(kāi)日2013年1月2日 申請(qǐng)日期2012年2月9日 優(yōu)先權(quán)日2011年6月27日
發(fā)明者饒哲源 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司