專利名稱：時鐘信號生成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時鐘信號生成電路，特別涉及生成頻率相互不同的多個時鐘信號的時鐘信號生成電路。
背景技術(shù)：
在半導體集成裝置(以下稱為LSI)中構(gòu)筑的信號處理電路中，在需要高速處理的情況下以高頻的時鐘信號進行工作，另ー方面在不需要高速處理的情況下以低頻的時鐘信號進行工作，由此實現(xiàn)低功耗和高速處理。為了生成這樣的時鐘信號，作為在該LSI內(nèi)構(gòu)筑的振蕩電路，使用晶體/陶瓷振蕩電路、PLL (Phase Locked Loop，鎖相環(huán))振蕩電路、由電容和電阻構(gòu)成的CR振蕩電路。CR振蕩電路具有從電源接通時刻起到其振蕩頻率穩(wěn)定為止的等待時間比晶體/陶瓷振蕩電路、以及PLL振蕩電路短的特長。此外，PLL振蕩電路雖然振蕩穩(wěn)定等待時間比CR振蕩電 路長，但具有能夠振蕩到比較高的頻率的特長。晶體/陶瓷振蕩電路的振蕩頻率自身根據(jù)晶體振子的特性來決定，因此基本上不能變更，但能夠生成高精度的振蕩信號。在這里，提出了如下的時鐘信號生成電路，通過組合上述的CR振蕩電路、PLL振蕩電路以及晶體振蕩電路以使得各自的特長有效，從而低功耗且縮短了振蕩穩(wěn)定等待時間(例如，參照專利文獻I的圖9)。在該時鐘信號生成電路中，將晶體振蕩電路生成的低頻的時鐘信號CLKl供給到上述的信號處理電路。此外，CR振蕩電路生成具有高頻的第I時鐘信號CLK11。進而，基于在晶體振蕩電路中生成的低頻的時鐘信號CLK1，PLL振蕩電路生成高頻的第2時鐘信號CLK12。這時，在工作開始時，對信號處理電路供給在振蕩穩(wěn)定期間比較短的CR振蕩電路中生成的第I時鐘信號CLK11，在此期間中，如果PLL振蕩電路的振蕩狀態(tài)穩(wěn)定了的話，代替上述第I時鐘信號CLK11，對信號處理電路供給PLL振蕩電路生成的第2時鐘信號CLK12 (例如，參照專利文獻I的圖15)?？墒?，在如上所述的時鐘信號生成電路中，由于晶體振蕩電路的從電源接通時刻起至其振蕩工作穩(wěn)定為止耗費的振蕩穩(wěn)定期間長達數(shù)百ms，所以以低頻的時鐘信號CLKl進行工作的電路塊的起動時間變長。此外，為了使晶體振蕩電路工作而在LSI外部連接的晶體振子容易受到電磁波、振動等的外部噪聲、水分、塵埃/臟污等導致的端子間短路等的外部干擾的影響，當晶體振子由于該外部干擾而停止時，在PLL振蕩電路中不再進行第2時鐘信號CLK12的生成。由此，在信號處理電路要使用的時鐘信號剛從第I輸出信號CLKll切換到第2時鐘信號CLK12的時候，有時信號處理電路成為工作停止狀態(tài)。現(xiàn)有技術(shù)文獻 專利文獻
專利文獻I :日本特開2001-344039號公報
發(fā)明內(nèi)容
發(fā)明要解決的問題
本發(fā)明正是為了解決該問題而完成的，其目的在于提供一種從電源接通時刻起高速起動且即使產(chǎn)生外部干擾也能繼續(xù)時鐘信號的生成的時鐘信號生成電路。用于解決課題的方案
一種時鐘信號生成電路，分別生成具有第I頻率的高速時鐘信號以及具有比所述第I頻率低的第2頻率的低速時鐘信號，其特征在干，具有 第I振蕩電路，生成具有所述第I頻率的第I振蕩時鐘信號；第2振蕩電路，生成具有所述第2頻率的第2振蕩時鐘信號；分頻電路，生成對所述第I振蕩時鐘信號進行分頻了的分頻時鐘信號；以及時鐘選擇電路，在將所述第I振蕩時鐘信號作為所述高速時鐘信號進行輸出并且從所述第2振蕩電路送出所述第2振蕩時鐘信號的情況下，將該第2振蕩時鐘信號作為所述低速時鐘信號進行輸出，另ー方面，在沒有從所述第2振蕩電路送出所述第2振蕩時鐘信號的情況下，將所述分頻時鐘信號作為低速時鐘信號進行輸出。 發(fā)明的效果
在本發(fā)明中，在將在第I振蕩電路中生成的高頻的第I振蕩時鐘信號作為高速時鐘信號，將在第2振蕩電路生成的低頻的第2振蕩時鐘信號作為低速時鐘信號分別輸出時，在從第2振蕩電路沒有送出第2振蕩時鐘信號的情況下，將對上述第I振蕩時鐘信號進行分頻 后的分頻時鐘信號作為低速時鐘信號進行輸出。在這里，當以CR振蕩電路構(gòu)筑第I振蕩電路，以晶體或陶瓷振蕩電路構(gòu)筑第2振蕩電路時，在電源接通稍后，將在與第2振蕩電路相比在短期間中振蕩狀態(tài)穩(wěn)定的第I振蕩電路中生成的第I振蕩時鐘信號進行分頻后的分頻信號成為低速時鐘信號。由此，在電源接通后，在晶體或陶瓷振蕩電路的振蕩工作穩(wěn)定之前，能夠送出低速時鐘信號，因此能夠使以該低速時鐘信號進行工作的信號處理電路立刻起動。而且，如果第2振蕩電路的振蕩工作穩(wěn)定的話，代替上述分頻時鐘信號而將在該第2振蕩電路中生成的高精度的第2振蕩時鐘信號作為低速時鐘信號對信號處理電路供給。此外，在第2振蕩電路的振蕩工作穩(wěn)定之后，即使晶體或陶瓷振蕩器由于外部干擾的影響而陷入不能工作的狀態(tài)，在此時，因為分頻時鐘信號代替上述第2振蕩時鐘信號而成為低速時鐘信號，所以也能夠使以該低速時鐘信號進行工作的信號處理電路繼續(xù)エ作。


圖I是表示構(gòu)筑有本發(fā)明的時鐘信號生成電路的LSI的內(nèi)部結(jié)構(gòu)的框圖。圖2是表示圖I所示的時鐘信號生成電路的工作的時間圖。圖3是表示圖I所示的時鐘信號生成電路的變形例的框圖。圖4是表不圖3所不的時鐘信號生成電路的工作的時間圖。附圖標記說明
3第I晶體振蕩器；
4第2晶體振蕩器；
20起動控制電路；
21低速晶體振蕩電路；22聞速晶體振蕩電路；
23高速PLL振蕩電路；
24低速時鐘控制電路；
25高速時鐘控制電路；
26低速時鐘選擇電路；
27高速時鐘選擇電路；
28高速CR振蕩電路； 29分頻電路；
30基準時鐘選擇電路。
具體實施例方式本發(fā)明的時鐘信號生成電路在分別生成低速時鐘信號和高速時鐘信號時，將在成為高速時鐘信號的振蕩源的第I振蕩電路中生成的第I振蕩時鐘信號作為上述高速時鐘信號進行輸出。此外，在從成為低速時鐘信號的振蕩源的第2振蕩電路送出第2振蕩時鐘信號的情況下，將該第2振蕩時鐘信號作為上述低速時鐘信號進行輸出，另ー方面，在沒有送出第2振蕩時鐘信號的情況下，將對上述第I振蕩時鐘信號進行分頻后的分頻時鐘信號作為低速時鐘信號進行輸出。[實施例]
圖I是表示搭載有本發(fā)明的時鐘信號生成電路的LSI的內(nèi)部結(jié)構(gòu)的框圖。如圖I所示，在該LSI中，構(gòu)筑有進行該LSI的主要的各種信號處理的邏輯電路部I ;生成用于使該邏輯電路部I工作的高速時鐘信號HCLK和比該高速時鐘信號HCLK低頻的低速時鐘信號LSCLK并對邏輯電路部I供給的時鐘信號生成部2。再有，在該LSI外部連接有成為上述低速時鐘信號LSCLK的振蕩源的產(chǎn)生低頻的振蕩信號的第I晶體振蕩器3 ;生成比該低速時鐘信號LSCLK高頻的振蕩信號的第2晶體振蕩器4。在時鐘信號生成部2中，起動控制電路20將在執(zhí)行振蕩工作的情況下具有邏輯電平1，在使振蕩工作停止的情況下具有邏輯電平0的振蕩使能信號EN1 EN3分別對各個低速晶體振蕩電路21、高速晶體振蕩電路22和高速PLL (Phase Locked Loop)振蕩電路23供給。此外，起動控制電路20根據(jù)電源接通生成復位脈沖信號(reset pulse signal)RS,將其對各個低速時鐘控制電路24和高速時鐘控制電路25供給。低速晶體振蕩電路21在被供給邏輯電平I的振蕩使能信號EN1的期間中，基于從第I晶體振蕩器3供給的振蕩信號生成低頻的振蕩時鐘信號LCLK，將其對各個高速PLL振蕩電路23、低速時鐘控制電路24以及低速時鐘選擇電路26供給。再有，在被供給邏輯電平0的振蕩使能信號EN1的期間中，低速晶體振蕩電路21停止其振蕩工作，停止上述的振蕩時鐘信號LCLK的生成工作。低速晶體振蕩電路21根據(jù)如上所述的振蕩使能信號EN1從邏輯電平0轉(zhuǎn)移到邏輯電平I的起動開始指令而開始振蕩工作，在從發(fā)出該起動開始指令起經(jīng)過振蕩穩(wěn)定期間TA(后述)后，到達能夠穩(wěn)定地送出上述的振蕩時鐘信號LCLK的狀態(tài)。高速晶體振蕩電路22在被供給邏輯電平I的振蕩使能信號EN2的期間中，基于從第2晶體振蕩器4供給的振蕩信號生成高頻的振蕩時鐘信號H0CLK，將其對高速時鐘選擇電路27供給。再有，在被供給邏輯電平O的振蕩使能信號EN2的期間中，高速晶體振蕩電路22停止其振蕩工作，停止上述的振蕩時鐘信號HOCLK的生成工作。高速PLL振蕩電路23在被供給邏輯電平I的振蕩使能信號EN3的期間中，將上述的振蕩時鐘信號LCLK作為基準時鐘，生成與其相位同步并比該振蕩時鐘信號LCLK高頻的振蕩時鐘信號PLLCLK，將其對高速時鐘選擇電路27供給。再有，在被供給邏輯電平0的振蕩使能信號EN2的期間，高速PLL振蕩電路23停止其振蕩工作，停止上述的振蕩時鐘信號PLLCLK的生成工作。高速PLL振蕩電路23根據(jù)如上所述的振蕩使能信號EN3從邏輯電平0轉(zhuǎn)移到邏輯電平I的起動開始指令而開始振蕩工作，在從發(fā)出該起動開始指令起經(jīng)過振蕩穩(wěn)定期間TC(后述)后，到達能夠穩(wěn)定地送出上述的振蕩時鐘信號PLLCLK的狀態(tài)。低速時鐘控制電路24根據(jù)復位脈沖信號RS，首先將為了選擇分頻時鐘信號DIVC (后述)的邏輯電平I的低速時鐘選擇控制信號LSS對低速時鐘選擇電路26供給。接著，低速時鐘控制電路24檢測是否從低速晶體振蕩電路21進行了振蕩時鐘信號LCLK的供給，如果進行了振蕩時鐘信號LCLK的供給的話，將為了選擇該振蕩時鐘信號LCLK的邏輯電平0的低速時鐘選擇控制信號LSS對低速時鐘選擇電路26供給。在此期間，如果振蕩時鐘信號LCLK的供給停止了的話，低速時鐘控制電路24將該低速時鐘選擇控制信號LSS的狀態(tài)切換成為了選擇分頻時鐘信號DIVC的邏輯電平I的狀態(tài)。再有，低速時鐘控制電路24也將如上所述的低速時鐘選擇控制信號LSS對高速時鐘控制電路25供給。進而，低速時鐘控制電路24在沒有從低速晶體振蕩電路21進行振蕩時鐘信號LCLK的供給的情況下，將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號EN4對高速CR振蕩電路28供給。高速CR振蕩電路28在從低速時鐘控制電路24被供給邏輯電平I的振蕩使能信號EN4的期間，或從高速時鐘控制電路25被供給邏輯電平I的振蕩使能信號EN5的期間，執(zhí)行利用電阻和電容的振蕩工作。通過這樣的振蕩工作，高速CR振蕩電路28生成比振蕩時鐘信號LCLK高頻的振蕩時鐘信號CRCLK，將其對各個高速時鐘選擇電路27和分頻電路29供給。高速CR振蕩電路28根據(jù)如上所述的振蕩使能信號EN4從邏輯電平0轉(zhuǎn)移到邏輯電平I的起動開始指令而開始振蕩工作，在從發(fā)出該起動開始指令起經(jīng)過振蕩穩(wěn)定期間TB(后述)后，到達能夠穩(wěn)定地送出上述的振蕩時鐘信號CRCLK的狀態(tài)。高速時鐘控制電路25根據(jù)復位脈沖信號RS，首先將為了選擇從高速CR振蕩電路28供給的振蕩時鐘信號CRCLK的高速時鐘選擇控制信號HCS對高速時鐘選擇電路27供給。之后，高速時鐘控制電路25按照時鐘選擇控制處理，生成為了從上述振蕩時鐘信號H0CLK、振蕩時鐘信號PLLCLK和振蕩時鐘信號CRCLK內(nèi)選擇I個的高速時鐘選擇控制信號HCS，對高速時鐘選擇電路27供給。但是，在此期間，在被供給為了選擇分頻時鐘信號DIVC的邏輯電平I的低速時鐘選擇控制信號LSS的情況下，也就是沒有進行振蕩時鐘信號LCLK的供給的情況下，高速時鐘控制電路25將為了選擇振蕩時鐘信號CRCLK的高速時鐘選擇控制信號HCS對高速時鐘選擇電路27供給。進而，按照時鐘選擇控制處理，高速時鐘控制電路25將在執(zhí)行振蕩工作的情況下具有邏輯電平1，在使該振蕩工作停止的情況下具有邏輯電平0的振蕩使能信號EN5對高速CR振蕩電路28供給。高速時鐘選擇電路27從各個上述振蕩時鐘信號H0CLK、振蕩時鐘信號PLLCLK和振蕩時鐘信號CRCLK內(nèi)選擇以上述高速時鐘選擇控制信號HCS表示的I個信號，將其作為高速時鐘信號HCLK對邏輯電路部I供給。分頻電路29生成將從高速CR振蕩電路28供給的振蕩時鐘信號CRCLK進行1/N分頻(N是自然數(shù))后的分頻時鐘信號DIVC，將其對低速時鐘選擇電路26供給。這時，在分頻電路29中，以分頻時鐘信號DIVC的頻率與上述的振蕩時鐘信號LCLK的頻率一致，或成為與該頻率最接近的頻率的方式對振蕩時鐘信號CRCLK進行分頻。例如，在振蕩時鐘信號CRCLK的頻率是500KHz，振蕩時鐘信號LCLK的頻率是32. 768KHz的情況下，將上述分頻N設定為“16”。由此，分頻時鐘信號DIVC的頻率成為(500KHz/16) =31. 25KHz。低速時鐘選擇電路26從上述的分頻時鐘信號DIVC和由低速晶體振蕩電路21供給的振蕩時鐘信號LCLK內(nèi)，擇一地選擇通過上述低速時鐘選擇控制信號LSS表不的一方，將其作為低速時鐘信號LSCLK對邏輯電路部I供給。在以下，針對圖I表示的時鐘信號生成部2的工作，參照圖2進行說明。 首先，當在圖2所示的時刻TO接通電源時，起動控制電路20將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號EN1對低速晶體振蕩電路21供給，并且將為了使振蕩工作停止的邏輯電平0的振蕩使能信號EN2和EN3分別對各個高速晶體振蕩電路22和高速PLL振蕩電路23供給。根據(jù)在時刻TO被供給的邏輯電平I的振蕩使能信號EN1，低速晶體振蕩電路21開始振蕩工作，在經(jīng)過振蕩穩(wěn)定期間TA (例如數(shù)百ms)的時刻T2到達振蕩時鐘信號LCLK的送出狀態(tài)。由此，在時刻TO T2的期間中，因為沒有變成生成振蕩時鐘信號LCLK的狀態(tài)，所以在此期間，低速時鐘控制電路24將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號EN4對高速CR振蕩電路28供給。由此，高速CR振蕩電路28開始振蕩工作，在經(jīng)過振蕩穩(wěn)定期間TB (例如數(shù)十y s)的時刻Tl到達振蕩時鐘信號CRCLK的送出狀態(tài)。此時，分頻電路29將對振蕩時鐘信號CRCLK進行1/N分頻后的分頻時鐘信號DIVC對低速時鐘選擇電路26供給。進而，根據(jù)在時刻TO的電源接通，起動控制電路20將復位脈沖信號RS對各個低速時鐘控制電路24和高速時鐘控制電路25供給。根據(jù)該復位脈沖信號RS，高速時鐘控制電路25將為了選擇上述振蕩時鐘信號CRCLK的高速時鐘選擇控制信號HCS對高速時鐘選擇電路27供給，低速時鐘控制電路24將為了選擇上述分頻時鐘信號DIVC的邏輯電平I的低速時鐘選擇控制信號LSS對低速時鐘選擇電路26供給。由此，如圖2所示，在時刻Tl之后，將通過高速CR振蕩電路28生成的振蕩時鐘信號CRCLK作為高速時鐘信號HCLK對邏輯電路部I供給，并且將通過分頻電路29生成的分頻時鐘信號DIVC作為低速時鐘信號LSCLK對邏輯電路部I供給。在這里，當在圖2所示的時刻T2進行振蕩時鐘信號LCLK的生成時，低速時鐘控制電路24將要對低速時鐘選擇電路26供給的低速時鐘選擇控制信號LSS的狀態(tài)，切換成為了選擇振蕩時鐘信號LCLK的邏輯電平0的狀態(tài)。進而，在此時，低速時鐘控制電路24將振蕩使能信號EN4的狀態(tài)切換成為了使振蕩工作停止的邏輯電平0的狀態(tài)。由此，代替上述的分頻時鐘信號DIVC，將在低速晶體振蕩電路21中生成的振蕩時鐘信號LCLK作為低速時鐘信號LSCLK對邏輯電路部I供給。再有，當在時刻T2中，低速時鐘選擇控制信號LSS從邏輯電平I的狀態(tài)轉(zhuǎn)移到邏輯電平0的狀態(tài)時，對應于此，高速時鐘控制電路25將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號EN5對高速CR振蕩電路28供給。由此，高速CR振蕩電路28在時刻T2之后還繼續(xù)振蕩時鐘信號CRCLK的生成工作。而且，在時刻T2中低速時鐘選擇控制信號LSS從邏輯電平I的狀態(tài)切換成邏輯電平0的狀態(tài)起經(jīng)過規(guī)定期間TQ后的時刻T3，高速時鐘控制電路25將對高速CR振蕩電路28供給的振蕩使能信號EN5從邏輯電平I的狀態(tài)切換成為了使振蕩工作停止的邏輯電平0的狀態(tài)。由此，高速CR振蕩電路28中的振蕩時鐘信號CRCLK的生成停止，并且分頻電路29的分頻時鐘信號DIVC的生成工作停止。進而，在該時刻T3，起動控制電路20將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號EN3對高速PLL振蕩電路23供給。由此，高速PLL振蕩電路23開始振蕩工作，在從上述時刻T3起經(jīng)過振蕩穩(wěn)定期間TC (例如數(shù)ms)的時刻T4到達振蕩時鐘信號PLLCLK的送出狀態(tài)。進而，在上述時刻T3，高速時鐘控制電路25將為了選擇在高速PLL振蕩電路23生成的振蕩時鐘信號PLLCLK的高速時鐘選擇控制信號HCS對高速時鐘選擇電路27供給。由此，如圖2所示，在時刻T4以后，將在高速PLL振蕩電路23中生成的振蕩時鐘信號PLLCLK作為高速時鐘信號HCLK對邏輯電路部I供給。在這里，在時刻T5，當電磁波、振動等的外部噪聲或水分、塵埃/臟污等導致的端子間短路等的外部干擾產(chǎn)生，伴隨其外接于LSI的第I晶體振蕩器3停止時，在低速晶體振 蕩電路21中停止振蕩工作，不進行振蕩時鐘信號LCLK的生成。當?shù)退贂r鐘控制電路24檢測到?jīng)]有從低速晶體振蕩電路21進行振蕩時鐘信號LCLK的送出時，如圖2所示，在時刻T5將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號EN4對高速CR振蕩電路28供給。由此，高速CR振蕩電路28開始振蕩工作，在經(jīng)過振蕩穩(wěn)定期間TB (例如數(shù)十y s)的時刻T6到達振蕩時鐘信號CRCLK的送出狀態(tài)。此時，分頻電路29通過對振蕩時鐘信號CRCLK進行I/N分頻，從而生成具有與在低速晶體振蕩電路21中生成的振蕩時鐘信號LCLK的頻率相同或大致相等的頻率的分頻時鐘信號DIVC，將其對低速時鐘選擇電路26供給。進而，低速時鐘控制電路24在該時刻T5，將為了選擇分頻時鐘信號DIVC的邏輯電平I的低速時鐘選擇控制信號LSS對低速時鐘選擇電路26和高速時鐘控制電路25供給。由此，即使例如第I晶體振蕩器3停止，在圖2所示的時刻T6之后，也將在分頻電路29中生成的分頻時鐘信號DIVC作為低速時鐘信號LSCLK對邏輯電路部I供給，并且將在高速CR振蕩電路28中生成的振蕩時鐘信號CRCLK作為高速時鐘信號HCLK對邏輯電路部I供給。如上所述，在上述的時鐘信號生成部2中，在從電源接通時刻TO到低速晶體振蕩電路21的振蕩工作穩(wěn)定的時刻T2為止的振蕩穩(wěn)定期間TA中，將在振蕩穩(wěn)定期間TB比較短的高速CR振蕩電路28中生成的振蕩時鐘信號CRCLK作為高速時鐘信號HCLK對邏輯電路部I供給。進而，通過對在該高速CR振蕩電路28中生成的振蕩時鐘信號CRCLK進行I/N分頻，從而生成具有與要在低速晶體振蕩電路21中生成的振蕩時鐘信號LCLK的頻率相同或大致相等的頻率的分頻時鐘信號DIVC，將其作為低速時鐘信號LSCLK對邏輯電路部I供
i ロ S卩，在電源接通后到晶體振蕩電路21的振蕩工作穩(wěn)定為止的期間，將在為了生成高速時鐘信號HCLK而設置的高速CR振蕩電路28中生成的振蕩時鐘信號CRCLK進行1/N分頻而低頻率化后的信號，作為低速時鐘信號LSCLK對邏輯電路部I供給。由此，能夠在邏輯電路部I中縮短僅以低速時鐘或以低速和高速時鐘的雙方進行工作的電路的起動時間。
此外，在上述的時鐘信號生成部2中，在低速晶體振蕩電路21的振蕩工作穩(wěn)定的時刻T2之后，代替上述的分頻時鐘信號DIVC，將在該低速晶體振蕩電路21中生成的振蕩時鐘信號LCLK作為低速時鐘信號LSCLK對邏輯電路部I供給。之后，在檢測出沒有從低速晶體振蕩電路21進行振蕩時鐘信號LCLK的送出的情況時(時刻T5)，使高速CR振蕩電路28和分頻電路29再次起動。而且，自動地切換(時刻T6)為如下工作，即，將在該分頻電路29中生成的分頻時鐘信號DIVC作為低速時鐘信號LSCLK，將在該高速CR振蕩電路28中生成的振蕩時鐘信號CRCLK作為高速時鐘信號HCLK，分別對邏輯電路I供給。由此，即使例如外部連接于LSI的低速時鐘用的第I晶體振蕩器3和高速時鐘用的第2晶體振蕩器4由于外部干擾而停止振蕩，也能夠繼續(xù)對邏輯電路部I供給低速時鐘 信號LSCLK和高速時鐘信號HCLK。圖3是表示圖I所示的時鐘信號生成部2的變形例的圖。再有，在圖3所示的時鐘信號生成部2中，除了設置有基準時鐘選擇電路30的方面之外，其它的結(jié)構(gòu)與圖2所示的結(jié)構(gòu)相同。由此，在以下以基準時鐘選擇電路30的工作為中心，針對圖3所示的時鐘信號生成部2的工作進行說明?；鶞蕰r鐘選擇電路30從由低速晶體振蕩電路21送出的上述振蕩時鐘信號LCLK以及由分頻電路29送出的上述分頻時鐘信號DIVC內(nèi)，擇一地選擇通過上述低速時鐘選擇控制信號LSS表示的一方，將其作為基準振蕩時鐘信號RCLK對高速PLL振蕩電路23供給。由此，高速PLL振蕩電路23生成與該基準振蕩時鐘信號RCLK的相位同步并比該基準振蕩時鐘信號RCLK高頻的振蕩時鐘信號PLLCLK，將其對高速時鐘選擇電路27供給。在以下，針對圖3表示的時鐘信號生成部2的工作，參照圖4進行說明。首先，當在圖4所示的時刻TO接通電源時，起動控制電路20將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號EN1分別對低速晶體振蕩電路21和高速PLL振蕩電路23供給，并且將為了使振蕩工作停止的邏輯電平0的振蕩使能信號EN2對高速晶體振蕩電路22供給。根據(jù)在時刻TO被供給的邏輯電平I的振蕩使能信號EN1，低速晶體振蕩電路21開始振蕩工作，在經(jīng)過振蕩穩(wěn)定期間TA的時刻T2到達振蕩時鐘信號LCLK的送出狀態(tài)。由此，在時刻TO T2的期間中，因為沒有變成生成振蕩時鐘信號LCLK的狀態(tài)，所以在此期間，將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號EN4對高速CR振蕩電路28供給。由此，高速CR振蕩電路28開始振蕩工作，在經(jīng)過振蕩穩(wěn)定期間TB的時刻Tl到達振蕩時鐘信號CRCLK的送出狀態(tài)。此時，分頻電路29將對振蕩時鐘信號CRCLK進行1/N分頻后的分頻時鐘信號DIVC對低速時鐘選擇電路26和基準時鐘選擇電路30供給。進而，根據(jù)在時刻TO的電源接通，起動控制電路20將復位脈沖信號RS對各個低速時鐘控制電路24和高速時鐘控制電路25供給。根據(jù)該復位脈沖信號RS，高速時鐘控制電路25將為了選擇上述振蕩時鐘信號CRCLK的高速時鐘選擇控制信號HCS對高速時鐘選擇電路27供給，低速時鐘控制電路24將為了選擇上述分頻時鐘信號DIVC的邏輯電平I的低速時鐘選擇控制信號LSS對低速時鐘選擇電路26和基準時鐘選擇電路30供給。由此，如圖4所示，在時刻Tl之后，將通過高速CR振蕩電路28生成的振蕩時鐘信號CRCLK作為高速時鐘信號HCLK對邏輯電路部I供給，并且將通過分頻電路29生成的分頻時鐘信號DIVC作為低速時鐘信號LSCLK對邏輯電路部I供給。再有，在此時，在圖4所示的一例中沒有使高速PLL振蕩電路23起動，但也能夠通過軟件處理使高速PLL振蕩電路23起動，以高速時鐘選擇電路27選擇通過該高速PLL振蕩電路23生成的振蕩時鐘信號PLLCLK。之后，當在圖4所示的時刻T5產(chǎn)生上述的外部干擾，伴隨其外接于LSI的第I晶體振蕩器3停止時，在低速晶體振蕩電路21不進行振蕩時鐘信號LCLK的生成。在低速時鐘控制電路24中，當檢測到該振蕩時鐘信號LCLK的生成停止時，如圖4所示，在該時刻T5將為了執(zhí)行振蕩工作的邏輯電平I的振蕩使能信號￡隊對高速CR振蕩電路28供給。由此，高速CR振蕩電路28開 始振蕩工作，在經(jīng)過振蕩穩(wěn)定期間TB的時刻T6到達振蕩時鐘信號CRCLK的送出狀態(tài)。此時，分頻電路29通過對振蕩時鐘信號CRCLK進行1/N分頻，從而生成具有與在低速晶體振蕩電路21中生成的振蕩時鐘信號LCLK的頻率相同或大致相等的頻率的分頻時鐘信號DIVC，將其對低速時鐘選擇電路26供給。進而，在時刻T5，低速時鐘控制電路24將為了選擇分頻時鐘信號DIVC的邏輯電平I的低速時鐘選擇控制信號LSS對低速時鐘選擇電路26和基準時鐘選擇電路30供給。由此，高速PLL振蕩電路23開始將分頻時鐘信號DIVC作為基準時鐘的振蕩工作，在經(jīng)過振蕩穩(wěn)定期間TC的時刻T6到達振蕩時鐘信號PLLCLK的送出狀態(tài)。由此，即使例如晶體振蕩器(3，4)由于外部干擾等而停止，在時刻T6之后，也繼續(xù)將分頻時鐘信號DIVC作為低速時鐘信號LSCLK對邏輯電路部I供給，并且將在高速PLL振蕩電路23生成的振蕩時鐘信號PLLCLK作為高速時鐘信號HCLK對邏輯電路部I供給。再有，高速時鐘選擇電路27中，基于是否從低速晶體振蕩電路21送出振蕩時鐘信號LCLK，實施時鐘(PLLCLK、CRCLK、DIVC、LCLK)的選擇處理，但基于高速晶體振蕩電路22是否送出振蕩時鐘信號HOCLK來執(zhí)行該選擇處理也可。此外，在上述實施例中，通過低速時鐘控制電路24進行振蕩時鐘信號LCLK的停止狀態(tài)的檢測以及低速時鐘的選擇處理，但也能夠通過軟件來執(zhí)行這樣的處理。此外，在圖2和圖4中，將電源接通稍后的工作作為例子來說明時鐘信號生成部2的工作，但在電源接通的狀態(tài)下，從邏輯電路I的全部或僅一部分暫時停止的狀態(tài)到恢復成通常工作時也能同樣地實施。此外，在圖I和圖3所示的LSI中，作為外接的振蕩器(3，4)使用晶體振蕩器，但也可以使用陶瓷振蕩器。這時，代替低速晶體振蕩電路21使用低速陶瓷振蕩電路，并且代替聞速晶體振蕩電路22使用聞速陶瓷振蕩電路。
權(quán)利要求
1.一種時鐘信號生成電路，分別生成具有第I頻率的高速時鐘信號以及具有比所述第I頻率低的第2頻率的低速時鐘信號，其特征在于，具有 第I振蕩電路，生成具有所述第I頻率的第I振蕩時鐘信號； 第2振蕩電路，生成具有所述第2頻率的第2振蕩時鐘信號； 分頻電路，生成對所述第I振蕩時鐘信號進行分頻了的分頻時鐘信號；以及 時鐘選擇電路，將所述第I振蕩時鐘信號作為所述高速時鐘信號進行輸出，并且在從所述第2振蕩電路送出所述第2振蕩時鐘信號的情況下，將該第2振蕩時鐘信號作為所述低速時鐘信號進行輸出，另一方面，在沒有從所述第2振蕩電路送出所述第2振蕩時鐘信號的情況下，將所述分頻時鐘信號作為低速時鐘信號進行輸出。
2.根據(jù)權(quán)利要求I所述的時鐘信號生成電路，其特征在于， 還具備第3振蕩電路，生成與所述第2振蕩時鐘信號相位同步且具有所述第I頻率的第3振蕩時鐘信號， 所述時鐘選擇電路在從電源接通時刻起規(guī)定期間經(jīng)過之前將所述第I振蕩時鐘信號作為所述高速時鐘信號進行輸出，在從所述電源接通時刻起所述規(guī)定期間經(jīng)過之后，代替所述第I振蕩時鐘信號而將所述第3振蕩時鐘信號作為所述高速時鐘信號進行輸出。
3.根據(jù)權(quán)利要求2所述的時鐘信號生成電路，其特征在于， 所述第2振蕩電路是晶體或陶瓷振蕩電路，所述第I振蕩電路是由電阻和電容構(gòu)成的CR振蕩電路，所述第3振蕩電路是鎖相環(huán)振蕩電路， 所述規(guī)定期間，是所述第2振蕩電路根據(jù)所述電源接通而開始所述第2振蕩時鐘信號的送出，到所述第3振蕩電路根據(jù)該第2振蕩時鐘信號而開始所述第3振蕩時鐘信號的送出為止的期間。
4.根據(jù)權(quán)利要求3所述的時鐘信號生成電路，其特征在于，所述第3振蕩電路在從所述第2振蕩電路送出所述第2振蕩時鐘信號的情況下，生成與所述第2振蕩時鐘信號相位同步且具有所述第I頻率的所述第3振蕩時鐘信號，另一方面，在沒有從所述第2振蕩電路送出所述第2振蕩時鐘信號的情況下，生成具有與所述分頻時鐘信號相位同步且具有所述第I頻率的所述第3振蕩時鐘信號。
全文摘要
本發(fā)明涉及時鐘信號生成電路，其目的在于提供一種從電源接通時刻起高速起動且即使產(chǎn)生外部干擾也能繼續(xù)時鐘信號的生成的時鐘信號生成電路。在本發(fā)明中，在分別生成低速時鐘信號和高速時鐘信號時，將在成為高速時鐘信號的振蕩源的第1振蕩電路中生成的第1振蕩時鐘信號作為上述高速時鐘信號進行輸出。此外，在從成為低速時鐘信號的振蕩源的第2振蕩電路送出第2振蕩時鐘信號的情況下，將該第2振蕩時鐘信號作為上述低速時鐘信號進行輸出，另一方面，在沒有送出第2振蕩時鐘信號的情況下，將對上述第1振蕩時鐘信號進行分頻后的分頻時鐘信號作為低速時鐘信號進行輸出。
文檔編號H03L7/18GK102739248SQ20121008985
公開日2012年10月17日 申請日期2012年3月30日 優(yōu)先權(quán)日2011年3月30日
發(fā)明者夏目賢一 申請人:拉碧斯半導體株式會社