專利名稱：14位集成電路dac電流源陣列版圖布局設(shè)計(jì)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到D/A轉(zhuǎn)換器，特別是涉及到一種14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)及方法。
背景技術(shù)：
DAC即數(shù)模轉(zhuǎn)換(Digital-to- Analog Converter),對(duì)該模塊的研究和應(yīng)用主要集中在電流源結(jié)構(gòu)的研究，其重點(diǎn)和難點(diǎn)在研究其不匹配性，電流源的版圖布局至關(guān)重要，直接影響該模塊的性能指標(biāo)，其主要基于Foundry提供的0. 13um工藝梯度限制因素，由3. 3(V)的PM0SFET組成，它具有高轉(zhuǎn)換精度、頻率切換快、走線一致，線性度好，匹配程度高等優(yōu)點(diǎn)，因而廣泛地應(yīng)用于需要高靈敏度的雷達(dá)、通信、電子對(duì)抗等電子系統(tǒng)中。電流源匹配誤差在版圖設(shè)計(jì)中主要表現(xiàn)為
(1)隨機(jī)匹配誤差，隨機(jī)誤差是由匹配特性決定，取決于單位電流源的尺寸，通常盡可能增加單位電流源管子的尺寸以降低隨機(jī)匹配誤差給電路帶來(lái)的不利影響，但同時(shí)會(huì)讓電流源陣列具有較大的面積。隨著DAC精度的提高，電流源增多，面積隨之增大，陣列中的梯度誤差及溫度場(chǎng)誤差也會(huì)變得更加明顯，需要通過(guò)優(yōu)化各電流源的排布順序，來(lái)彌補(bǔ)梯度誤差造成的非線性以及溫度場(chǎng)誤差的影響；
(2)兩維的梯度誤差，即X方向和Y方向的梯度誤差，且具有線性特性。在電流源陣列中，由于各單元、器件之間通過(guò)金屬連接，金屬連線存在電阻，沿著電源線方向，電壓存在一個(gè)梯度的變化，這個(gè)電壓梯度變化就會(huì)導(dǎo)致電流源電流產(chǎn)生梯度誤差(如圖I所示);
(3)溫度場(chǎng)誤差，芯片工作會(huì)散發(fā)熱量，使得芯片上的溫度以某一點(diǎn)為中心向四周逐漸降低，導(dǎo)致芯片各個(gè)電流源有一定的溫度場(chǎng)誤差，對(duì)大面積的電流源陣列而言，尤其明顯(如圖2所示)。要減少此種誤差的影響，需要各單元中心對(duì)稱分布，溫度場(chǎng)誤差也稱為對(duì)稱誤差。如圖3所示是傳統(tǒng)的電流源陣列版圖布局，其為5+5分段式結(jié)構(gòu)，大多數(shù)設(shè)計(jì)者將LSB線的兩邊分別梯形布局高位線，且布局序列考慮了電流源的打開(kāi)產(chǎn)生的對(duì)稱性誤差和梯度誤差，能在一定程度上減小管子失配，但是這種結(jié)構(gòu)重在考慮平面結(jié)構(gòu)上的對(duì)稱，未考空間分布，而且這種結(jié)構(gòu)在轉(zhuǎn)換精度要求不是很高。在轉(zhuǎn)換精度在12位以上，這種結(jié)構(gòu)就已經(jīng)不能滿足高轉(zhuǎn)換精度、高速度的要求了。

發(fā)明內(nèi)容
本發(fā)明的目的即在于克服現(xiàn)在技術(shù)的不足，提供一種14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)及方法，在保證高轉(zhuǎn)換精度、高速度的同時(shí)，還能夠減小由于系統(tǒng)誤差和隨機(jī)誤差，造成的電流源陣列器件的失配，并使得DAC電路具有較好的單調(diào)性、失調(diào)誤差、微分和積分線性、無(wú)雜散動(dòng)態(tài)范圍以及信噪比。本發(fā)明是通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)的14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)，包括多個(gè)電流源整齊排布而成的主陣列，所述的主陣列按上下中線以及左右中線分成四個(gè)主象限，四個(gè)主象限分別為左上主象限、左下主象限、右上主象限和右下主象限，每個(gè)主象限再按上下中線以及左右中線各自再分成四個(gè)輔象限；
所述的左上主象限中位于左上的輔象限分為左半部分和右半部分，左半部分包括區(qū)域I 8，區(qū)域I 8分布方式是從左到右、由上到下分別為區(qū)域I、區(qū)域5、區(qū)域6、區(qū)域2、區(qū)域3、區(qū)域7、區(qū)域8以及區(qū)域4，所述的區(qū)域I 8是按電流源排布方式不同劃分，電流源包括6位高位線(MSB)和8位低位線(LSB)，即包括26_1條高位線和8條低位線，即為高位線I 63和低位線I 8，其中，高位線I 8分布在區(qū)域I，高位線9 16分布在區(qū)域2，高位線17 24分布在區(qū)域3，高位線25 32分布在區(qū)域4，高位線33 39分布在區(qū)域5，高位線40 47分布在區(qū)域6，高位線48 55分布在區(qū)域7，高位線56 63分布在區(qū)域8，所有區(qū)域中電流源都呈4X4陣列排布，區(qū)域I中的上半部分即為一個(gè)2X4陣列，其中中間兩列按先左后右、先上后下、數(shù)值由低到高的次序分布數(shù)值最小的四個(gè)高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數(shù)值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區(qū)域I的中心點(diǎn)星型對(duì)稱，其余的區(qū)域除了區(qū)域5外，排布規(guī)律與區(qū)域I 一致，區(qū)域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規(guī)律與區(qū)域I 一致，右半部分的高位線分布與左半部分按所在輔象限的左右中線對(duì)稱；左上主象限的其余輔象限中，右上的輔象限的高位線分布與左上的輔象限按左上主象限的左右中線呈軸對(duì)稱，左下的輔象限的高位線分布與左上的輔象限按左上主象限的上下中線呈軸對(duì)稱，右下的輔象限的高位線分布與左上的輔象限按左上主象限的中心點(diǎn)呈中心對(duì)稱，如此，左上主象限中的四個(gè)輔象限的高位線分布即都按中心點(diǎn)星型對(duì)稱；
所述的左下主象限的高位線分布與左上主象限按主陣列的上下中線呈軸對(duì)稱，右上主象限的高位線分布與左上主象限按主陣列的左右中線呈軸對(duì)稱，右下主象限的高位線分布與左上主象限按主陣列的中心點(diǎn)呈中心對(duì)稱，如此，主陣列中四個(gè)主象限的高位線分布按中心點(diǎn)星型對(duì)稱；
所述的低位線I 8分布在主陣列中的空位處，主陣列中有空位的行列共有8行16列，按含有空位的行列計(jì)，偶數(shù)列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4。所述的高位線I 63和低位線I 8都為多個(gè)電流源PMOS管組合而成。所述的高位線I 63分別為分布在陣列中的64個(gè)電流源PMOS管組成，低位線I 8分別為1/2，1/4，1，2，4，8，16，32個(gè)標(biāo)準(zhǔn)電流源PMOS管組成，其中低位線I為1/2的常開(kāi)管。所述的主陣列的四周布置有dummy保護(hù)器件，以減小邊緣效應(yīng)以及電流源有效輸出阻抗影響；主陣列的左右中線布置有du_y保護(hù)器件。所述的低位線I即布置于主陣列左右中線上的Dummy管中的任意位置。
14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)方法，包括以下步驟
(I)排布從左上角開(kāi)始，規(guī)劃一個(gè)2X4區(qū)域陣列A，每個(gè)區(qū)域中都可以布置4X4電流源陣列，然后按從左到右、由上到下分別劃分為區(qū)域I、區(qū)域5、區(qū)域6、區(qū)域2、區(qū)域3、區(qū)域7、區(qū)域8以及區(qū)域4，其中，高位線I 8分布在區(qū)域I，高位線9 16分布在區(qū)域2，高位線17 24分布在區(qū)域3，高位線25 32分布在區(qū)域4，高位線33 39分布在區(qū)域5，高位線40 47分布在區(qū)域6，高位線48 55分布在區(qū)域7，高位線56 63分布在區(qū)域8，區(qū)域I中的上半部分即為一個(gè)2X4陣列，其中中間兩列按先左后右、先上后下、數(shù)值由低到高的次序分布數(shù)值最小的四個(gè)高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數(shù)值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區(qū)域I的中心點(diǎn)星型對(duì)稱，其余的區(qū)域除了區(qū)域5外，排布規(guī)律與區(qū)域I 一致，區(qū)域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規(guī)律與區(qū)域I 一致；
(2)在陣列A的右邊布置一個(gè)與陣列A沿陣列A的右沿線對(duì)稱的陣列B；
(3)將陣列A和陣列B組合為陣列C，在陣列C的右邊布置一個(gè)與陣列C沿陣列C的右沿線對(duì)稱的陣列D，陣列C、D的下方都布置與他們各自下沿線對(duì)稱的陣列；
(4)將已經(jīng)布置好的陣列組合成一個(gè)大陣列E，在陣列E的右邊布置一個(gè)與陣列E沿陣列E的右沿線對(duì)稱的陣列F，陣列E、F的下方都布置與他們各自下沿線對(duì)稱的陣列；
(5)開(kāi)始剩下的空位處布置低位線，上述陣列中有空位的行列共有8行16列，按含有空位的行列計(jì)，偶數(shù)列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4 ；
(6)所有的電流源陣列組合為陣列G，陣列G的四周及左右中線位置布置dummy保護(hù)器件，低位線I布置在左右中線上的Drnnmy管中的任意位置。本發(fā)明的有益效果是具體是采用了樹型結(jié)構(gòu)兩層次，兩維兩階對(duì)稱布局，每個(gè)層次相對(duì)獨(dú)立，每個(gè)象限相對(duì)獨(dú)立，在數(shù)字輸入代碼從全0逐步遞增到全I(xiàn)時(shí)電流源依次打開(kāi)時(shí)，該結(jié)構(gòu)能夠更好消除產(chǎn)生的梯度誤差、對(duì)稱性誤差以及工藝隨即誤差，并且具有良好的抗熱梯度效應(yīng)，本發(fā)明具有較好的單調(diào)性、失調(diào)誤差、微分和積分線性、無(wú)雜散動(dòng)態(tài)范圍以及信噪比。


圖I為線性梯度誤差示意 圖2為溫度場(chǎng)誤差示意 圖3為傳統(tǒng)的電流源陣列版圖布局 圖4為主陣列中主象限排布 圖5為左上主象限中低電位排布 圖6為左上主象限的左上輔象限的左半部分的區(qū)域分布 圖7為左上主象限的左上輔象限的左半部分的高位電流源分布 圖8為區(qū)域I 8的樹型 圖9為兩維對(duì)稱誤差補(bǔ)償原理 圖10為兩維梯度誤差補(bǔ)償原理 圖11為右上主象限的高位線分布 圖12為左下主象限的高位線分布 圖13為陣列中低位線的分布 圖14左上主象限電流源排布 圖15右上主象限電流源排布圖；、圖16左下主象限電流源排布 圖17右下主象限電流源排布 圖18為不同輸入譯碼的數(shù)字碼值的分布規(guī)律 圖19為本發(fā)明序列選取方法和SG序列選取方法的對(duì)比示例 圖20為譯碼過(guò)程中兩種選取方法對(duì)應(yīng)的INL波動(dòng)幅度 圖21為本發(fā)明的INL的MATLAB仿真 圖22為本發(fā)明的DNL的MATLAB仿真圖。
具體實(shí)施例方式下面結(jié)合實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明
14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)，包括多個(gè)電流源整齊排布而成的主陣列，所述的主陣列按上下中線以及左右中線分成四個(gè)主象限，四個(gè)主象限分別為左上主象限、左下主象限、右上主象限和右下主象限(如圖4所示)。每個(gè)主象限再按上下中線以及左右中線各自再分成四個(gè)輔象限，如圖5所示，左上主象限中位于左上的輔象限分為左半部分和右半部分，左半部分包括區(qū)域I 8，區(qū)域I 8分布方式是從左到右、由上到下分別為區(qū)域I、區(qū)域5、區(qū)域6、區(qū)域2、區(qū)域3、區(qū)域7、區(qū)域8以及區(qū)域4 (如圖6所示)，所述的區(qū)域I 8是按電流源排布方式不同劃分，電流源包括6位最高有效位電流源(MSB)和8位最低有效位電流源(LSB)，即包括26_1條高位線和8條低位線，即為高位線I 63和低位線I 8，其中，高位線I 8分布在區(qū)域1，高位線9 16分布在區(qū)域2，高位線17 24分布在區(qū)域3，高位線25 32分布在區(qū)域4，高位線33 39分布在區(qū)域5，高位線40 47分布在區(qū)域6，高位線48 55分布在區(qū)域7，高位線56 63分布在區(qū)域8。如圖7所示，上述的區(qū)域I 8中電流源都呈4X4陣列排布，區(qū)域I中的上半部分即為一個(gè)2X4陣列，其中中間兩列按先左后右、先上后下、數(shù)值由低到高的次序分布數(shù)值最小的四個(gè)高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數(shù)值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區(qū)域I的中心點(diǎn)星型對(duì)稱，其余的區(qū)域除了區(qū)域5外，排布規(guī)律與區(qū)域I 一致，區(qū)域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規(guī)律與區(qū)域I 一致，右半部分的高位線分布與左半部分按所在輔象限的左右中線對(duì)稱。電流源陣列的隨機(jī)誤差主要是由一些隨即因素，如制版偏差，光刻誤差以及摻雜濃度的隨即起伏造成，其結(jié)果是使匹配單元的特征屬性，如電流，壓降，阻值等呈隨機(jī)正態(tài)分布。系統(tǒng)誤差主要由電路結(jié)構(gòu)，版圖結(jié)構(gòu)或工藝加工中存在的一些特定因素造成，主要有以下四種梯度誤差，對(duì)稱誤差，邊緣效應(yīng)和電流源有效輸出阻抗。上述的區(qū)域結(jié)構(gòu)是采用樹型結(jié)構(gòu)(如圖8)，層層打包。假設(shè)數(shù)字輸入信號(hào)依次遞增，首先區(qū)域I的高位線導(dǎo)通，然后區(qū)域2的高位線導(dǎo)通，區(qū)域2的高位線的輸出電流疊加在區(qū)域I的高位線電流之上。此時(shí)，由區(qū)域I的高位線引起的梯度誤差與區(qū)域2的梯度誤差相互抵消，然而兩區(qū)域引起的對(duì)稱性誤差不能抵消掉而是相互疊加。接著當(dāng)區(qū)域3，4的高位線導(dǎo)通，同理，區(qū)域3，4的高位線引起的梯度誤差相互抵消，此區(qū)域3，4的高位線引起的對(duì)稱性誤差與區(qū)域1，2的高位線引起的對(duì)稱性誤差抵消掉，以此類推，隨著數(shù)字輸入尋列的遞增，某區(qū)域開(kāi)關(guān)引起的梯度誤差會(huì)被下一區(qū)域開(kāi)關(guān)的梯度誤差抵消掉，某區(qū)域 開(kāi)關(guān)的對(duì)稱性會(huì)被下個(gè)區(qū)域開(kāi)關(guān)的對(duì)稱性抵消掉。如圖9、圖10所示為兩維對(duì)稱誤差和梯度誤差補(bǔ)償原理圖。圖中可以看出，每個(gè)區(qū)域的高位線引起的梯度誤差分別自我抵消，如區(qū)域I中，高位線1，2，3，4，5，6，7，8導(dǎo)通，高位線I的對(duì)稱性差與高位線2的對(duì)稱性誤差抵消掉，并且在區(qū)域I中高位線都成對(duì)出現(xiàn)能降低系統(tǒng)隨即誤差。以此類推，其他區(qū)域也是如此。而且在各個(gè)區(qū)域中，各高位線管子分布都是關(guān)于原點(diǎn)，星型對(duì)稱，能夠降低由于應(yīng)力，和熱梯度引起的管子失配。還有左上主象限的其余輔象限，右上的輔象限的高位線分布與左上的輔象限按左上主象限的左右中線呈軸對(duì)稱，左下的輔象限的高位線分布與左上的輔象限按左上主象限的上下中線呈軸對(duì)稱，右下的輔象限的高位線分布與左上的輔象限按左上主象限的中心點(diǎn)呈中心對(duì)稱，如此，左上主象限中的四個(gè)輔象限的高位線分布即都按中心點(diǎn)星型對(duì)稱。所述的左下主象限的高位線分布與左上主象限按主陣列的上下中線呈軸對(duì)稱(如圖12所示)，右上主象限的高位線分布與左上主象限按主陣列的左右中線呈軸對(duì)稱(如圖
11所示)，右下主象限的高位線分布與左上主象限按主陣列的中心點(diǎn)呈中心對(duì)稱(如圖12所示)，如此，主陣列中四個(gè)主象限的高位線分布按中心點(diǎn)星型對(duì)稱。所述的低位線I 8分布在主陣列中的空位處，主陣列中有空位的行列共有8行16列，如圖13，按含有空位的行列計(jì)，偶數(shù)列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4。本發(fā)明的高位線I 63和低位線I 8都為多個(gè)電流源PMOS管組合而成，所述的高位線I 63分別為分布在陣列中的64個(gè)電流源PMOS管組成；低位線I 8分別為1/2，1/4，1，2，4，8，16，32個(gè)標(biāo)準(zhǔn)電流源PMOS管組成，其中低位線I為1/2的常開(kāi)管。所述的主陣列的四周布置有drnnrny保護(hù)器件，以減小邊緣效應(yīng)以及電流源有效輸出阻抗影響；主陣列的左右中線布置有du_y保護(hù)器件。所述的低位線I即布置于主陣列左右中線上的Dummy管中的任意位置。本發(fā)明的主陣列四周布置有dummy保護(hù)器件，以減小邊緣效應(yīng)以及電流源有效輸出阻抗影響。如圖14 17，14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)方法，包括以下步驟
(I)排布從左上角開(kāi)始，規(guī)劃一個(gè)2X4區(qū)域陣列A，每個(gè)區(qū)域中都可以布置4X4電流
源陣列，然后按從左到右、由上到下分別劃分為區(qū)域I、區(qū)域5、區(qū)域6、區(qū)域2、區(qū)域3、區(qū)域7、區(qū)域8以及區(qū)域4，其中，高位線I 8分布在區(qū)域I，高位線9 16分布在區(qū)域2，高位線17 24分布在區(qū)域3，高位線25 32分布在區(qū)域4，高位線33 39分布在區(qū)域5，高位線40 47分布在區(qū)域6，高位線48 55分布在區(qū)域7，高位線56 63分布在區(qū)域8，區(qū)域I中的上半部分即為一個(gè)2X4陣列，其中中間兩列按先左后右、先上后下、數(shù)值由低到高的次序分布數(shù)值最小的四個(gè)高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數(shù)值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區(qū)域I的中心點(diǎn)星型對(duì)稱，其余的區(qū)域除了區(qū)域5外，排布規(guī)律與區(qū)域I 一致，區(qū)域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規(guī)律與區(qū)域I 一致；(2)在陣列A的右邊布置一個(gè)與陣列A沿陣列A的右沿線對(duì)稱的陣列B；
(3)將陣列A和陣列B組合為陣列C，在陣列C的右邊布置一個(gè)與陣列C沿陣列C的右沿線對(duì)稱的陣列D，陣列C、D的下方都布置與他們各自下沿線對(duì)稱的陣列；
(4)將已經(jīng)布置好的陣列組合成一個(gè)大陣列E，在陣列E的右邊布置一個(gè)與陣列E沿陣列E的右沿線對(duì)稱的陣列F，陣列E、F的下方都布置與他們各自下沿線對(duì)稱的陣列；
(5)開(kāi)始剩下的空位處布置低位線，上述陣列中有空位的行列共有8行16列，按含有空位的行列計(jì)，偶數(shù)列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4 ；
(6)所有的電流源陣列組合為陣列G，陣列G的四周及左右中線位置布置du_y保護(hù)器件，低位線I布置在左右中線上的Drnnmy管中的任意位置。本發(fā)明采用6+8分段式，為8位二進(jìn)制權(quán)重和6位溫度解碼結(jié)構(gòu)，需要標(biāo)準(zhǔn)電流源單元4422個(gè)，66行67列，其中環(huán)繞四周的dummy器件為326個(gè)，MSB線標(biāo)準(zhǔn)電流源單元4032個(gè)，LSB線電流源單元64個(gè)，選擇合適的編碼方式和電流源開(kāi)關(guān)序列，能減小匹配誤差，兩個(gè)特征尺寸完全相同的MOS管飽和電流為
權(quán)利要求
1.14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)，包括多個(gè)電流源整齊排布而成的主陣列，其特征在于所述的主陣列按上下中線以及左右中線分成四個(gè)主象限，四個(gè)主象限分別為左上主象限、左下主象限、右上主象限和右下主象限，每個(gè)主象限再按上下中線以及左右中線各自再分成四個(gè)輔象限； 所述的左上主象限中位于左上的輔象限分為左半部分和右半部分，左半部分包括區(qū)域I 8，區(qū)域I 8分布方式是從左到右、由上到下分別為區(qū)域I、區(qū)域5、區(qū)域6、區(qū)域2、區(qū)域3、區(qū)域7、區(qū)域8以及區(qū)域4，所述的區(qū)域I 8是按電流源排布方式不同劃分，電流源包括6位高位線(MSB)和8位低位線(LSB)，即包括26_1條高位線和8條低位線，即為高位線I 63和低位線I 8，其中，高位線I 8分布在區(qū)域I，高位線9 16分布在區(qū)域2，高位線17 24分布在區(qū)域3，高位線25 32分布在區(qū)域4，高位線33 39分布在區(qū)域5，高位線40 47分布在區(qū)域6，高位線48 55分布在區(qū)域7，高位線56 63分布在區(qū)域8，所有區(qū)域中電流源都呈4X4陣列排布，區(qū)域I中的上半部分即為一個(gè)2X4陣列，其中中間兩列按先左后右、先上后下、數(shù)值由低到高的次序分布數(shù)值最小的四個(gè)高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數(shù)值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區(qū)域I的中心點(diǎn)星型對(duì)稱，其余的區(qū)域除了區(qū)域5外，排布規(guī)律與區(qū)域I 一致，區(qū)域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規(guī)律與區(qū)域I 一致，右半部分的高位線分布與左半部分按所在輔象限的左右中線對(duì)稱； 左上主象限的其余輔象限中，右上的輔象限的高位線分布與左上的輔象限按左上主象限的左右中線呈軸對(duì)稱，左下的輔象限的高位線分布與左上的輔象限按左上主象限的上下中線呈軸對(duì)稱，右下的輔象限的高位線分布與左上的輔象限按左上主象限的中心點(diǎn)呈中心對(duì)稱，如此，左上主象限中的四個(gè)輔象限的高位線分布即都按中心點(diǎn)星型對(duì)稱； 所述的左下主象限的高位線分布與左上主象限按主陣列的上下中線呈軸對(duì)稱，右上主象限的高位線分布與左上主象限按主陣列的左右中線呈軸對(duì)稱，右下主象限的高位線分布與左上主象限按主陣列的中心點(diǎn)呈中心對(duì)稱，如此，主陣列中四個(gè)主象限的高位線分布按中心點(diǎn)星型對(duì)稱； 所述的低位線I 8分布在主陣列中的空位處，主陣列中有空位的行列共有8行16列，按含有空位的行列計(jì)，偶數(shù)列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4。
2.根據(jù)權(quán)利要求I所述的14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)，其特征在于所述的高位線I 63和低位線I 8都為多個(gè)電流源PMOS管組合而成。
3.根據(jù)權(quán)利要求I或2所述的14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)，其特征在于所述的高位線I 63分別為分布在陣列中的64個(gè)電流源PMOS管組成，低位線I 8分別為1/2，1/4，1，2，4，8，16，32個(gè)標(biāo)準(zhǔn)電流源PMOS管組成，其中低位線I為1/2的常開(kāi)管。
4.根據(jù)權(quán)利要求I所述的14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)，其特征在于所述的主陣列的四周布置有dU_y保護(hù)器件，以減小邊緣效應(yīng)以及電流源有效輸出阻抗影響。
5.根據(jù)權(quán)利要求I所述的14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)，其特征在于所述的主陣列的左右中線位置布置有du_y保護(hù)器件。
6.根據(jù)權(quán)利要求I 5中任一個(gè)所述的14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)，其特征在于所述的低位線I布置于主陣列左右中線上的Dummy管中的任意位置。
7.根據(jù)權(quán)利要求I所述的14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)方法，其特征在于包括以下步驟 (1)排布從左上角開(kāi)始，規(guī)劃一個(gè)2X4區(qū)域陣列A，每個(gè)區(qū)域中都可以布置4X4電流源陣列，然后按從左到右、由上到下分別劃分為區(qū)域I、區(qū)域5、區(qū)域6、區(qū)域2、區(qū)域3、區(qū)域.7、區(qū)域8以及區(qū)域4，其中，高位線I 8分布在區(qū)域I，高位線9 16分布在區(qū)域2，高位線17 24分布在區(qū)域3，高位線25 32分布在區(qū)域4，高位線33 39分布在區(qū)域5，高位線40 47分布在區(qū)域6，高位線48 55分布在區(qū)域7，高位線56 63分布在區(qū)域8，區(qū)域I中的上半部分即為一個(gè)2X4陣列，其中中間兩列按先左后右、先上后下、數(shù)值由低到高的次序分布數(shù)值最小的四個(gè)高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數(shù)值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區(qū)域I的中心點(diǎn)星型對(duì)稱，其余的區(qū)域除了區(qū)域5外，排布規(guī)律與區(qū)域I 一致，區(qū)域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規(guī)律與區(qū)域I 一致； (2)在陣列A的右邊布置一個(gè)與陣列A沿陣列A的右沿線對(duì)稱的陣列B； (3)將陣列A和陣列B組合為陣列C，在陣列C的右邊布置一個(gè)與陣列C沿陣列C的右沿線對(duì)稱的陣列D，陣列C、D的下方都布置與他們各自下沿線對(duì)稱的陣列； (4)將已經(jīng)布置好的陣列組合成一個(gè)大陣列E，在陣列E的右邊布置一個(gè)與陣列E沿陣列E的右沿線對(duì)稱的陣列F，陣列E、F的下方都布置與他們各自下沿線對(duì)稱的陣列； (5)開(kāi)始剩下的空位處布置低位線，上述陣列中有空位的行列共有8行16列，按含有空位的行列計(jì)，偶數(shù)列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4 ； (6)所有的電流源陣列組合為陣列G，陣列G的四周及左右中線位置布置du_y保護(hù)器件，低位線I布置在左右中線上的Du_y管中的任意位置。
全文摘要
本發(fā)明公開(kāi)了一種14位集成電路DAC電流源陣列版圖布局設(shè)計(jì)及方法，包括多個(gè)電流源整齊排布而成的主陣列，所述的主陣列按上下中線以及左右中線分成四個(gè)主象限，四個(gè)主象限的電流源陣列排列按中心呈星型對(duì)稱，主象限也按上下中線以及左右中線分成四個(gè)輔象限，每個(gè)主象限中的四個(gè)輔象限也按中心呈星型對(duì)稱。具體是采用了樹型結(jié)構(gòu)兩層次，兩維兩階對(duì)稱布局，每個(gè)層次相對(duì)獨(dú)立，每個(gè)象限相對(duì)獨(dú)立，在數(shù)字輸入代碼從全0逐步遞增到全1時(shí)電流源依次打開(kāi)時(shí)，該結(jié)構(gòu)能夠更好消除產(chǎn)生的梯度誤差、對(duì)稱性誤差以及工藝隨即誤差，并且具有良好的抗熱梯度效應(yīng)，本發(fā)明具有較好的單調(diào)性、失調(diào)誤差、微分和積分線性、無(wú)雜散動(dòng)態(tài)范圍以及信噪比。
文檔編號(hào)H03M1/66GK102638270SQ20121010303
公開(kāi)日2012年8月15日 申請(qǐng)日期2012年4月10日 優(yōu)先權(quán)日2012年4月10日
發(fā)明者張其軍 申請(qǐng)人:成都國(guó)騰電子技術(shù)股份有限公司