專利名稱：低功耗流水線結(jié)構(gòu)的相位累加器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路相位累加器設(shè)計(jì)技術(shù)領(lǐng)域，特別涉及一種應(yīng)用于直接數(shù)字頻率合成器的低功耗流水線結(jié)構(gòu)的相位累加器。
背景技術(shù)：
直接數(shù)字頻率合成器產(chǎn)生正弦或余弦信號(hào) ，具有亞赫茲頻率分辨率、頻率跳變快、頻率切換相位連續(xù)和相位噪聲低等優(yōu)點(diǎn)。這些優(yōu)點(diǎn)使得直接數(shù)字頻率合成器廣泛應(yīng)用于跳頻通信系統(tǒng)。在實(shí)際應(yīng)用中為了提高直接數(shù)字頻率合成器的頻率分辨率，通常需要32比特以上的相位累加器。同時(shí)，為了提高輸出頻率范圍，要求提高相位累加器的工作頻率。由于相位累加器的進(jìn)位鏈?zhǔn)顷P(guān)鍵路徑，成為相位累加器的速度瓶頸。因此大量采用流水線、并行運(yùn)算等結(jié)構(gòu)，以提高相位累加器的工作速度。跳頻通信要求直接數(shù)字頻率合成器具有連續(xù)相位功能，這就要求在頻率切換時(shí)相位累加器的頻率控制字以流水線方式工作。為了實(shí)現(xiàn)這個(gè)功能，基于流水線結(jié)構(gòu)的相位累加器由頻率控制字延時(shí)模塊和累加器模塊組成，如圖I所示M級(jí)L比特累加器構(gòu)成N比特流水線結(jié)構(gòu)相位累加器。其中頻率控制字延時(shí)模塊由D觸發(fā)器組成；累加器模塊由M個(gè)比特?cái)?shù)相等的累加器子模塊級(jí)聯(lián)而成，每個(gè)累加器子模塊的進(jìn)位經(jīng)過一個(gè)D觸發(fā)器之后作為輸入進(jìn)位連接到下一級(jí)累加器子模塊。在直接數(shù)字頻率合成器中，相位累加器的低位輸出被舍棄，只保留高位累加結(jié)果，圖I中N比特相位累加器中只有高位L+K比特經(jīng)過K個(gè)D觸發(fā)器(KDFFs)被保留下來。圖I中所有D觸發(fā)器在同一個(gè)時(shí)鐘下工作?；诹魉€結(jié)構(gòu)的相位累加器可以有效提高工作速度的原理在于，M個(gè)累加器子模塊同時(shí)工作，各級(jí)累加器的輸入由經(jīng)本級(jí)D觸發(fā)器組成的延時(shí)單元對輸入頻率控制字延時(shí)后得到，各級(jí)相位累加器子模塊的進(jìn)位輸出到D觸發(fā)器進(jìn)行鎖存，在下一個(gè)時(shí)鐘周期作為下一級(jí)流水線累加器子模塊的進(jìn)位輸入。如此一來，一個(gè)長進(jìn)位鏈被分割為M個(gè)短進(jìn)位鏈，相位累加器工作速度也提高了 M倍。為了保證各級(jí)相位累加器的輸入正確無誤，延時(shí)電路中所用D觸發(fā)器數(shù)量為NX (M+l)/2，其中N為相位累加器的位寬，M為流水線級(jí)數(shù)。對于32比特的相位累加器，采用8級(jí)4比特的流水線結(jié)構(gòu)，總共需要144個(gè)D觸發(fā)器。采用更多級(jí)數(shù)的流水線結(jié)構(gòu)，所需的D觸發(fā)器數(shù)量更多。大量的D觸發(fā)器，增加時(shí)鐘設(shè)計(jì)難度的同時(shí)大幅增加電路的功耗。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問題有鑒于此，本發(fā)明主要目的在于克服傳統(tǒng)流水線結(jié)構(gòu)相位累加器的缺點(diǎn)，提出一種應(yīng)用于直接數(shù)字頻率合成器的低功耗流水線結(jié)構(gòu)的相位累加器。( 二 )技術(shù)方案為了達(dá)到上述目的，本發(fā)明提供了一種低功耗流水線結(jié)構(gòu)的相位累加器，該相位累加器包括頻率控制字延時(shí)單元和累加器單元，且該頻率控制字延時(shí)單元的輸出端連接于該累加器單元的輸入端，其中頻率控制字延時(shí)單元，用于將輸入的頻率控制字進(jìn)行延時(shí)之后，送到該累加器單元；累加器單元，用于以流水線方式將接收的頻率控制字進(jìn)行累加，并經(jīng)過延時(shí)之后輸出累加結(jié)果。上述方案中，該相位累加器是由M個(gè)長度為L比特的累加器構(gòu)成的N比特累加器，對于該N比特相位累加器，采用M級(jí)流水線結(jié)構(gòu)，每一級(jí)流水線L比特，相鄰兩級(jí)流水線之間的延時(shí)相差一個(gè)時(shí)鐘周期，其中N、M、L均為自然數(shù)。上述方案中，所述頻率控制字延時(shí)單元由N+M+1個(gè)D觸發(fā)器單元構(gòu)成，延時(shí)的長短由D觸發(fā)器單元的時(shí)鐘控制。上述方案中，在該頻率控制字延時(shí)單元中，N比特頻率控制字(201)被分成M組，每組L比特；每位頻率控制字經(jīng)過一個(gè)D觸發(fā)器鎖存后輸出，且將這N個(gè)D觸發(fā)器從高位到低位分為M組，每組L個(gè)D觸發(fā)器的時(shí)鐘由一個(gè)時(shí)鐘信號(hào)控制；M個(gè)時(shí)鐘信號(hào)由M+1個(gè)級(jí)聯(lián)而成的D觸發(fā)器產(chǎn)生，其中一個(gè)D觸發(fā)器具有復(fù)位功能；這M+1個(gè)D觸發(fā)器的時(shí)鐘與累加器單元的時(shí)鐘相同。上述方案中，在該頻率控制字延時(shí)單元中，N比特頻率控制字(201)被分成M組，每組L比特；每組L比特頻率控制字分別與L比特D觸發(fā)器單元(220、221、222、223)的輸入端相連接，每個(gè)L比特D觸發(fā)器單元(220、221、222、223)的時(shí)鐘端分別與一個(gè)時(shí)鐘信號(hào)相接；對于M級(jí)流水線相位累加器，M個(gè)D觸發(fā)器單元需要M個(gè)時(shí)鐘信號(hào)，且相鄰級(jí)時(shí)鐘信號(hào)相差一個(gè)周期。上述方案中，所述累加器單元由M個(gè)比特?cái)?shù)相等的累加器子模塊級(jí)聯(lián)而成，用于完成對經(jīng)過延時(shí)之后的M組共N比特頻率控制字的累加，每個(gè)累加器子模塊的進(jìn)位經(jīng)過一個(gè)D觸發(fā)器之后作為輸入進(jìn)位連接到下一級(jí)累加器子模塊。上述方案中，在直接數(shù)字頻率合成器中，該相位累加器的低位輸出被舍棄，只保留高位累加結(jié)果，在N比特相位累加器中只有高位L+K比特經(jīng)過K個(gè)D觸發(fā)器被保留下來，其中K為自然數(shù)。(三)有益效果本發(fā)明提供的低功耗流水線結(jié)構(gòu)的相位累加器，摒棄傳統(tǒng)結(jié)構(gòu)中通過級(jí)聯(lián)D觸發(fā)器增加延時(shí)的方法，通過控制頻率控制字單元中D觸發(fā)器的時(shí)鐘信號(hào)來調(diào)節(jié)延時(shí)，從而減少頻率控制字單元中D觸發(fā)器數(shù)量，降低功耗。對于M級(jí)流水線結(jié)構(gòu)的N比特相位累加器，傳統(tǒng)結(jié)構(gòu)需要NX (M+l)/2個(gè)D觸發(fā)器，本發(fā)明提供方法只需要N+M+1個(gè)D觸發(fā)器，簡化設(shè)計(jì)的同時(shí)，有效減小電路面積及降低功耗。


圖I是傳統(tǒng)流水線結(jié)構(gòu)相位累加器的示意圖；圖2是依照本發(fā)明實(shí)施例的低功耗流水線結(jié)構(gòu)的相位累加器的示意圖；圖3是依照本發(fā)明實(shí)施例的低功耗頻率控制字單元工作時(shí)序的示意圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。
如圖2所示，圖2是依照本發(fā)明實(shí)施例的低功耗流水線結(jié)構(gòu)的相位累加器的示意圖，該相位累加器包括頻率控制字單元200和累加器單元300，且頻率控制字延時(shí)單元200的輸出端連接于累加器單元300的輸入端。其中，頻率控制字延時(shí)單元，用于將輸入的頻率控制字進(jìn)行延時(shí)之后，送到該累加器單元；累加器單元，用于以流水線方式將接收的頻率控制字進(jìn)行累加，并經(jīng)過延時(shí)之后輸出累加結(jié)果。該相位累加器是由M個(gè)長度為L比特的累加器構(gòu)成的N比特累加器，對于該N比特相位累加器，采用M級(jí)流水線結(jié)構(gòu)，每 一級(jí)流水線L比特，其中N、M、L均為自然數(shù)。在該頻率控制字延時(shí)單元200中，N比特頻率控制字201被分成M組，每組L比特。每組L比特頻率控制字與L比特D觸發(fā)器單元(LDFFs) 220、221、222、223的輸入端相連。與傳統(tǒng)結(jié)構(gòu)不同，每個(gè)L比特D觸發(fā)器單元(LDFFs) 220、221、222、223的時(shí)鐘端分別與一個(gè)時(shí)鐘信號(hào)相連。對于M級(jí)流水線相位累加器，M個(gè)LDFFs需要M個(gè)時(shí)鐘信號(hào)，且相鄰級(jí)時(shí)鐘信號(hào)相差一個(gè)周期。傳統(tǒng)結(jié)構(gòu)中，采取對每一級(jí)流水線的輸入數(shù)據(jù)延時(shí)的方法，需要級(jí)聯(lián)NX (M+l)/2個(gè)D觸發(fā)器。M個(gè)時(shí)鐘信號(hào)，通過級(jí)聯(lián)M個(gè)D觸發(fā)器的方法產(chǎn)生。時(shí)鐘I由D觸發(fā)器211產(chǎn)生，D觸發(fā)器211的數(shù)據(jù)端與D觸發(fā)器210的輸出相連。D觸發(fā)器210帶有復(fù)位功能，且復(fù)位端與時(shí)鐘I相連。D觸發(fā)器210的數(shù)據(jù)端接到高電平，時(shí)鐘端與外部觸發(fā)器信號(hào)相連。假設(shè)所有D觸發(fā)器采用上升沿觸發(fā)方式，且輸出低電平。在外部觸發(fā)器信號(hào)的上升沿作用下，D觸發(fā)器210輸出是高電平。此后，在時(shí)鐘信號(hào)作用下，D觸發(fā)器211將數(shù)據(jù)端高電平信號(hào)傳遞到輸出，此時(shí)時(shí)鐘I是高電平。高電平的時(shí)鐘1，導(dǎo)致D觸發(fā)器210的輸出端被復(fù)位到低電平。此后，在時(shí)鐘信號(hào)作用下，D觸發(fā)器211將數(shù)據(jù)端低電平傳遞到輸出，此時(shí)時(shí)鐘I是低電平。經(jīng)歷以上過程，時(shí)鐘I得到一個(gè)脈寬等于一個(gè)時(shí)鐘周期的脈沖信號(hào)。D觸發(fā)器212的數(shù)據(jù)端與D觸發(fā)器211的輸出相連，在下一個(gè)時(shí)鐘作用下，D觸發(fā)器212將輸出一個(gè)脈寬等于一個(gè)時(shí)鐘周期的脈沖信號(hào)，在時(shí)序上時(shí)鐘2與時(shí)鐘I相差一個(gè)周期。通過級(jí)聯(lián)D觸發(fā)器的方法，采用M+1個(gè)D觸發(fā)器，得到M個(gè)滿足時(shí)序要求的時(shí)鐘信號(hào)，具體時(shí)序圖如圖3所示。從圖3可以看出，頻率控制字的載入需要8個(gè)周期，為此頻率控制字的變化頻率最大是直接數(shù)字頻率合成器時(shí)鐘的1/8。所述的頻率控制字延時(shí)單元，由N+M+1個(gè)D觸發(fā)器組成。每位頻率控制字經(jīng)過一個(gè)D觸發(fā)器鎖存后輸出，且將這N個(gè)D觸發(fā)器從高位到低位分為M組，每組L個(gè)D觸發(fā)器的時(shí)鐘由一個(gè)時(shí)鐘信號(hào)控制。M個(gè)時(shí)鐘信號(hào)由M+1個(gè)級(jí)聯(lián)而成的D觸發(fā)器產(chǎn)生，其中一個(gè)D觸發(fā)器具有復(fù)位功能。這M+1個(gè)D觸發(fā)器的時(shí)鐘與累加器單元的時(shí)鐘相同。具有復(fù)位功能的D觸發(fā)器210的數(shù)據(jù)端連接到高電平，輸出端與D觸發(fā)器211數(shù)據(jù)端相連，如此實(shí)現(xiàn)D觸發(fā)器的級(jí)聯(lián)；D觸發(fā)器211的輸出端，與D觸發(fā)器212數(shù)據(jù)端相連實(shí)現(xiàn)級(jí)聯(lián)的同時(shí)，與具有復(fù)位功能的D觸發(fā)器210的復(fù)位端相連，且作為時(shí)鐘I與M組D觸發(fā)器中最低位的一組D觸發(fā)器220的時(shí)鐘端相連；D觸發(fā)器212輸出端，與下一級(jí)D觸發(fā)器數(shù)據(jù)端相連的同時(shí)，與D觸發(fā)器221的時(shí)鐘端相連。D觸發(fā)器214作為最后一級(jí)，其輸出端只與最高位的一組D觸發(fā)器223的時(shí)鐘端相連。經(jīng)過M級(jí)D觸發(fā)器級(jí)聯(lián)產(chǎn)生的M個(gè)時(shí)鐘信號(hào)的特點(diǎn)在于，相鄰時(shí)鐘信號(hào)之間相差一個(gè)時(shí)鐘周期。為此，經(jīng)過D觸發(fā)器鎖存之后的相鄰兩組頻率控制字在時(shí)間上相差一個(gè)時(shí)鐘周期。頻率控制字延時(shí)單元200輸出端與累加器單元300的輸入端相連接。直接數(shù)字頻率合成器中累加器低位被舍棄，累加器單元300截位后只保留高L+K比特。本發(fā)明中所述的累加器單元300可采用傳統(tǒng)結(jié)構(gòu)實(shí)現(xiàn)。累加器單元300由M個(gè)比特?cái)?shù)相等的累加器子模塊級(jí)聯(lián)而成，每個(gè)累加器子模塊的進(jìn)位經(jīng)過一個(gè)D觸發(fā)器之后作為輸入進(jìn)位連接到下一級(jí)累加器子模塊。在直接數(shù)字頻率合成器中，相位累加器的低位輸出被舍棄，只保留高位累加結(jié)果，圖2中N比特相位累加器中只有高位L+K比特經(jīng)過K個(gè)D觸發(fā)器(KDFFs)被保留下來本發(fā)明的有益效果是在不降低頻率跳變速度情況下，通過產(chǎn)生M個(gè)不同時(shí)序的時(shí)鐘信號(hào)控制頻率控制字的載入，減少頻率控制字單元中D觸發(fā)器的數(shù)量，有效降低功耗、減少電路面積。對于8級(jí)流水線結(jié)構(gòu)的32比特相位累加器，采用本發(fā)明的方法只需要41個(gè)D觸發(fā)器即可實(shí)現(xiàn)頻率控制字的載入，是傳統(tǒng)方法的28.5%，延時(shí)單元的功耗也相應(yīng)降低到28. 5%0以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種低功耗流水線結(jié)構(gòu)的相位累加器，其特征在于，該相位累加器包括頻率控制字延時(shí)單元和累加器單元，且該頻率控制字延時(shí)單元的輸出端連接于該累加器單元的輸入端，其中 頻率控制字延時(shí)單元，用于將輸入的頻率控制字進(jìn)行延時(shí)之后，送到該累加器單元； 累加器單元，用于以流水線方式將接收的頻率控制字進(jìn)行累加，并經(jīng)過延時(shí)之后輸出累加結(jié)果。
2.根據(jù)權(quán)利要求I所述的低功耗流水線結(jié)構(gòu)的相位累加器，其特征在于，該相位累加器是由M個(gè)長度為L比特的累加器構(gòu)成的N比特累加器，對于該N比特相位累加器，采用M級(jí)流水線結(jié)構(gòu)，每一級(jí)流水線L比特，相鄰兩級(jí)流水線之間的延時(shí)相差一個(gè)時(shí)鐘周期，其中N、M、L均為自然數(shù)。
3.根據(jù)權(quán)利要求2所述的低功耗流水線結(jié)構(gòu)的相位累加器，其特征在于，所述頻率控制字延時(shí)單元由N+M+1個(gè)D觸發(fā)器單元構(gòu)成，延時(shí)的長短由D觸發(fā)器單元的時(shí)鐘控制。
4.根據(jù)權(quán)利要求3所述的低功耗流水線結(jié)構(gòu)的相位累加器，其特征在于，在該頻率控制字延時(shí)單元中，N比特頻率控制字(201)被分成M組，每組L比特；每位頻率控制字經(jīng)過一個(gè)D觸發(fā)器鎖存后輸出，且將這N個(gè)D觸發(fā)器從高位到低位分為M組，每組L個(gè)D觸發(fā)器的時(shí)鐘由一個(gè)時(shí)鐘信號(hào)控制；M個(gè)時(shí)鐘信號(hào)由M+1個(gè)級(jí)聯(lián)而成的D觸發(fā)器產(chǎn)生，其中一個(gè)D觸發(fā)器具有復(fù)位功能；這1+1個(gè)D觸發(fā)器的時(shí)鐘與累加器單元的時(shí)鐘相同。
5.根據(jù)權(quán)利要求3所述的低功耗流水線結(jié)構(gòu)的相位累加器，其特征在于，在該頻率控制字延時(shí)單元中，N比特頻率控制字(201)被分成M組，每組L比特；每組L比特頻率控制字分別與L比特D觸發(fā)器單元(220、221、222、223)的輸入端相連接，每個(gè)L比特D觸發(fā)器單元(220、221、222、223)的時(shí)鐘端分別與一個(gè)時(shí)鐘信號(hào)相接；對于M級(jí)流水線相位累加器，M個(gè)D觸發(fā)器單元需要M個(gè)時(shí)鐘信號(hào)，且相鄰級(jí)時(shí)鐘信號(hào)相差一個(gè)周期。
6.根據(jù)權(quán)利要求I所述的低功耗流水線結(jié)構(gòu)的相位累加器，其特征在于，所述累加器單元由M個(gè)比特?cái)?shù)相等的累加器子模塊級(jí)聯(lián)而成，用于完成對經(jīng)過延時(shí)之后的M組共N比特頻率控制字的累加，每個(gè)累加器子模塊的進(jìn)位經(jīng)過一個(gè)D觸發(fā)器之后作為輸入進(jìn)位連接到下一級(jí)累加器子模塊。
7.根據(jù)權(quán)利要求6所述的低功耗流水線結(jié)構(gòu)的相位累加器，其特征在于，在直接數(shù)字頻率合成器中，該相位累加器的低位輸出被舍棄，只保留高位累加結(jié)果，在N比特相位累加器中只有高位L+K比特經(jīng)過K個(gè)D觸發(fā)器被保留下來，其中K為自然數(shù)。
全文摘要
本發(fā)明公開了一種低功耗流水線結(jié)構(gòu)相位累加器，摒棄傳統(tǒng)結(jié)構(gòu)中通過級(jí)聯(lián)D觸發(fā)器增加延時(shí)的方法，通過改變頻率控制字單元中D觸發(fā)器的時(shí)鐘信號(hào)來調(diào)節(jié)延時(shí)，從而減少頻率控制字單元中D觸發(fā)器數(shù)量，降低功耗。對于M級(jí)流水線結(jié)構(gòu)的N比特相位累加器，傳統(tǒng)結(jié)構(gòu)需要N×(M+1)/2個(gè)D觸發(fā)器，本發(fā)明提供方法只需要N+M+1個(gè)D觸發(fā)器。本發(fā)明的低功耗流水線結(jié)構(gòu)相位累加器具有設(shè)計(jì)簡單、功耗低、頻率變化快的特點(diǎn)。
文檔編號(hào)H03L7/099GK102638261SQ20121010999
公開日2012年8月15日 申請日期2012年4月13日 優(yōu)先權(quán)日2012年4月13日
發(fā)明者劉新宇, 吳旦昱, 周磊, 武錦, 金智, 陳建武 申請人:中國科學(xué)院微電子研究所