專利名稱：時鐘信號發(fā)生器的制作方法
技術領域：
本發(fā)明實施例涉及通信領域，尤其涉及一種時鐘信號發(fā)生器。
背景技術：
在當前的電子系統(tǒng)中，業(yè)內人士采用千兆位以太網(wǎng)物理層(英文全稱GigabitEthernet Physical layer,簡稱GEPHY)或者快速以太網(wǎng)物理層(英文全稱Fast EthernetPhysical layer,簡稱FEPHY)指代其所對應的相應層次的電路單元。通常，GEPHY/FEPHY中必須包含時鐘發(fā)生器，其用于解決各種傳輸速率下數(shù)據(jù)碼流的定時、收發(fā)等功能。當前的GEPHY/FEPHY的時鐘發(fā)生器需要覆蓋兩種傳輸速率如125M波特率(Baud)和IOMBaud所需要的時鐘信號。 現(xiàn)有的GEPHY/FEPHY中設置的能夠覆蓋上述兩種傳輸速率的時鐘發(fā)生器包括兩個鎖相環(huán)電路、多個模擬混頻器電路；其中，兩個鎖相環(huán)電路并列設置，每ー鎖相環(huán)電路的輸出端連接相適應的模擬混頻器電路，以便通過模擬混頻器電路的輸出端輸出適用125M波特率/IOM波特率的傳輸速率的時鐘信號。然而，現(xiàn)有技術方案中，由于包括多個鎖相環(huán)電路和多個模擬混頻器，功耗較大，且需要占據(jù)較多芯片面積，不利于芯片的小型化，且不利于降低整個芯片成本。

發(fā)明內容
本發(fā)明實施例提供一種時鐘信號發(fā)生器，用于解決現(xiàn)有技術中時鐘發(fā)生器功耗大、占據(jù)面積大的問題。本發(fā)明實施例提供的時鐘信號發(fā)生器，應用于支持多種波特率下數(shù)據(jù)傳輸?shù)奈锢韺幼酉到y(tǒng)，該時鐘信號發(fā)生器包括源時鐘信號產(chǎn)生器，以及分別與所述源時鐘信號產(chǎn)生器的輸出端連接的兩個或兩個以上的處理器；所述源時鐘信號產(chǎn)生器根據(jù)所述子系統(tǒng)內參考時鐘的基準信號輸出多個相同頻率的源時鐘信號；所述處理器根據(jù)過采樣技術通過數(shù)字邏輯電路將所述多個源時鐘信號進行分頻處理，得到與所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕦耐綍r鐘信號，以實現(xiàn)數(shù)據(jù)在所述波特率下傳輸時的定時和收發(fā)功能。本發(fā)明實施例提供的芯片，所述芯片包括產(chǎn)生基準信號的晶振，其中，該芯片還包括如上任一所述的時鐘信號發(fā)生器；所述晶振與所述時鐘信號發(fā)生器的源時鐘信號產(chǎn)生器的輸入端連接，用于為所述源時鐘信號產(chǎn)生器提供基準信號。由上述技術方案可知,本發(fā)明實施例的時鐘信號發(fā)生器,通過ー個源時鐘信號產(chǎn)生器輸出多個相同頻率的源時鐘信號，進而通過處理器根據(jù)過采樣技術將多個源時鐘信號通過數(shù)字邏輯電路進行分頻處理，得到與子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕦耐綍r鐘信號，以實現(xiàn)數(shù)據(jù)在所述波特率下傳輸時的定時和收發(fā)功能；與現(xiàn)有技術相比較，本發(fā)明實施例提供的時鐘信號發(fā)生器，僅使用一套鎖相環(huán)電路，且不采用混頻器等模擬電路，而是使用全數(shù)字邏輯電路，大大筒化了時鐘信號發(fā)生器的設計，使得包含該時鐘信號發(fā)生器的芯片的尺寸能夠進ー步縮小，降低了成本，同時降低了整體功耗。


圖I為本發(fā)明一實施例提供的時鐘信號發(fā)生器的示意圖；圖2為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的示意圖；圖3為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的處理器的示意圖；圖4為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的鎖相環(huán)電路的示意圖；圖5為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的8分頻電路的示意圖； 圖6為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的第一時鐘信號輸出模塊的示意圖；圖7為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的示意圖；圖8為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的第二分頻模塊的部分結構示意圖；圖9為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的第二分頻模塊的部分結構示意圖；圖IOA至圖IOD為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的第二分頻模塊的部分結構示意圖；圖11為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的第二分頻模塊的部分結構示意圖；圖12為本發(fā)明另ー實施例提供的時鐘信號發(fā)生器的第二分頻模塊的信號示意圖。
具體實施例方式圖I示出了本發(fā)明ー實施例提供的時鐘信號發(fā)生器的示意圖，如圖I所示，本實施例中的時鐘信號發(fā)生器應用于支持多種波特率下數(shù)據(jù)傳輸?shù)奈锢韺幼酉到y(tǒng)，其包括源時鐘信號產(chǎn)生器11，以及分別與源時鐘信號產(chǎn)生器11的輸出端連接的兩個或兩個以上的處理器12 ；其中，源時鐘信號產(chǎn)生器11根據(jù)物理層子系統(tǒng)內參考時鐘的基準信號輸出多個相同頻率的源時鐘信號；所述處理器12根據(jù)過采樣技術通過數(shù)字邏輯電路將多個源時鐘信號進行分頻處理，得到與所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕦耐綍r鐘信號，以實現(xiàn)數(shù)據(jù)在所述波特率下傳輸時的定時和收發(fā)功能。本實施例中的數(shù)字邏輯電路位于處理器中。具體地，圖3、圖5、圖6、圖8、圖9等舉例示出了數(shù)據(jù)邏輯電路的部分結構或全部結構。舉例來說，本實施例中的時鐘信號發(fā)生器位于某ー芯片上時，該芯片中的數(shù)據(jù)傳輸?shù)牟ㄌ芈蕿閮蓚€，例如數(shù)據(jù)傳輸?shù)牟ㄌ芈蕿?25M和10M。此時，時鐘信號發(fā)生器中的處理器為兩個，連接源時鐘信號產(chǎn)生器的每ー處理器得到與所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕦耐綍r鐘信號，以實現(xiàn)數(shù)據(jù)在所述波特率下傳輸時的定時和收發(fā)功能。本實施例的時鐘信號發(fā)生器通過ー個源時鐘信號產(chǎn)生器輸出多個相同頻率的源時鐘信號，進而通過處理器根據(jù)過采樣技術將多個源時鐘信號通過數(shù)字邏輯電路處理，得到與所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕦耐綍r鐘信號。在另ー實施例中，如圖2所示，本實施例中的時鐘信號發(fā)生器包括源時鐘信號產(chǎn)生器11和兩個處理器12。當然，在實際應用中，前述的125M波特率和IOM波特率的數(shù)據(jù)傳輸可以支持GEPHY所在系統(tǒng)中的1000BASE-T/100BASE-TX/10BASE-T的速度等級；進ー步地，125M波特率和IOM波特率的數(shù)據(jù)傳輸還支持FEPHY所在的系統(tǒng)中的100BASE-TX/1OBASE-T的速度等級。 由此，在本實施例中設置ー個源時鐘信號產(chǎn)生器11和兩個并列的包括采用數(shù)據(jù)邏輯電路的處理器12 ; —處理器12通過內部的數(shù)字邏輯電路輸出與子系統(tǒng)中數(shù)據(jù)傳輸?shù)?25M波特率對應的同步時鐘信號，另ー處理器12通過內部的數(shù)字邏輯電路輸出與子系統(tǒng)中數(shù)據(jù)傳輸?shù)腎OM波特率對應的同步時鐘信號，進而制備上述的時鐘信號發(fā)生器能夠較好的節(jié)省成本，同時能夠減小時鐘信號發(fā)生器在芯片中所占的面積。具體地，采用上述的時鐘信號發(fā)生器輸出適用子系統(tǒng)中數(shù)據(jù)傳輸?shù)?25M波特率的第一時鐘信號、IOM波特率的第二時鐘信號如下文所述。圖3示出了本發(fā)明另一實施例所提供的時鐘信號發(fā)生器的處理器的示意圖，如圖3所示，在所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕿?25M時，前述的源時鐘信號產(chǎn)生器11具體用于根據(jù)基準信號產(chǎn)生8個頻率為IGhz的源時鐘信號，且在各個源時鐘信號中，任意相鄰的兩個源時鐘信號的相位間隔為125ps。相應地，本實施例中的處理器具體包括第一分頻模塊121、連接該第一分頻模塊121的第一時鐘信號輸出模塊122 ；其中，第一分頻模塊121用于將源時鐘信號產(chǎn)生器輸出的8個源時鐘信號中的每一源時鐘信號進行打拍處理，得到64個第一時鐘信號；其中，每一源時鐘信號對應8個第一時鐘信號，且8個第一時鐘信號中任意相鄰的兩個第一時鐘信號的相位間隔為Ins ；第一時鐘信號輸出模塊122根據(jù)物理層子系統(tǒng)中預設的控制信號從第一分頻模塊得到的所有的第一時鐘信號中選取ー個第一時鐘信號，并將所選取的第一時鐘信號作為所述子系統(tǒng)中波特率為125M的數(shù)據(jù)碼流的同步時鐘信號。舉例來說，本實施例中的源時鐘信號產(chǎn)生器包括鎖相環(huán)電路；第一分頻模塊包括8個并聯(lián)的8分頻電路,姆ー 8分頻電路對源時鐘信號產(chǎn)生器輸出的ー個頻率為IGhz的源時鐘信號進行分頻處理，獲得8個頻率為125Mhz的第一時鐘信號。如圖4所示，圖4中示出了本發(fā)明ー實施例中的時鐘信號發(fā)生器中所使用的鎖相環(huán)電路的示意圖。本實施例的鎖相環(huán)包括鑒頻器(Phase Frequency Detector,簡稱PFD)、電荷泵(Charge Pump,簡稱CP)、壓控振蕩器(Voltage Controlled Oscillator,簡稱 VCO)、反饋分頻器等電路元件；上述的壓控振蕩器輸出8個頻率為IGhz的源時鐘信號(源_0、源_1、源 _2、源 _3、源 _4、源 _5、源 _6、源 _7) ο其中，PFD和CP主要用于將基準信號與反饋分頻器反饋的信號之間的相位誤差信號轉換成電流信號；圖4中的電路元件R2、R3、C1、C2、C3組成環(huán)路濾波器，用于對電流信號進行濾波處理，進而將濾波后的電流信號通過V-I轉換器(如積分轉換)后輸出電壓信號，進而使VCO輸出上述的8個頻率為IGhz的源時鐘信號，且相鄰的兩個源時鐘信號之間的相位差為125ps(例如，源I、源2之間的相位差為125ps)。前述的反饋分頻器用于將VCO輸出的源時鐘信號進行分頻并反饋至鑒相器。特別地，圖4中所示的壓控振蕩器是由四級差動電路組成，可輸出均勻的8個頻率為IGhz的源時鐘信號。需要說明的是，前述的源時鐘信號中任意相鄰兩個信號的上升沿之間(如源I、源2的上升沿之間)的間隔是125ps。當然，本實施例中的鎖相環(huán)電路可為現(xiàn)有技術中的任一鎖相環(huán)電路，其能夠輸出頻率、相位均符合后續(xù)處理器所使用的源時鐘信號即可，本實施例中不限定為圖4所示的ー種鎖相環(huán)電路的結構。與現(xiàn)有技術相比較，本實施例提供的時鐘信號發(fā)生器，僅使用一套鎖相環(huán)電路，且 不采用混頻器等模擬電路，而是使用全數(shù)字邏輯電路，大大筒化了時鐘信號發(fā)生器的設計，使得包含該時鐘信號發(fā)生器的芯片的尺寸能夠進ー步縮小，降低了成本，同時降低了整體功耗。如圖5所示，圖5示出了本發(fā)明另一實施例提供的時鐘信號發(fā)生器所使用的8分頻電路的示意圖。需要說明的是，本實施例中的8分頻電路的輸入信號為源時鐘信號產(chǎn)生器11輸出的ー個源時鐘信號(如圖4中所示的源I)，即8分頻電路的輸入端連接所述源時鐘信號產(chǎn)生器11的ー個輸出端，8分頻電路的輸出端連接第一時鐘信號輸出模塊122的一個輸入端(如圖3所示)。該圖5中所示出的8分頻電路僅為舉例說明第一分頻模塊中的部分電路，實際中的第一分頻模塊包括8個并列的8分頻電路。本實施例的8分頻電路51包括分頻器511和8個D觸發(fā)器512 ;其中，8個D觸發(fā)器串聯(lián)，構成ー個D觸發(fā)器陣列，源時鐘信號產(chǎn)生器輸出的ー個源時鐘信號分別輸入分頻器的輸入端和8個D觸發(fā)器中姆ー D觸發(fā)器的時鐘信號輸入端，以及分頻器511的輸出端連接D觸發(fā)器陣列的輸入端；8個D觸發(fā)器中每ー D觸發(fā)器的輸出端連接第一時鐘信號輸出模塊122，以輸出前述的第一時鐘信號。也就是說，分頻器511的輸入端連接源時鐘信號產(chǎn)生器11輸出的ー個源時鐘信號(如源I)，分頻器511的輸出端連接8個D觸發(fā)器512的時鐘信號輸入端D ；8個D觸發(fā)器512即D觸發(fā)器陣列的輸入端CP連接源時鐘信號產(chǎn)生器的輸出端，即D觸發(fā)器陣列的輸入端CP接收輸入分頻器511的源時鐘信號(如源O至源7);8個D觸發(fā)器512中每ー D觸發(fā)器512的輸出端Q輸出第一時鐘信號，且8個第一時鐘信號中任意相鄰的兩個第一時鐘信號的相位間隔為Ins。具體地，D觸發(fā)器陣列輸出的64個第一時鐘信號如下表所不
權利要求
1.一種時鐘信號發(fā)生器，應用于支持多種波特率下數(shù)據(jù)傳輸?shù)奈锢韺幼酉到y(tǒng)，其特征在于，包括 源時鐘信號產(chǎn)生器，以及分別與所述源時鐘信號產(chǎn)生器的輸出端連接的兩個或兩個以上的處理器； 所述源時鐘信號產(chǎn)生器根據(jù)所述子系統(tǒng)內參考時鐘的基準信號輸出多個相同頻率的源時鐘信號； 所述處理器根據(jù)過采樣技術通過數(shù)字邏輯電路將所述多個源時鐘信號進行分頻處理，得到與所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕦耐綍r鐘信號，以實現(xiàn)數(shù)據(jù)在所述波特率下傳輸時的定時和收發(fā)功能。
2.根據(jù)權利要求I所述的時鐘信號發(fā)生器，其特征在干，當所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕿?25M吋， 所述源時鐘信號產(chǎn)生器，具體用于根據(jù)所述基準信號產(chǎn)生8個頻率為IGhz的源時鐘信號；在所述各個源時鐘信號中，任意相鄰的兩個源時鐘信號的相位間隔為125ps ； 相應地，所述處理器具體包括第一分頻模塊、連接該第一分頻模塊的第一時鐘信號輸出模塊； 所述第一分頻模塊，將所述源時鐘信號產(chǎn)生器輸出的8個源時鐘信號中的每一源時鐘信號進行打拍處理，得到64個第一時鐘信號；其中，所述每一源時鐘信號對應8個第一時鐘信號，且所述8個第一時鐘信號中任意相鄰的兩個第一時鐘信號的相位間隔為Ins ； 所述第一時鐘信號輸出模塊，根據(jù)所述子系統(tǒng)中預設的控制信號從所述第一分頻模塊得到的所有第一時鐘信號中選取ー個第一時鐘信號，并將所選取的第一時鐘信號作為所述子系統(tǒng)中波特率為125M的數(shù)據(jù)碼流的同步時鐘信號。
3.根據(jù)權利要求2所述的時鐘信號發(fā)生器，其特征在于，所述第一分頻模塊包括 8個并聯(lián)的8分頻電路，每ー 8分頻電路對所述源時鐘信號產(chǎn)生器輸出的ー個頻率為IGhz的源時鐘信號進行分頻處理，獲得8個頻率為125Mhz的第一時鐘信號。
4.根據(jù)權利要求2或3所述的時鐘信號發(fā)生器，其特征在于，所述8分頻電路包括 分頻器和8個D觸發(fā)器； 其中，所述8個D觸發(fā)器串聯(lián)，構成ー個D觸發(fā)器陣列；所述源時鐘信號產(chǎn)生器輸出的ー個源時鐘信號分別輸入所述分頻器的輸入端和所述8個D觸發(fā)器中每ー D觸發(fā)器的時鐘信號輸入端；以及 所述分頻器的輸出端連接所述D觸發(fā)器陣列的輸入端； 所述8個D觸發(fā)器中每ー D觸發(fā)器的輸出端連接所述第一時鐘信號輸出模塊，以輸出所述第一時鐘信號。
5.根據(jù)權利要求4所述的時鐘信號發(fā)生器，其特征在于，所述第一時鐘信號輸出模塊，具體包括 多個帶選通功能的反相器，所述多個反相器按照金字塔狀結構連接，且每一反相器接收所述子系統(tǒng)中預設的控制信號，在所述控制信號為高電平吋，輸出該反相器的輸入端所接收的第一時鐘信號。
6.根據(jù)權利要求I所述的時鐘信號發(fā)生器，其特征在干，當所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕿镮OM吋，所述源時鐘信號產(chǎn)生器，具體用于根據(jù)所述基準信號產(chǎn)生8個頻率為IGhz的源時鐘信號；在所述各個源時鐘信號中，任意相鄰的兩個源時鐘信號的相位間隔為125ps ； 相應地，所述處理器具體包括第二分頻模塊； 所述第二分頻模塊，對所述源時鐘信號產(chǎn)生器輸出的8個源時鐘信號進行選擇性的打拍處理，并將打拍處理后得到的第二時鐘信號作為所述子系統(tǒng)中波特率為IOM的數(shù)據(jù)碼流的同步時鐘信號。
7.根據(jù)權利要求6所述的時鐘信號發(fā)生器，其特征在于，所述第二分頻模塊為25/4的分頻電路； 所述25/4的分頻電路，具體用于對5個頻率為IGhz的源時鐘信號的25個周期進行分頻處理，獲得4個周期的頻率為160Mhz的第二時鐘信號。
8.根據(jù)權利要求I至7任一所述的時鐘信號發(fā)生器，其特征在于，所述源時鐘信號產(chǎn)生器為鎖相環(huán)電路。
9.一種芯片，包括產(chǎn)生基準信號的晶振，其特征在于，還包括如權利要求1-8任ー項所述的時鐘信號發(fā)生器； 所述晶振與所述時鐘信號發(fā)生器的源時鐘信號產(chǎn)生器的輸入端連接，用于為所述源時鐘信號產(chǎn)生器提供基準信號。
全文摘要
本發(fā)明實施例提供一種時鐘信號發(fā)生器，該時鐘信號發(fā)生器應用于支持多種波特率下數(shù)據(jù)傳輸?shù)奈锢韺幼酉到y(tǒng)，所述時鐘信號發(fā)生器包括源時鐘信號產(chǎn)生器，以及分別與所述源時鐘信號產(chǎn)生器的輸出端連接的兩個或兩個以上的處理器；所述源時鐘信號產(chǎn)生器根據(jù)所述子系統(tǒng)內參考時鐘的基準信號輸出多個相同頻率的源時鐘信號；所述處理器根據(jù)過采樣技術通過數(shù)字邏輯電路將所述多個源時鐘信號進行分頻處理，得到與所述子系統(tǒng)中數(shù)據(jù)傳輸?shù)牟ㄌ芈蕦耐綍r鐘信號，以實現(xiàn)數(shù)據(jù)在所述波特率下傳輸時的定時和收發(fā)功能。上述時鐘信號發(fā)生器用于解決現(xiàn)有技術中時鐘發(fā)生器占據(jù)面積大、功耗大的問題。
文檔編號H03L7/18GK102684654SQ201210118178
公開日2012年9月19日 申請日期2012年4月20日 優(yōu)先權日2012年4月20日
發(fā)明者單英艷, 張金弟, 曹煒 申請人:華為技術有限公司