專利名稱：一種實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及CMOS數(shù)字電路設(shè)計技術(shù)領(lǐng)域，特別涉及一種實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)。
背景技術(shù)：
模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)是現(xiàn)代通信系統(tǒng)中極其重要的模塊，同時也是限制整個通信系統(tǒng)數(shù)據(jù)處理能力的瓶頸所在。傳統(tǒng)的Nyquist模數(shù)轉(zhuǎn)換器，其元器件的匹配程度決定了 ADC所能達(dá)到的精度。隨著集成電路的特征尺寸不斷減小，MOS晶體管的二階效應(yīng)愈加顯著，設(shè)計高性能模擬電路所遇到的困難和挑戰(zhàn)越來越大。當(dāng)前的工藝水平可以達(dá)到O. 1% (IObit)的器件匹配精度，然而對于精度為16bit以上的ADC來說，其匹配精度至少為O. 0015%，采用普通MOS工藝無法實(shí)現(xiàn)。 Sigma-Delta ADC 米用過米樣(Over-Sampling)和噪聲整形(Noise-Shaping)技術(shù)，有效衰減輸出信號的帶內(nèi)量化噪聲(quantized noise),提高了信號帶內(nèi)信噪比，使得利用粗轉(zhuǎn)換器實(shí)現(xiàn)高精度的模數(shù)轉(zhuǎn)換成為可能。與傳統(tǒng)的Nyquist轉(zhuǎn)換器相比，Sigma-DeltaA/D轉(zhuǎn)換器將提高精度的壓力盡量轉(zhuǎn)移到數(shù)字環(huán)節(jié)，充分利用了數(shù)字電路規(guī)模越來越大，速度越來越高而成本日益下降的發(fā)展趨勢，在模擬電路部分降低了對性能指標(biāo)和元器件匹配精度的要求，提高了電路設(shè)計的可行性。Sigma-Delta ADC由Sigma-Delta調(diào)制器和數(shù)字濾波器構(gòu)成，后者為全數(shù)字電路實(shí)現(xiàn)，可靠性較高；而調(diào)制器部分大多為模擬電路，其電路的性能決定了整個ADC的性能。評價ADC動態(tài)性能的主要指標(biāo)為信噪比(Signal-to-Noise Ratio, SNR), Sigma-Delta調(diào)制器的理想峰值信噪比(Peak SNR, PSNR)如下式所示PSNR(dB) = IO Iog^ 22Ai j - 20 log^ + 20〔《 + Iog(OSTi)式中OSR為過采樣比(采樣頻率與信號Nyquist率的比值)，n為調(diào)制器的階數(shù)，N為量化器的位數(shù)。從上述公式可以看到，Sigma-Delta調(diào)制器的信噪比與0SR、n和N有關(guān)。提高調(diào)制器的信噪比，需要提高0SR、η或者N。提高過采樣比0SR，意味著在信號帶寬的一定的條件下提高采樣頻率，當(dāng)信號帶寬達(dá)到MHz數(shù)量級時，一味的提高時鐘的采樣頻率，一方面電路功耗會急劇的增加，另一方面由于工藝條件限制而無法實(shí)現(xiàn)；提高調(diào)制器的階數(shù)η，由于Sigma-Delta調(diào)制器是一個非線性的負(fù)反饋閉環(huán)系統(tǒng)，調(diào)制器階數(shù)大于2會造成系統(tǒng)不穩(wěn)定，使量化器過載進(jìn)而使得調(diào)制器的性能急速下降。較為合適的方式是通過提高量化器的位數(shù)N來提高調(diào)制器的性能，而且提高N還會使得高階調(diào)制器的穩(wěn)定性增強(qiáng)，量化器的穩(wěn)定輸入范圍增大，而對調(diào)制器不會造成影響。然而采用多位量化器，在反饋回路中就會用到多位DAC，而DAC的精度對調(diào)制器的影響很大，以一階調(diào)制器多位量化器為例，X(Z)輸入信號，Eq(z)為多位量化器的量化噪聲，Ed(Z)為反饋DAC的非線性誤差引入的噪聲，下式為傳輸函數(shù)Y(z) = z_1X (Z)+ (K1)Eq (Z)-Z-1Ed (Z)
由上式可以看出，由多位DAC產(chǎn)生的非線性誤差并沒有像量化噪聲那樣受到反饋環(huán)路的調(diào)制作用，因此，整個調(diào)制器的精度受限于多位反饋DAC的精度。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問題為了解決多位量化Sigma-Delta調(diào)制器中多位DAC的非線性問題，本發(fā)明提出了一種實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均(DWA)算法的系統(tǒng)。(二)技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，該系統(tǒng)包括編碼電路10、全加器電路11、循環(huán)對數(shù)移位電路12、寄存器組電路13和時序調(diào)整驅(qū)動電路14，其中編碼電路10，用于接收輸入的溫度計碼，輸出二進(jìn)制碼至全加器電路11 ；全加器電路，用于對當(dāng)前時鐘周期與前一時鐘周期產(chǎn)生的二進(jìn)制碼求和，將輸出進(jìn)位信號作為輸入進(jìn)位信號進(jìn)行累加，并將所得數(shù)據(jù)輸出至循環(huán)對數(shù)移位電路12 ；循環(huán)對數(shù)移位電路12，用于根據(jù)存入寄存器組電路13的數(shù)據(jù)對輸入的溫度計碼進(jìn)行相應(yīng)的移位操作，最后將移位后的數(shù)據(jù)輸出至?xí)r序調(diào)整驅(qū)動電路14 ；時序調(diào)整驅(qū)動電路14，用于將循環(huán)對數(shù)移位電路12輸入的移位后的數(shù)據(jù)按照正確的時序輸出。上述方案中，所述編碼電路10包括溫度計碼轉(zhuǎn)獨(dú)熱碼電路和獨(dú)熱碼轉(zhuǎn)二進(jìn)制碼電路兩個部分，其中溫度計碼轉(zhuǎn)獨(dú)熱碼電路的輸入端接收輸入的溫度計碼，輸出相應(yīng)的獨(dú)熱碼至獨(dú)熱碼轉(zhuǎn)二進(jìn)制碼電路，最后獨(dú)熱碼轉(zhuǎn)二進(jìn)制碼電路輸出對應(yīng)的傳統(tǒng)二進(jìn)制碼至全加器電路11。上述方案中，所述全加器電路11采用延遲路徑較小的傳輸門結(jié)構(gòu)，其兩個加數(shù)的輸入端分別為當(dāng)前時鐘周期的二進(jìn)制輸出信號以及前一時鐘周期的二進(jìn)制輸出信號，全加器電路11的進(jìn)位輸入信號為當(dāng)前時鐘周期的全加器進(jìn)位輸出信號；加法完成后，將數(shù)據(jù)輸入至寄存器組電路13。上述方案中，所述循環(huán)對數(shù)移位電路12采用NMOS管作為移位電路的主體，根據(jù)全加器的求和輸出信號(S11-S13、S11Q-S13Q)對輸入的溫度計碼分別進(jìn)行I位、2位和4位的移位操作，將移位后的數(shù)據(jù)輸出至?xí)r序調(diào)整和驅(qū)動電路。上述方案中，所述寄存器組電路13采用電平觸發(fā)的鎖存器電路結(jié)構(gòu)，共六個鎖存器，分成三組，每組兩個級聯(lián)構(gòu)成D型觸發(fā)器。所述全加器電路11的輸出在兩相不交疊時鐘clkl時，輸入至寄存器組電路13，鎖定前一時鐘周期的全加器電路11輸出信號；在兩項(xiàng)不交疊時鐘clk2時，鎖定當(dāng)前時鐘周期的全加器電路11輸出信號，并輸出信號S11-S13、 S11Q-S13Q控制循環(huán)對數(shù)移位電路12。上述方案中，所述時序調(diào)整和驅(qū)動電路14的輸入來自循環(huán)對數(shù)移位電路12，由于循環(huán)對數(shù)移位電路12采用NMOS開關(guān)，高電平信號在傳輸過程中存在閾值損失，所以首先對輸入信號進(jìn)行電平恢復(fù)，然后進(jìn)入時序調(diào)整電路14，使得信號在正確的時鐘信號下在通路上傳輸，最后經(jīng)過時序調(diào)整驅(qū)動電路14將信號輸出。(三)有益效果
本發(fā)明提供的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，采用新型的系統(tǒng)結(jié)構(gòu)以及雙鎖存器、對數(shù)移位電路方法來實(shí)現(xiàn)DWA算法，在算法實(shí)現(xiàn)過程中，輸入溫度計碼的數(shù)據(jù)通路只采用NMOS開關(guān)和驅(qū)動電路，而控制通路采用鎖存器控制，相對于傳統(tǒng)的數(shù)據(jù)選擇和觸發(fā)器控制，有效的減少了所用元器件的數(shù)量，進(jìn)而降低了輸出數(shù)據(jù)的傳輸和延遲時間，非常適用于寬帶高精度高采樣率的多位量化Sigma-Delta調(diào)制器電路。


圖I是依照本發(fā)明實(shí)施例的采用的DWA算法的示意圖；圖2是依照本發(fā)明實(shí)施例的用于高精度多位量化Sigma-Delta調(diào)制器的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)的結(jié)構(gòu)示意圖；圖3是依照本發(fā)明實(shí)施例的編碼電路示意圖；圖4是傳統(tǒng)的基于傳輸門的全加器電路不意圖；圖5是依照本發(fā)明實(shí)施例的寄存器組電路示意圖；圖6是依照本發(fā)明實(shí)施例的循環(huán)對數(shù)移位電路示意圖；圖7是依照本發(fā)明實(shí)施例的時序調(diào)整和驅(qū)動電路不意圖； 圖8是依照本發(fā)明實(shí)施例的在時鐘頻率200MHz情況下的波形圖；圖9是依照本發(fā)明實(shí)施例的DWA算法電路關(guān)閉、DAC失配5%。時Sigma-Delta調(diào)制器的輸出功率譜密度圖；圖10是依照本發(fā)明實(shí)施例的DWA算法電路開啟、DAC失配5%。時Sigma-Delta調(diào)制器的輸出功率譜密度圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。為了解決多位DAC的非線性問題，人們提出了許多DAC的線性化技術(shù)和方法，其中比較實(shí)用和簡單的是數(shù)據(jù)加權(quán)平均(DWA)算法。此算法的基本思想是使每一個數(shù)據(jù)(Element)用到的次數(shù)基本相等，將各個數(shù)據(jù)的差值進(jìn)行平均，其基本原理是使用一個單元指針用來定位，每一次轉(zhuǎn)換后把單元指針定位到本次使用單元序列的結(jié)尾，因此在下一次選取序列時是按照單元序列的擺放順序繼續(xù)選取的。圖I以3bit的DAC為例來說明，橫向數(shù)字代表DAC的編號(共7個)，縱向數(shù)字代表每次選擇DAC的個數(shù)(共6次)，每行的黑色陰影區(qū)域則代表被選取的DAC的編號。參見圖2，圖2是依照本發(fā)明實(shí)施例的用于高精度多位量化Sigma-Delta調(diào)制 器的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)的結(jié)構(gòu)示意圖，該系統(tǒng)包括編碼電路(Encoder) 10、全力口器電路(Full Adder) 11、循環(huán)對數(shù)移位電路(Cycle Log-Shifter) 12、寄存器組電路(Registers) 13 和時序調(diào)整驅(qū)動電路(Timing Adjustment and Drivers) 14 五大部分。編碼電路將輸入的溫度計碼轉(zhuǎn)換成二進(jìn)制碼輸出，并輸入至全加器電路。全加器電路將當(dāng)前時鐘周期產(chǎn)生的二進(jìn)制數(shù)據(jù)與前一時鐘周期的二進(jìn)制數(shù)據(jù)進(jìn)行相加，然后再與當(dāng)前時鐘周期全加器產(chǎn)生的進(jìn)位輸出信號累加，得到當(dāng)前時鐘周期的最后數(shù)據(jù)(S3，S2，S1)。循環(huán)對數(shù)移位電路，將輸入的溫度計碼根據(jù)當(dāng)前時鐘周期全加器的輸出數(shù)據(jù)進(jìn)行相應(yīng)的移位。寄存器組電路，用于存儲當(dāng)前的旋轉(zhuǎn)指針。時序調(diào)整驅(qū)動電路，采用CMOS開關(guān)控制電路時序，另外加入緩沖器驅(qū)動后級電路。其中，所述編碼電路10接收輸入的溫度計碼，輸出響應(yīng)的二進(jìn)制碼至全加器電路11，全加器電路將當(dāng)前時鐘周期和前一時鐘周期產(chǎn)生的二進(jìn)制碼求和，并將輸出進(jìn)位信號作為輸入進(jìn)位信號進(jìn)行累加，所得數(shù)據(jù)輸出至循環(huán)對數(shù)移位電路12，循環(huán)對數(shù)移位電路根據(jù)存入寄存器組13的數(shù)據(jù)對輸入的溫度計碼進(jìn)行相應(yīng)的移位操作，最后將移位后的數(shù)據(jù)經(jīng)過時序調(diào)整驅(qū)動電路14，按照正確的時序輸出。
參見圖3，編碼電路10包括兩個部分，溫度計碼轉(zhuǎn)獨(dú)熱碼電路和獨(dú)熱碼轉(zhuǎn)二進(jìn)制碼電路。溫度計碼轉(zhuǎn)獨(dú)熱碼電路的輸入端接收輸入的溫度計碼，輸出相應(yīng)的代碼至獨(dú)熱碼轉(zhuǎn)二進(jìn)制碼電路，最后輸出對應(yīng)的傳統(tǒng)二進(jìn)制碼至全加器電路11。本發(fā)明采用傳統(tǒng)的級聯(lián)3bit全加器電路11，其電路如圖4所示，由于內(nèi)部信號通路均采用CMOS傳輸門，相對于采用普通門級電路搭建的電路，信號的延遲時間有較大的降低。另外，本發(fā)明的系統(tǒng)要求全加器的進(jìn)位輸出信號與進(jìn)位輸入信號相連形成累加器，所以要求全加器的進(jìn)位輸出信號的延遲時間盡可能小，采用基于傳輸門的加法器電路是比較合適的選擇。由于本發(fā)明設(shè)計的量化器為3bit，因此，全加器、寄存器組和循環(huán)對數(shù)移位電路的控制端均為3bit。圖5所示的是3bit的寄存器組電路，用于存儲移位指針。輸入數(shù)據(jù)(S3，S2, SI)接收全加器的輸出求和信號,Clkl和Clk2為兩相不交疊時鐘信號,用于對鎖存器的控制，輸出信號包括兩組，分別為(S11-S13)和(S10-S30)。其中S1-S10，S2-S20和S3-S30可以認(rèn)為是3組觸發(fā)器，由Clkl的上升沿觸發(fā)。當(dāng)Clkl為低電平，Clk2為高電平時，信號Sll = SI，而SlO鎖存前一時鐘Clkl的數(shù)據(jù)；當(dāng)Clkl為高電平，Clk2為低電平時，SlO =S11，而Sll鎖存前一時鐘Clk2的數(shù)據(jù)。輸出數(shù)據(jù)SI 1-S13用于控制循環(huán)移位電路，而另外一組數(shù)據(jù)S10-S30輸出至全加器。3bit循環(huán)移位電路如圖6所示，輸入信號依次經(jīng)過Ibit移位(Log-Shifterlbit),2bit 移位(Log-Shifter 2bit)和 4bit 移位(Log-Shi f ter4b i t)三個模塊，其主要作用是將輸入的溫度計碼In[6:0]根據(jù)控制信號(S11-S31，S11Q-S31Q)進(jìn)行循環(huán)移位，然后至輸出端Out [6:0]。循環(huán)移位電路接收輸入的溫度計碼In [6:0],先經(jīng)過Log-ShifterIbit模塊，當(dāng)Clkl為高電平，Sll為高電平，SllQ為低電平時，模塊中晶體管M11-M17開啟，而晶體管Ml 1B-M17B截止，輸出信號為輸入信號In [6:0]向左移動一位，并且最高位移至最低位，完成Ibit循環(huán)移位操作。當(dāng)Clkl為高電平，Sll為低電平，SllQ為高電平時，則晶體管Ml 1-M17截止，而晶體管Ml 1B-M17B開啟，Log-Shifter Ibit模塊不對輸入信號進(jìn)行移位操作，輸出信號與輸入信號相同。同理，在信號通過Log-Shifter 2bit、Log_Shifter 4bit模塊時，根據(jù)控制信號S21、S21Q和S31、S31Q來決定是否對輸入信號進(jìn)行2bit和4bit循環(huán)移位操作。所以，根據(jù)控制信號S11-S13，S11Q-S13Q的電平狀態(tài)，對輸入信號分別進(jìn)行l(wèi)bit-7bit的移位操作。圖7所示的時序調(diào)整和驅(qū)動電路，包括緩沖器(Buffer)，開關(guān)電路(Switches)和驅(qū)動電路(Drivers)三大部分，每部分電路包含結(jié)構(gòu)相同的7個部分，實(shí)現(xiàn)相同的功能。緩沖器電路包含兩個級聯(lián)的反相器，用于恢復(fù)損失的CMOS邏輯電平。由于前端的循環(huán)移位電路信號通路采用NMOS開關(guān)，高電平通過時存在閾值損失，在低電源電壓工作條件下會造成延遲時間過長，甚至?xí)斐蛇壿嬪e誤。加入緩沖器電路有助于提高電路的工作速度和穩(wěn)定性。信號經(jīng)過Buffer電路整形后進(jìn)入開關(guān)電路，被時鐘Clkl采樣、保持，開關(guān)電路由7個相同的CMOS開關(guān)構(gòu)成，隨即信號進(jìn)入驅(qū)動電路，驅(qū)動電路同樣包括7組相同的子電路，每組子電路包括2個反相器和一個與門。信號經(jīng)過驅(qū)動電路后，先經(jīng)過I個反相器(INV1-INV7)以增加驅(qū)動能力，然后進(jìn)入與門，與時鐘信號進(jìn)行‘與’操作，最后在經(jīng)過后級驅(qū)動反相器(INV8-INV14)后輸出 Out[6:0]。在整個系統(tǒng)中，輸出數(shù)據(jù)0ut[6:0]與輸入溫度計碼In[6:0]相比有如下特點(diǎn)I.數(shù)據(jù)被循環(huán)移位。舉例如下如圖I所示，第一個時鐘周期的輸入溫度計碼為1100000，那么本時鐘周期結(jié)束時指針為2，即最后被選中的DAC編號為2 ;接著第二個時鐘周期輸入的溫度計碼為1111100，則輸入數(shù)據(jù)被向右移動2位，輸出數(shù)據(jù)為0011111，本時鐘周期結(jié)束時指針為7，即最后被選中的DAC編號為7 ;第三個時鐘周期輸入數(shù)據(jù)為1111000，則輸入數(shù)據(jù)被向右移動7位(2位+5位)，輸出數(shù)據(jù)為1111000，則依次類推。2.輸出數(shù)據(jù)受Clk2信號的控制，這是由Sigma-Delta調(diào)制器的需要決定的，只有在Clk2為高電平的半個時鐘周期內(nèi)，輸出數(shù)據(jù)Out[6:0]才有效。
圖8是DWA算法電路工作在200MHz時鐘頻率時的波形圖，圖中顯示電路工作正常。圖9和圖10分別為Sigma-Delta調(diào)制器的電容匹配精度為5%。時，DffA算法電路關(guān)閉和開啟時的功率譜密度圖。從圖9可以看到，當(dāng)DWA算法電路關(guān)閉時，由于存在電容的失配，所以輸出信號的頻譜圖出現(xiàn)較多的諧波，并且諧波的功率較大，造成整個調(diào)制器的動態(tài)范圍和信噪比很低；圖10是存在同樣的電容失配時，實(shí)現(xiàn)的DWA算法電路開啟時的頻譜圖，圖中由于使用提出的DWA算法電路，電容的失配被平均化，諧波被明顯抑制，獲得了較高的動態(tài)范圍和信噪比，技術(shù)效果明顯。綜上所述，本發(fā)明有如下技術(shù)特征(I)提出了一種用于高精度多位量化Sigma-Delta調(diào)制器的數(shù)據(jù)加權(quán)平均算法的新型實(shí)現(xiàn)方法，采用合理的時鐘分配方案，有效的提高了電路的工作頻率，(2)在控制通路采用鎖存器，在數(shù)據(jù)通路選擇循環(huán)對數(shù)移位電路，相對于傳統(tǒng)的數(shù)據(jù)選擇和觸發(fā)器控制，有效的減少了所用元器件的數(shù)量，進(jìn)而減少了輸出數(shù)據(jù)的傳輸和延遲時間，⑶本發(fā)明采用的電路均為3bit結(jié)構(gòu)，增加輸出信號的位數(shù)只需要增加編碼器、全加器、循環(huán)移位器、寄存器組和時序調(diào)整和驅(qū)動電路的輸入輸出端口數(shù)量，即可實(shí)現(xiàn)2n-l的輸出位數(shù)(η為編碼器的輸出位數(shù))，拓展性好。以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，其特征在于，該系統(tǒng)包括編碼電路(10)、全加器電路(11)、循環(huán)對數(shù)移位電路(12)、寄存器組電路(13)和時序調(diào)整驅(qū)動電路(14)，其中 編碼電路(10)，用于接收輸入的溫度計碼，輸出二進(jìn)制碼至全加器電路(11)； 全加器電路，用于對當(dāng)前時鐘周期與前一時鐘周期產(chǎn)生的二進(jìn)制碼求和，將輸出進(jìn)位信號作為輸入進(jìn)位信號進(jìn)行累加，并將所得數(shù)據(jù)輸出至循環(huán)對數(shù)移位電路(12)； 循環(huán)對數(shù)移位電路(12)，用于根據(jù)存入寄存器組電路(13)的數(shù)據(jù) 對輸入的溫度計碼進(jìn)行相應(yīng)的移位操作，最后將移位后的數(shù)據(jù)輸出至?xí)r序調(diào)整驅(qū)動電路(14)； 時序調(diào)整驅(qū)動電路(14)，用于將循環(huán)對數(shù)移位電路(12)輸入的移位后的數(shù)據(jù)按照正確的時序輸出。
2.根據(jù)權(quán)利要求I所述的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，其特征在于，所述編碼電路(10)包括溫度計碼轉(zhuǎn)獨(dú)熱碼電路和獨(dú)熱碼轉(zhuǎn)二進(jìn)制碼電路兩個部分，其中溫度計碼轉(zhuǎn)獨(dú)熱碼電路的輸入端接收輸入的溫度計碼，輸出相應(yīng)的獨(dú)熱碼至獨(dú)熱碼轉(zhuǎn)二進(jìn)制碼電路，最后獨(dú)熱碼轉(zhuǎn)二進(jìn)制碼電路輸出對應(yīng)的傳統(tǒng)二進(jìn)制碼至全加器電路(11)。
3.根據(jù)權(quán)利要求I所述的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，其特征在于，所述全加器電路(11)采用延遲路徑較小的傳輸門結(jié)構(gòu)，其兩個加數(shù)的輸入端分別為當(dāng)前時鐘周期的二進(jìn)制輸出信號以及前一時鐘周期的二進(jìn)制輸出信號，全加器電路(11)的進(jìn)位輸入信號為當(dāng)前時鐘周期的全加器進(jìn)位輸出信號；加法完成后，將數(shù)據(jù)輸入至寄存器組電路(13)。
4.根據(jù)權(quán)利要求I所述的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，其特征在于，所述循環(huán)對數(shù)移位電路(12)采用NMOS管作為移位電路的主體，根據(jù)全加器的求和輸出信號(S11-S13、S11Q-S13Q)對輸入的溫度計碼分別進(jìn)行I位、2位和4位的移位操作，將移位后的數(shù)據(jù)輸出至?xí)r序調(diào)整和驅(qū)動電路。
5.根據(jù)權(quán)利要求I所述的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，其特征在于，所述寄存器組電路(13)采用電平觸發(fā)的鎖存器電路結(jié)構(gòu)，共六個鎖存器，分成三組，每組兩個級聯(lián)構(gòu)成D型觸發(fā)器。
6.根據(jù)權(quán)利要求5所述的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，其特征在于，所述全加器電路(11)的輸出在兩相不交疊時鐘clkl時，輸入至寄存器組電路(13)，鎖定前一時鐘周期的全加器電路(11)輸出信號；在兩項(xiàng)不交疊時鐘clk2時，鎖定當(dāng)前時鐘周期的全加器電路(11)輸出信號，并輸出信號S11-S13、S11Q-S13Q控制循環(huán)對數(shù)移位電路(12)。
7.根據(jù)權(quán)利要求I所述的實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，其特征在于，所述時序調(diào)整和驅(qū)動電路(14)的輸入來自循環(huán)對數(shù)移位電路(12)，由于循環(huán)對數(shù)移位電路(12)采用NMOS開關(guān)，高電平信號在傳輸過程中存在閾值損失，所以首先對輸入信號進(jìn)行電平恢復(fù)，然后進(jìn)入時序調(diào)整電路(14)，使得信號在正確的時鐘信號下在通路上傳輸，最后經(jīng)過時序調(diào)整驅(qū)動電路(14)將信號輸出。
全文摘要
本發(fā)明公開了一種實(shí)現(xiàn)數(shù)據(jù)加權(quán)平均算法的系統(tǒng)，包括編碼電路，用于接收輸入的溫度計碼，輸出二進(jìn)制碼至全加器電路；全加器電路，用于對當(dāng)前時鐘周期與前一時鐘周期產(chǎn)生的二進(jìn)制碼求和，將輸出進(jìn)位信號作為輸入進(jìn)位信號進(jìn)行累加；循環(huán)對數(shù)移位電路，用于根據(jù)存入寄存器組電路的數(shù)據(jù)對輸入的溫度計碼進(jìn)行相應(yīng)的移位操作，最后將移位后的數(shù)據(jù)輸出至?xí)r序調(diào)整驅(qū)動電路；時序調(diào)整驅(qū)動電路，用于將循環(huán)對數(shù)移位電路輸入的移位后的數(shù)據(jù)按照正確的時序輸出。本發(fā)明電路結(jié)構(gòu)簡單，總體延遲時間小，使用晶體管的數(shù)量少，工作速度快，可使算法電路工作在百兆赫茲的時鐘頻率上，適用于高精度多位量化的高采樣率開關(guān)電容Sigma-Delta調(diào)制器中。
文檔編號H03M1/12GK102638264SQ20121012611
公開日2012年8月15日 申請日期2012年4月26日 優(yōu)先權(quán)日2012年4月26日
發(fā)明者范軍, 黑勇 申請人:中國科學(xué)院微電子研究所