專利名稱：基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是涉及ー種基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器。
背景技術(shù)：
隨著信息技術(shù)的大力發(fā)展，信息的安全性越來(lái) 越重要，相應(yīng)地出現(xiàn)了各種保密設(shè)備，如廣泛使用的智能卡。它使用在移動(dòng)電話、付費(fèi)電視、計(jì)算機(jī)訪問(wèn)控制、身份卡、信用卡、電子商務(wù)等應(yīng)用中。旁道攻擊是基于旁道信息的攻擊，它利用密碼分析技術(shù)，使用保密設(shè)備所泄漏的信息來(lái)恢復(fù)正在使用的密鑰。旁道攻擊類型有很多種，其中最常見(jiàn)、威脅最大的攻擊方式之一差分能量分析(Differential Power Analysis,DPA)受到越來(lái)越多的關(guān)注。DPA的理論基礎(chǔ)是在加密過(guò)程中要消耗能量，而消耗的能量隨處理的數(shù)據(jù)不同會(huì)有微小的變化。根據(jù)這種變化確定處理的數(shù)據(jù)是O還是1，進(jìn)而有可能猜出加密算法中所使用的密鑰。針對(duì)差分能量分析，國(guó)內(nèi)外有大量的學(xué)者進(jìn)行著相關(guān)的研究工作。其中一個(gè)有效的手段就是從集成電路底層設(shè)計(jì)出發(fā)，讓芯片在處理不同數(shù)據(jù)時(shí)，所消耗的能量都基本一樣。基于這個(gè)思想，有很多電路結(jié)構(gòu)被提出來(lái)。雙軌預(yù)充邏輯電路有兩個(gè)互補(bǔ)対稱的輸出，無(wú)論處理數(shù)據(jù)I還是0，總有ー個(gè)輸出節(jié)點(diǎn)放電，以此達(dá)到能量消耗與處理數(shù)據(jù)無(wú)關(guān)的目的。但是由于エ藝或者電路結(jié)構(gòu)的原因，其対稱的輸出節(jié)點(diǎn)電容總有差別，使得處理I和O時(shí)，放電電量有差別，使得能量消耗不能很好地保持一致。針對(duì)雙軌預(yù)充邏輯的這個(gè)缺點(diǎn)，在[I](Marco Bucci,Luca Giancane,RaimondoLuzzi,etal. ,“Delay—Based Dual-RaiIPrecharge Logic，，，IEEE Transactions on Very Large Scale Integration (VLSI)Systems, July 2011, Volume 19, Issue 7, pp. 1147-1153)中提出了基于延遲的雙軌預(yù)充邏輯。其思想就是讓兩個(gè)互補(bǔ)的輸出節(jié)點(diǎn)在每個(gè)時(shí)鐘周期，不管處理數(shù)據(jù)是I還是0，都要進(jìn)行一次充電和放電。這樣每個(gè)周期的能量消耗就能保持幾乎完全一致?；谘舆t的雙軌預(yù)充邏輯電路提出了新的輸入輸出信號(hào)的格式標(biāo)準(zhǔn)，所以在與互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor,CMOS)電路互連時(shí)，就需要相應(yīng)的信號(hào)格式轉(zhuǎn)換器，即輸入輸出的接ロ電路。在文獻(xiàn)[I]中，給出了相應(yīng)的輸入輸出轉(zhuǎn)換器的具體電路結(jié)構(gòu)。圖I給出了基于延遲的雙軌預(yù)充邏輯(Delay-based Dual-rail PrechargeLogic, DDPL)的與非門結(jié)構(gòu)。該電路邏輯與普通雙軌動(dòng)態(tài)電路邏輯相比，電路結(jié)構(gòu)完全一樣，其特殊性在于其輸入輸出信號(hào)不同于普通CMOS動(dòng)態(tài)電路的輸入輸出信號(hào)。在圖2中給出了 DDPL的邏輯I和邏輯O的波形?？梢钥吹?，在預(yù)充階段(時(shí)鐘高電平期間)，邏輯I和邏輯O都處于高電平，在求值階段，時(shí)鐘低電平一到，邏輯I會(huì)馬上下跳到0，而邏輯O需要等待一小段延遲Λ后才會(huì)下降到O。這樣，設(shè)置邏輯I和O之后，在每個(gè)時(shí)鐘周期，電路輸出節(jié)點(diǎn)都會(huì)進(jìn)行一次充電和放電，這樣每個(gè)周期不管處理的數(shù)據(jù)是什么，消耗的總的功耗是一定的，進(jìn)而可以有效地防御DPA的攻擊。具體以圖I中與非門為例，預(yù)充階段，輸出節(jié)點(diǎn)Y和f都被預(yù)充到高電平，求值時(shí)，在延遲△期間，根據(jù)數(shù)據(jù)不同而區(qū)分出輸出節(jié)點(diǎn)，在Λ之后，由于輸入信號(hào)A、B、X, i都會(huì)變?yōu)镺，從而輸出節(jié)點(diǎn)都會(huì)下拉到O。圖3給出了輸入信號(hào)A和B都為邏輯I吋，該電路的工作波形。所以，DDPL電路可以有效地抵御DPA的攻擊，在參考文獻(xiàn)[I]中，也具體分析了其處理不同數(shù)據(jù)時(shí)的功耗數(shù)據(jù)。由于DDPL的邏輯I和邏輯O不同于CMOS電路，所以在與CMOS電路進(jìn)行兼容時(shí)，就必須有對(duì)應(yīng)的結(jié)構(gòu)電路(包括輸入接口和輸出接ロ)。在文獻(xiàn)[I]中也給出了這兩種接ロ電路的具體結(jié)構(gòu)，分別為輸入結(jié)構(gòu)CMOS-to-DDPL轉(zhuǎn)換器和輸出結(jié)構(gòu)DDPL-to-CMOS 轉(zhuǎn)換器。輸出接ロ DDPL-to-CMOS轉(zhuǎn)換器的作用是將DDPL的邏輯I和邏輯O分別轉(zhuǎn)換成CMOS動(dòng)態(tài)電路中的邏輯I和邏輯O。圖4給出了該轉(zhuǎn)換器應(yīng)當(dāng)實(shí)現(xiàn)的邏輯功能。輸入為DDPL邏輯信號(hào)A和X，輸出為CMOS動(dòng)態(tài)電路邏輯信號(hào) 和！^ 和 信號(hào)再經(jīng)過(guò)ー個(gè)CMOS的SR鎖存器就可以得到直接適用于其他CMOS邏輯電路的信號(hào)。所以在時(shí)鐘高電平期間(預(yù)充階段)，輸出i5和！^都被充電到高電平。求值階段開(kāi)始時(shí)(時(shí)鐘低電平到來(lái))， 如果輸入DDPL邏輯A馬上降為O (邏輯I)，那么ii就保持高電平不變，如果A經(jīng)過(guò)延遲Λ后變?yōu)?，那么 就馬上下跳到0，并在時(shí)鐘低電平期間保持不變。的產(chǎn)生和 類似。為了實(shí)現(xiàn)圖4中的轉(zhuǎn)換功能，文獻(xiàn)[I]中給出了對(duì)應(yīng)的轉(zhuǎn)換器結(jié)構(gòu)如圖5所示。分析其工作工程如下時(shí)鐘高電平期間，M和N下拉到0，輸出 和均被充電到高電平。Pl管由A和X的同或控制，就是說(shuō)只有在Λ的時(shí)間內(nèi)，Pl管才會(huì)導(dǎo)通。所以時(shí)鐘低電平到來(lái)后，在Λ的時(shí)間內(nèi)，輸出節(jié)點(diǎn)M和N根據(jù)A和叉的不同，其中一個(gè)被充到高電平，Λ時(shí)間之后，在A和X都變?yōu)?，為了保持住M和N不變，通過(guò)Pl管的斷開(kāi)來(lái)切斷M和N的充電路徑。所以參考文獻(xiàn)[I]的作者希望以此來(lái)實(shí)現(xiàn)轉(zhuǎn)換的功能，但是該電路有ー個(gè)致命的錯(cuò)誤導(dǎo)致其不能正常完成DDPL-to-CMOS的轉(zhuǎn)換功能。圖6給出了其仿真波形，從波形圖中可以直接的看到該轉(zhuǎn)換器不能完成正確的轉(zhuǎn)換功能。其原因在于作者希望Λ時(shí)間過(guò)后，M和N保持不變，從而通過(guò)Pl切斷充電路徑。但是實(shí)際上，雖然到電源的路徑切斷了，卻由于Ρ2和Ρ3的同時(shí)導(dǎo)通，M和N之間有了通路，從而M和N之間進(jìn)行了電荷分享，導(dǎo)致各自電平都不理想，從仿真波形圖中可以清晰地看到這ー電荷分享的結(jié)果就是輸出節(jié)點(diǎn)沒(méi)有保持住應(yīng)有的電平，而是都被充電到聞電平。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問(wèn)題本發(fā)明要解決的技術(shù)問(wèn)題是如何設(shè)計(jì)ー種結(jié)構(gòu)簡(jiǎn)單、能夠?qū)崿F(xiàn)DDPL-to-CMOS轉(zhuǎn)換器的功能的電路，且利用該電路提聞DPA防御性能。(ニ)技術(shù)方案為了解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，包括5個(gè)PMOS管Pl P5，4個(gè)NMOS管NI N4，以及2個(gè)反相器Fl F2，其中，Pl的第一端分別與P2、P3的第一端連接，P2的第二端與P4的第一端連接，P4的第二端分別與N1、N2、N3、P5以及Fl的第一端連接，P4的第三端分別與N2、N3以及P5的第二端連接，P5的第三端與P3的第二端連接，所述P5的第二端分別與N4的第一端以及F2的第一端連接，且P1、N1、N4由時(shí)鐘信號(hào)CLK控制，P2的第三端連接輸入信號(hào)A，P3的第三端連接輸入信號(hào)A , Fl的第二端連接輸出信號(hào)set，F(xiàn)2的第二端連接輸出信號(hào)Rcsel。
優(yōu)選地，所述輸入信號(hào)A和X為基于延遲的雙軌預(yù)充邏輯DDPL信號(hào)。優(yōu)選地,所述輸出信號(hào)G和Reset為CMOS邏輯信號(hào)。優(yōu)選地，NI、N2、N3的第三端，以及N4的第二端分別接地。(三)有益效果上述技術(shù)方案具有如下優(yōu)點(diǎn)能夠?qū)崿F(xiàn)DDPL-to-CMOS轉(zhuǎn)換器的功能，結(jié)構(gòu)簡(jiǎn)單，數(shù)據(jù)路徑也不長(zhǎng)，更重要的是其結(jié)構(gòu)對(duì)稱，處理不同數(shù)據(jù)時(shí)的功耗性能一致，DPA防御性能更優(yōu)。


圖I是DDPL與非門電路結(jié)構(gòu)；圖2是預(yù)充雙軌邏輯的輸入信號(hào)示意圖，(a)為邏輯I的輸入信號(hào)；(b)為邏輯O的輸入信號(hào)；圖3是DDPL與非門的工作波形；圖4是DDPL-to-CMOS轉(zhuǎn)換器的邏輯功能示意圖；圖5是現(xiàn)有的DDPL-to-CMOS轉(zhuǎn)換器電路結(jié)構(gòu)圖；圖6是現(xiàn)有的DDPL-to-CMOS轉(zhuǎn)換器的仿真波形圖；圖7是對(duì)圖5的電路進(jìn)行改進(jìn)得到的DDPL-to-CMOS轉(zhuǎn)換器電路結(jié)構(gòu)圖；圖8是本發(fā)明的DDPL-to-CMOS轉(zhuǎn)換器電路結(jié)構(gòu)圖；圖9是本發(fā)明的DDPL-to-CMOS轉(zhuǎn)換器的仿真波形圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)ー步詳細(xì)描述。以下實(shí)施例用于說(shuō)明本發(fā)明，但不用來(lái)限制本發(fā)明的范圍。沿著文獻(xiàn)[I]作者的思想，為了解決圖5的電路中所存在的問(wèn)題(參見(jiàn)在背景技術(shù)中的分析)，只需要將M和N節(jié)點(diǎn)的充電路徑分開(kāi)，這樣可以切斷這兩個(gè)節(jié)點(diǎn)之間的通路。如圖7所示，只需要將Pl管拆分成兩個(gè)PMOS管，就可以得到一個(gè)可以實(shí)現(xiàn)正確功能的DDPL-to-CMOS轉(zhuǎn)換電路。然而，盡管該電路功能正確，但是其結(jié)構(gòu)復(fù)雜，功耗大速度慢，而且由于用到了 CMOS的同或門，處理不同數(shù)據(jù)的功耗和速度差別大，使得抵御DPA攻擊能力減尋層。因此，本發(fā)明進(jìn)一步對(duì)圖7的電路進(jìn)行改進(jìn)，提出了ー種基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，用于實(shí)現(xiàn)DDPL到CMOS轉(zhuǎn)換的功能，即將DDPL的邏輯I和邏輯O分別轉(zhuǎn)換成CMOS動(dòng)態(tài)電路中的邏輯I和邏輯O。如圖8所示，該電路包括5個(gè)PMOS管Pl P5，4個(gè)NMOS管NI N4，以及2個(gè)反相器Fl F2，其中，Pl的第一端分別與P2、P3的第一端連接，P2的第二端與P4的第一端連接，P4的第二端分別與N1、N2、N3、P5以及Fl的第一端連接，P4的第三端分別與N2、N3以及P5的第二端連接，P5的第三端與P3的第二端連接，所述P5的第二端分別與N4的第一端以及F2的第一端連接，且P1、NI、N4由時(shí)鐘信號(hào)CLK控制，PUN4的第三端(即柵極)以及NI的第二端(即柵極)連接CLK，P2的第三端連接輸入信P Λ ”的第三端連接輸入信號(hào)X，F(xiàn)l的第二端連接輸出信號(hào)ii，F(xiàn)2的第二端連接輸出信 。Ν1、Ν2、Ν3的第三端，以及Ν4的第二端分別接地。所述輸入信號(hào)A和K為基于延遲的雙軌預(yù)充邏輯DDPL信號(hào)，輸出信號(hào) 和Reset為CMOS邏輯信號(hào),和Reset信號(hào)再經(jīng)過(guò)ー個(gè)CMOS的SR鎖存器就可以得到直接適用于其他CMOS邏輯電路的信號(hào), 和Reset信號(hào)在RS鎖存器中分別是置位信號(hào)和復(fù)位信號(hào)。圖8中各個(gè)元件旁邊的標(biāo)號(hào)1、2、3代表其端ロ序號(hào)，例如，I代表第一端。本發(fā)明利用電路邊沿采樣的特點(diǎn)，可以達(dá)到自鎖存的目的。時(shí)鐘高電平到來(lái)時(shí)(預(yù)充階段)，輸入信號(hào)A和S都為高電平，輸出節(jié)點(diǎn) 和被預(yù)充到高電平。時(shí)鐘低電 平來(lái)后(求值階段開(kāi)始)，由于A和X可能是其他DDPL電路的輸出，所以需要經(jīng)過(guò)ー小段電路延遲，A和X的其中ー個(gè)會(huì)下降到0，然后開(kāi)始對(duì)節(jié)點(diǎn)M或N進(jìn)行充電。比如，如果A下降到0，X保持在高電平，所以Ρ2導(dǎo)通并對(duì)節(jié)點(diǎn)M進(jìn)行充電，Ρ3截止，節(jié)點(diǎn)N保持在低電平。進(jìn)而，高電平的節(jié)點(diǎn)M會(huì)讓?duì)?截止，切斷節(jié)點(diǎn)N的充電路徑，這樣在延遲Λ之后，雖然A和！都變?yōu)?，節(jié)點(diǎn)M和N仍然能夠相互鎖存住數(shù)據(jù)，相應(yīng)的輸出G和！^也能在時(shí)鐘低電平期間保持住數(shù)據(jù)，進(jìn)而實(shí)現(xiàn)DDPL到CMOS的轉(zhuǎn)換。圖9給出的本發(fā)明的輸出轉(zhuǎn)換器的仿真波形也可以顯示其工作的正確性?？梢钥闯?，相比圖7中的結(jié)構(gòu)，本發(fā)明不僅結(jié)構(gòu)更加簡(jiǎn)単，數(shù)據(jù)路徑也不長(zhǎng)，更重要的是其結(jié)構(gòu)對(duì)稱，處理不同數(shù)據(jù)時(shí)的功耗性能一致，DPA防御性能更優(yōu)。利用HSPICE，在SMIC 65nm的エ藝庫(kù)下，對(duì)現(xiàn)有的電路(圖7所示)和本發(fā)明提出的DDPL-to-CMOS轉(zhuǎn)換器進(jìn)行仿真和比較。主要從功耗和轉(zhuǎn)換速度上進(jìn)行了具體分析。電源電壓為IV，時(shí)鐘頻率設(shè)置為250MHz，周期4ns。延遲時(shí)間Λ設(shè)置為0. 2ns。表I給出了 DDPL-to-CMOS轉(zhuǎn)換器的仿真數(shù)據(jù)。由于文獻(xiàn)[I]中給出的原始的轉(zhuǎn)換器不能正常工作，這里用稍做改動(dòng)后的圖7中的結(jié)構(gòu)來(lái)與本發(fā)明提出的結(jié)構(gòu)進(jìn)行比較。同樣針對(duì)邏輯I和邏輯O的轉(zhuǎn)換分別進(jìn)行了仿真。表I中的數(shù)據(jù)表明，傳統(tǒng)結(jié)構(gòu)處理不同數(shù)據(jù)時(shí)，功耗差別明顯，主要原因在于CMOS邏輯的同或門處理不同數(shù)據(jù)時(shí)，會(huì)產(chǎn)生不同的功耗和延遲性能。而本發(fā)明的電路處理不同數(shù)據(jù)的功耗基本一致，防御DPA攻擊能力更強(qiáng)。同時(shí)速度和功耗性能也得到了全方位提升。具體來(lái)講，轉(zhuǎn)換速度提高了 17. 7%，能量消耗降低了 41. 0%。表lDDPL-to-CM0S轉(zhuǎn)換器功耗和速度比較
延遲(l)/ps 延遲(0)/ps功耗(l)/uw 功耗0)/uw
傳統(tǒng)結(jié)構(gòu)(圖 7)37.232.03.022.88
本發(fā)明(圖 8)30.630.61.74I. 74由以上實(shí)施例可以看出，本發(fā)明能夠?qū)崿F(xiàn)DDPL-to-CMOS轉(zhuǎn)換器的功能，結(jié)構(gòu)簡(jiǎn)單，數(shù)據(jù)路徑也不長(zhǎng)，更重要的是其結(jié)構(gòu)對(duì)稱，處理不同數(shù)據(jù)時(shí)的功耗性能一致，DPA防御性能更優(yōu)。以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進(jìn)和替換，這些改進(jìn)和替換也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，其特征在于，包括5個(gè)PMOS管Pl P5，4個(gè)NMOS管NI N4，以及2個(gè)反相器Fl F2，其中，Pl的第一端分別與P2、P3的第一端連接，P2的第二端與P4的第一端連接，P4的第二端分別與N1、N2、N3、P5以及Fl的第一端連接，P4的第三端分別與N2、N3以及P5的第二端連接，P5的第三端與P3的第二端連接，所述P5的第二端分別與N4的第一端以及F2的第一端連接，且P1、NI、N4由時(shí)鐘信號(hào)CLK控制，P2的第三端連接輸入信號(hào)A，P3的第三端連接輸入信號(hào)X ,Fl的第二端連接輸出信號(hào)set , F2的第二端連接輸出信號(hào)Reset ^
2.如權(quán)利要求I所述的基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，其特征在于，所述輸入信號(hào)A和X為基于延遲的雙軌預(yù)充邏輯DDPL信號(hào)。
3.如權(quán)利要求I所述的基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，其特征在于，所述輸出信號(hào)5和Reset為CMOS邏輯信號(hào)。
4.如權(quán)利要求I或2或3所述的基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，其特征在干，NI、N2、N3的第三端，以及N4的第二端分別接地。
全文摘要
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，公開(kāi)了一種基于延遲的雙軌預(yù)充邏輯輸出轉(zhuǎn)換器，包括5個(gè)PMOS管P1～P5，4個(gè)NMOS管N1～N4，以及2個(gè)反相器F1～F2。其實(shí)現(xiàn)DDPL到CMOS轉(zhuǎn)換的功能，結(jié)構(gòu)簡(jiǎn)單，數(shù)據(jù)路徑也不長(zhǎng)，更重要的是其結(jié)構(gòu)對(duì)稱，處理不同數(shù)據(jù)時(shí)的功耗性能一致，DPA防御性能更優(yōu)。
文檔編號(hào)H03K19/094GK102684679SQ20121018274
公開(kāi)日2012年9月19日 申請(qǐng)日期2012年6月5日 優(yōu)先權(quán)日2012年6月5日
發(fā)明者劉俐敏, 李夏禹, 賈嵩 申請(qǐng)人:北京大學(xué)