專利名稱：數(shù)?；旌湘i相環(huán)的制作方法
技術(shù)領(lǐng)域：
示范性實(shí)施例總體上涉及鎖相環(huán)。
背景技術(shù)：
鎖相環(huán)(PLL)是ー種已經(jīng)用于產(chǎn)生具有與基準(zhǔn)輸入信號(hào)的相位相關(guān)的相位的輸出信號(hào)的電子電路。PLL通常包括鑒相器、低通濾波器、可變頻率振蕩器和反饋路徑。在傳統(tǒng)的模擬PLL中，鑒相器是模擬乘法器，振蕩器是壓控振蕩器。傳統(tǒng)模擬PLL的局限之ー是輸入頻率通常必須至少高于PLL的帶寬。通常，輸入頻率必須是PLL的帶寬的至少五倍高以維持輸出信號(hào)穩(wěn)定性。隨著基準(zhǔn)頻率變小，PLL帶 寬收窄以滿足穩(wěn)定性標(biāo)準(zhǔn)。低通濾波器的電阻器和電容器值于是増大以順應(yīng)更窄的PLL帶寬。更小的基準(zhǔn)頻率因此需要更大的電阻器和電容器，它們可能對(duì)集成來(lái)說(shuō)不實(shí)用。這些局限限制了模擬PLL在具有慢輸入基準(zhǔn)時(shí)鐘頻率和缺乏用于更大的外部電阻器或電容器的空間的應(yīng)用中的使用。這些應(yīng)用可包括低功率便攜式設(shè)備，諸如電池操作的移動(dòng)計(jì)算設(shè)備、智能電話和電子設(shè)備。一般來(lái)說(shuō)，當(dāng)歸ー化環(huán)路增益(K)乘以環(huán)路濾波器零點(diǎn)的時(shí)間常數(shù)小于下面的角頻率的函數(shù)f( in)時(shí)，模擬PLL是穩(wěn)定的。

權(quán)利要求
1.一種集成電路，包括 數(shù)字鎖相環(huán)，具有與該集成電路的引腳耦接的輸入；以及 模擬鎖相環(huán)，具有與該數(shù)字鎖相環(huán)的輸出稱接的輸入， 其中，該引腳耦接到時(shí)鐘源而沒(méi)有使用直接耦接到該引腳的無(wú)源信號(hào)調(diào)節(jié)元件。
2.如權(quán)利要求I所述的集成電路，其中所述數(shù)字鎖相環(huán)具有窄帶寬，該窄帶寬選擇為從較低頻率輸入信號(hào)生成具有高通抖動(dòng)的較高頻率輸出信號(hào)，而拒絕低頻抖動(dòng)。
3.如權(quán)利要求2所述的集成電路，其中所述模擬鎖相環(huán)包括濾波器以對(duì)所述較高頻率輸出信號(hào)中的高通抖動(dòng)進(jìn)行濾波。
4.如權(quán)利要求I所述的集成電路，其中所述數(shù)字鎖相環(huán)的環(huán)路帶寬配置成鎖定到小于48kHz的基準(zhǔn)輸入頻率，且所述數(shù)字鎖相環(huán)配置成生成較高頻率數(shù)字鎖相環(huán)輸出信號(hào)。
5.如權(quán)利要求4所述的集成電路，其中比所述數(shù)字鎖相環(huán)的環(huán)路帶寬更高的所述模擬鎖相環(huán)的環(huán)路帶寬被選擇以對(duì)與所述較高頻率數(shù)字鎖相環(huán)輸出信號(hào)相關(guān)聯(lián)的抖動(dòng)進(jìn)行濾波，且所述模擬鎖相環(huán)配置成生成具有比所述數(shù)字鎖相環(huán)的頻率更高的頻率的輸出信號(hào)而沒(méi)有使用無(wú)源信號(hào)調(diào)節(jié)元件。
6.如權(quán)利要求I所述的集成電路，其中所述數(shù)字鎖相環(huán)包括數(shù)字鑒相器以檢測(cè)所述基準(zhǔn)信號(hào)與所述數(shù)字鎖相環(huán)的縮放輸出信號(hào)之間的相位差。
7.如權(quán)利要求6所述的集成電路，其中所述數(shù)字鎖相環(huán)包括耦接到所述數(shù)字鑒相器的輸出以生成所述模擬鎖相環(huán)的輸入信號(hào)的數(shù)控振蕩器，所述數(shù)控振蕩器由自由振蕩式芯片上環(huán)形振蕩器鐘控。
8.如權(quán)利要求6所述的集成電路，其中所述數(shù)字鎖相環(huán)包括耦接在所述數(shù)字鑒相器和所述數(shù)控振蕩器之間的計(jì)數(shù)器和低通濾波器。
9.如權(quán)利要求6所述的集成電路，其中所述自由振蕩式環(huán)形振蕩器包括鏈?zhǔn)今罱釉谝黄鸬钠鏀?shù)個(gè)倒相器。
10.如權(quán)利要求6所述的集成電路，其中所述數(shù)字鎖相環(huán)包括縮放器以將所述數(shù)控振蕩器的輸出縮放到高到足以維持模擬鎖相環(huán)穩(wěn)定性的頻率。
11.如權(quán)利要求6所述的集成電路，其中所述基準(zhǔn)信號(hào)在32kHz和49kHz之間或附近，所述數(shù)控振蕩器在25MHz和60MHz之間或附近振蕩，所生成的模擬鎖相環(huán)輸入信號(hào)在IlMHz和12MHz之間或附近。
12.如權(quán)利要求11所述的集成電路，其中所述數(shù)控振蕩器以37.5MHz的標(biāo)稱頻率振蕩。
13.如權(quán)利要求11所述的集成電路，其中所述模擬鎖相環(huán)的輸出在45MHz和49MHz之間或附近。
14.如權(quán)利要求6所述的集成電路，其中所述模擬鎖相環(huán)包括模擬鑒相器、電荷泵、低通濾波器、壓控振蕩器和縮放器。
15.如權(quán)利要求I所述的集成電路，其中所述集成電路嵌入在低功率設(shè)備中。
16.如權(quán)利要求15所述的集成電路，其中所述低功率設(shè)備是便攜式計(jì)算設(shè)備、電話設(shè)備和媒體播放設(shè)備中的至少一種。
17.—種生成模擬鎖相環(huán)輸入信號(hào)的方法,包括 在數(shù)字鑒相器處識(shí)別基準(zhǔn)信號(hào)和該基準(zhǔn)信號(hào)的縮放變體之間的相位差，所述基準(zhǔn)信號(hào)的頻率沒(méi)有高到足以維持模擬鎖相環(huán)的穩(wěn)定性；基于所識(shí)別的相位差在數(shù)控振蕩器處生成模擬鎖相環(huán)輸入信號(hào)，該模擬鎖相環(huán)輸入信號(hào)的頻率高到足以維持模擬鎖相環(huán)的穩(wěn)定性；以及 縮放所生成的模擬鎖相環(huán)輸入信號(hào)以生成所述基準(zhǔn)信號(hào)的縮放變體。
18.如權(quán)利要求17所述的方法，其中所述數(shù)控振蕩器由自由振蕩式環(huán)形振蕩器鐘控。
19.如權(quán)利要求18所述的方法，其中所述自由振蕩式環(huán)形振蕩器包括鏈?zhǔn)今罱釉谝黄鸬钠鏀?shù)個(gè)倒相器。
20.如權(quán)利要求17所述的方法，其中該方法在耦接到模擬鎖相環(huán)的數(shù)字鎖相環(huán)中執(zhí)行，所生成的模擬鎖相環(huán)輸入信號(hào)通過(guò)所述耦接被供給到所述模擬鎖相環(huán)。
21.如權(quán)利要求20所述的方法，其中所述相位差通過(guò)所述數(shù)字鎖相環(huán)中的數(shù)字鑒相器來(lái)識(shí)別。
22.—種生成模擬鎖相環(huán)輸入信號(hào)的方法,包括 在印刷電路板上的跡線與連接到該印刷電路板的數(shù)字鑒相器之間傳輸時(shí)鐘信號(hào)，而沒(méi)有通過(guò)無(wú)源信號(hào)調(diào)節(jié)元件來(lái)調(diào)節(jié)該時(shí)鐘信號(hào)； 在數(shù)字鑒相器處識(shí)別時(shí)鐘信號(hào)與該時(shí)鐘信號(hào)的縮放變體之間的相位差； 基于所識(shí)別的相位差在數(shù)控振蕩器處生成模擬鎖相環(huán)輸入信號(hào)；以及 縮放所生成的模擬鎖相環(huán)輸入信號(hào)以生成所述基準(zhǔn)信號(hào)的縮放變體。
23.—種系統(tǒng),包括 印刷電路板，具有用于時(shí)鐘信號(hào)的跡線，以及 集成電路，安裝在該印刷電路板上且具有連接到該跡線的輸入引腳，沒(méi)有無(wú)源信號(hào)調(diào)節(jié)元件耦接到該引腳，該集成電路包括 數(shù)字鎖相環(huán)，具有與該引腳耦接的輸入；以及 模擬鎖相環(huán)，具有與該數(shù)字鎖相環(huán)的輸出稱接的輸入。
24.一種數(shù)?；旌湘i相環(huán)，包括 數(shù)字鎖相環(huán)；以及 模擬鎖相環(huán)，其中 來(lái)自振蕩器的沒(méi)有通過(guò)振蕩器外部的無(wú)源信號(hào)調(diào)節(jié)元件縮放的基準(zhǔn)信號(hào)被耦接到所述數(shù)字鎖相環(huán)的輸入，且所述數(shù)字鎖相環(huán)的輸出被耦接到所述模擬鎖相環(huán)的輸入。
25.一種數(shù)?；旌湘i相環(huán)，包括 耦接到基準(zhǔn)信號(hào)的數(shù)字鎖相環(huán)；以及 耦接到該數(shù)字鎖相環(huán)的模擬鎖相環(huán)，其中 該數(shù)字鎖相環(huán)從該基準(zhǔn)信號(hào)生成模擬鎖相環(huán)輸入信號(hào)，該基準(zhǔn)信號(hào)具有沒(méi)有高到足以維持模擬鎖相環(huán)的穩(wěn)定性的較低頻率，該模擬鎖相環(huán)輸入信號(hào)具有高到足以維持模擬鎖相環(huán)的穩(wěn)定性的頻率。
26.如權(quán)利要求23所述的系統(tǒng)，其中所述集成電路用于向音頻處理器提供放大的時(shí)鐘信號(hào)。
27.如權(quán)利要求26所述的系統(tǒng)，其中所述音頻處理器連接到該印刷電路板。
28.一種集成電路，包括 數(shù)字鎖相環(huán)，具有與具有頻率的基準(zhǔn)輸入信號(hào)ω in耦接的輸入且具有選擇來(lái)生成較高頻率輸出信號(hào)Oout的環(huán)路帶寬；以及模擬鎖相環(huán)，具有與該數(shù)字鎖相環(huán)的較高頻率輸出信號(hào)ω out耦接的輸入，該模擬鎖相環(huán)具有電阻Rz、電容C。、歸一化環(huán)路增益K以及環(huán)路濾波器零點(diǎn)時(shí)間常數(shù)τ ζ，其中
全文摘要
本發(fā)明的示范性實(shí)施例提供一種數(shù)模混合鎖相環(huán)。數(shù)字PLL可以與模擬PLL組合從而當(dāng)初始基準(zhǔn)時(shí)鐘信號(hào)太低而不能維持模擬PLL中的穩(wěn)定性時(shí)數(shù)字PLL的輸出在高到足以維持模擬PLL中的穩(wěn)定性的頻率。數(shù)字PLL可以包括縮放電路，諸如在PLL的反饋路徑中的分頻器，以從較低頻率的基準(zhǔn)輸入信號(hào)生成較高頻率的輸出信號(hào)。數(shù)字PLL還可以使用芯片上自由振蕩式環(huán)形振蕩器作為用于數(shù)字PLL引擎的時(shí)鐘。
文檔編號(hào)H03L7/091GK102820887SQ201210188718
公開(kāi)日2012年12月12日 申請(qǐng)日期2012年6月8日 優(yōu)先權(quán)日2011年6月8日
發(fā)明者K·Q·恩古因, 付潔, 朱瀟挺 申請(qǐng)人:美國(guó)亞德諾半導(dǎo)體公司