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      半導(dǎo)體器件的制作方法

      文檔序號(hào):7513422閱讀:184來源:國知局
      專利名稱:半導(dǎo)體器件的制作方法
      半導(dǎo)體器件
      相關(guān)申請(qǐng)的交叉引用
      本申請(qǐng)要求2011年12月8日提交的韓國專利申請(qǐng)?zhí)枮?0-2011-0130937的優(yōu)先權(quán),其全部?jī)?nèi)容通過引用合并于此。技術(shù)領(lǐng)域
      本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體設(shè)計(jì)技術(shù),更具體而言,涉及一種可以防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路。
      背景技術(shù)
      圖6是示出現(xiàn)有的半導(dǎo)體器件的數(shù)據(jù)輸出電路的框圖。
      參見圖6,現(xiàn)有的半導(dǎo)體器件的數(shù)據(jù)輸出電路包括:預(yù)驅(qū)動(dòng)器60,所述預(yù)驅(qū)動(dòng)器60被配置成響應(yīng)于輸入數(shù)據(jù)IN_DATA而輸出上拉控制信號(hào)SI和下拉控制信號(hào)S2 ;PM0S晶體管PM,所述PMOS晶體管被配置成由上拉控制信號(hào)SI來導(dǎo)通和關(guān)斷,并將電源電壓VDD輸出到輸出端子DQ ;以及NMOS晶體管匪,所述NMOS晶體管被配置成由下拉控制信號(hào)S2來導(dǎo)通和關(guān)斷,并將接地電壓VSS輸出到輸出端子DQ。
      描述現(xiàn)有的半導(dǎo)體器件的數(shù)據(jù)輸出電路的操作,當(dāng)沒有輸入數(shù)據(jù)IN_DATA時(shí),預(yù)驅(qū)動(dòng)器60分別以邏輯高電平和邏輯低電平輸出上拉控制信號(hào)SI和下拉控制信號(hào)S2,關(guān)斷晶體管PM和匪,并且將輸出端子DQ去使能,例如,處于浮置狀態(tài)中。
      如果輸入邏輯高電平的輸入數(shù)據(jù)IN_DATA,則預(yù)驅(qū)動(dòng)器60將邏輯低電平的上拉控制信號(hào)SI和下拉控制信號(hào)S2都輸出并施加到各個(gè)晶體管PM和NM,并且僅導(dǎo)通PMOS晶體管PM使得電源電壓VDD被輸出到輸出端子DQ。
      如果輸入邏輯低電平的輸入數(shù)據(jù)IN_DATA,則預(yù)驅(qū)動(dòng)器60將邏輯高電平的上拉控制信號(hào)SI和下拉控制信號(hào)S2都輸出并施加到各個(gè)晶體管PM和NM,并且僅導(dǎo)通NMOS晶體管NM使得接地電壓VSS被輸出到輸出端子DQ。
      然而,在現(xiàn)有的半導(dǎo)體器件的數(shù)據(jù)輸出電路中,在輸入數(shù)據(jù)IN_DATA連續(xù)輸入并且其比特?cái)?shù)目增加的情況下,上拉晶體管PM和下拉晶體管NM要在縮短的時(shí)間內(nèi)在導(dǎo)通與關(guān)斷之間切換,以及可能發(fā)生重疊現(xiàn)象,所述重疊現(xiàn)象是指在電源電壓VDD與接地電壓VSS之間產(chǎn)生穿通電流。因此,可造成功率損耗并且輸出側(cè)電路可能誤操作。發(fā)明內(nèi)容
      本發(fā)明的實(shí)施例涉及一種可以防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路。
      根據(jù)本發(fā)明的一個(gè)實(shí)施例,一種半導(dǎo)體器件包括:第一信號(hào)延遲模塊,所述第一信號(hào)延遲模塊被配置成將輸入信號(hào)的第一邊沿延遲變化的延遲量,維持所述輸入信號(hào)的第二邊沿,以及輸出至少一個(gè)第一驅(qū)動(dòng)信號(hào);第二信號(hào)延遲模塊,所述第二信號(hào)延遲模塊被配置成將所述輸入信號(hào)的第二邊沿延遲變化的延遲量,維持所述輸入信號(hào)的第一邊沿,以及輸出至少一個(gè)第二驅(qū)動(dòng)信號(hào);以及輸出焊盤驅(qū)動(dòng)模塊,所述輸出焊盤驅(qū)動(dòng)模塊被配置成響應(yīng)于所述第一驅(qū)動(dòng)信號(hào)而用第一電壓驅(qū)動(dòng)數(shù)據(jù)輸出焊盤,并響應(yīng)于所述第二驅(qū)動(dòng)信號(hào)而用第二電壓驅(qū)動(dòng)所述數(shù)據(jù)輸出焊盤。根據(jù)本發(fā)明的另一個(gè)實(shí)施例,一種半導(dǎo)體器件包括:第一延遲操作單元,所述第一延遲操作單元被配置成將輸入信號(hào)的第一邊沿延遲第一延遲量,維持所述輸入信號(hào)的第二邊沿,以及輸出第一驅(qū)動(dòng)操作信號(hào);第二延遲操作單元,所述第二延遲操作單元被配置成將所述第一驅(qū)動(dòng)操作信號(hào)的第一邊沿延遲第二延遲量,維持所述第一驅(qū)動(dòng)操作信號(hào)的第二邊沿,以及輸出第二驅(qū)動(dòng)操作信號(hào);第三延遲操作單元,所述第三延遲操作單元被配置成將所述輸入信號(hào)的第二邊沿延遲第一延遲量,維持所述輸入信號(hào)的第一邊沿,以及輸出第三驅(qū)動(dòng)操作信號(hào);第四延遲操作單元,所述第四延遲操作單元被配置成將所述第三驅(qū)動(dòng)操作信號(hào)的第二邊沿延遲第二延遲量,維持所述第三驅(qū)動(dòng)操作信號(hào)的第一邊沿,以及輸出第四驅(qū)動(dòng)操作信號(hào);第一輸出焊盤驅(qū)動(dòng)模塊,所述第一輸出焊盤驅(qū)動(dòng)模塊被配置成響應(yīng)于所述第一驅(qū)動(dòng)操作信號(hào)和所述第二驅(qū)動(dòng)操作信號(hào)而用第一電壓驅(qū)動(dòng)數(shù)據(jù)輸出焊盤;以及第二輸出焊盤驅(qū)動(dòng)模塊,所述第二輸出焊盤驅(qū)動(dòng)模塊被配置成響應(yīng)于第三驅(qū)動(dòng)操作信號(hào)和第四驅(qū)動(dòng)操作信號(hào)而用第二電壓驅(qū)動(dòng)所述數(shù)據(jù)輸出焊盤。


      圖1是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的可以防止發(fā)生重疊的半導(dǎo)體器件的數(shù)據(jù)輸出電路的框圖。圖2是說明根據(jù)本發(fā)明的實(shí)施例的圖1所示的半導(dǎo)體器件的數(shù)據(jù)輸出電路的操作的時(shí)序圖。圖3是示出根據(jù)本發(fā)明的另一個(gè)實(shí)施例的可以防止發(fā)生重疊的半導(dǎo)體器件的數(shù)據(jù)輸出電路的框圖。圖4A和圖4B是示出在根據(jù)本發(fā)明的另一個(gè)實(shí)施例的圖3所示的半導(dǎo)體器件的數(shù)據(jù)輸出電路的組成部分之中的第一信號(hào)延遲單元和第二信號(hào)延遲單元的電路圖。圖5是說明根據(jù)本發(fā)明的另一個(gè)實(shí)施例的圖4、圖4A及圖4B所示的半導(dǎo)體器件的數(shù)據(jù)輸出電路的操作的時(shí)序圖。圖6是示出半導(dǎo)體器件的現(xiàn)有的數(shù)據(jù)輸出電路的框圖。
      具體實(shí)施例方式下面將參照附圖更詳細(xì)地描述本發(fā)明的示例性實(shí)施例。但是,本發(fā)明可以用不同的方式實(shí)施,而不應(yīng)解釋為限定為本發(fā)明所提供的實(shí)施例。確切地說,提供這些實(shí)施例是為了使本說明書清楚且完整,并向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在說明書中,相同的附圖標(biāo)記在本發(fā)明的不同附圖與實(shí)施例中表示相同的部分。圖1是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的可以防止發(fā)生重疊的半導(dǎo)體器件的數(shù)據(jù)輸出電路的框圖。參見圖1,根據(jù)本發(fā)明的實(shí)施例的可防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路包括上拉操作模塊100和下拉操作模塊120。上拉操作模塊100包括上拉信號(hào)延遲單元102和第一上拉驅(qū)動(dòng)單元至第四上拉驅(qū)動(dòng)單元104、105、106及107。上拉信號(hào)延遲單元102包括上拉脈沖控制部1022和第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027。下拉操作模塊120包括下拉信號(hào)延遲單元122和第一下拉驅(qū)動(dòng)單元至第四下拉驅(qū)動(dòng)單元124、125、126及127。下拉信號(hào)延遲單元122包括下拉脈沖控制部1222和第一下拉延遲元件至第四下拉延遲元件1224、1225、1226及1227。
      上拉操作模塊100響應(yīng)于邏輯高電平的輸入數(shù)據(jù)IN_DATA而將數(shù)據(jù)輸出焊盤DQ驅(qū)動(dòng)成邏輯高電壓電平。
      下拉操作模塊120響應(yīng)于邏輯低電平的輸入數(shù)據(jù)IN_DATA而將數(shù)據(jù)輸出焊盤DQ驅(qū)動(dòng)成邏輯低電壓電平。
      包括在上拉操作模塊100的組成部分之中的上拉信號(hào)延遲單元102中的上拉脈沖控制部1022將輸入數(shù)據(jù)IN_DATA為邏輯高的時(shí)段的長(zhǎng)度縮短預(yù)定的延遲量,以防止重疊的發(fā)生。
      具體地,上拉脈沖控制部1022包括用于將輸入數(shù)據(jù)IN_DATA延遲預(yù)定的延遲量的延遲元件DLY、以及用于將輸入數(shù)據(jù)IN_DATA與延遲元件DLY的輸出數(shù)據(jù)邏輯組合(例如,“與”)并輸出輸出信號(hào)PU
      的與非門NDl和反相器INVl0
      包括在下拉操作模塊120的組成部分之中的下拉信號(hào)延遲單元122中的下拉脈沖控制部1222將輸入數(shù)據(jù)IN_DATA為邏輯低的時(shí)段的長(zhǎng)度縮短預(yù)定的延遲量,以防止重疊的發(fā)生。
      具體地,下拉脈沖控制部1222包括用于將輸入數(shù)據(jù)IN_DATA延遲預(yù)定延遲量的延遲元件DLY,以及用于將輸入數(shù)據(jù)IN_DATA與延遲元件DLY的輸出數(shù)據(jù)邏輯組合(例如,“或,,)并輸出輸出信號(hào)PD [O]的或非門NRl和反相器INV2。
      也就是說,上拉脈沖控制部1022和下拉脈沖控制部1222是分別將輸入數(shù)據(jù)IN_DATA的邏輯高時(shí)段和邏輯低時(shí)段縮短預(yù)定延遲量,以便防止數(shù)據(jù)輸出焊盤DQ分別被驅(qū)動(dòng)成邏輯高電壓電平和邏輯低電壓電平的驅(qū)動(dòng)時(shí)段彼此重疊的重疊現(xiàn)象的發(fā)生的組成部分。
      包括在上拉操作模塊100的組成部分之中的上拉信號(hào)延遲單元102中的第一至第四上拉延遲元件1024、1025、1026及1027在響應(yīng)于輸入數(shù)據(jù)IN_DATA的邏輯高時(shí)段而驅(qū)動(dòng)數(shù)據(jù)輸出焊盤PQ時(shí),最小化與PVT (工藝、電壓及溫度)的變化相對(duì)應(yīng)的歪斜(skew)變化。
      第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027是分別具有不同延遲量的組成部分,并且用預(yù)定的時(shí)間差經(jīng)由第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027輸出信號(hào)。因此,響應(yīng)于輸入數(shù)據(jù)IN_DATA的邏輯高時(shí)段,可以用預(yù)定的時(shí)間差連續(xù)驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。盡管PVT變化,輸出到數(shù)據(jù)輸出焊盤DQ的輸入數(shù)據(jù)IN_DATA的邏輯高時(shí)段仍可以具有最小化的歪斜。
      包括在下拉操作模塊120的組成部分之中的下拉信號(hào)延遲單元122中的第一至第四下拉延遲元件1224、1225、1226及1227在響應(yīng)于輸入數(shù)據(jù)IN_DATA的邏輯低時(shí)段而驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ時(shí),最小化與PVT中的變化相對(duì)應(yīng)的歪斜變化。
      第一至第四下拉延遲元件1224、1225、1226及1227是分別具有不同延遲量的組成部分,并且以預(yù)定的時(shí)間差經(jīng)由第一至第四下拉延遲元件1224、1225、1226及1227來輸出信號(hào)。因此,響應(yīng)于輸入數(shù)據(jù)IN_DATA的邏輯低時(shí)段,可以用預(yù)定的時(shí)間差來連續(xù)驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。盡管PVT變化,輸出到數(shù)據(jù)輸出焊盤DQ的輸入數(shù)據(jù)IN_DATA的邏輯低時(shí)段仍可以具有最小化的歪斜。
      第一至第四上拉驅(qū)動(dòng)單元104、105、106及107在從上拉信號(hào)延遲單元102輸出的各個(gè)信號(hào)PU[1:4]是邏輯高的時(shí)段期間,用電源電壓VDD驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。此時(shí),為了用電源電壓VDD來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ,可以使用PMOS晶體管。因此,從上拉信號(hào)延遲單元102輸出的信號(hào)PU[1:4]被反相并被輸入到第一至第四PMOS晶體管(未示出),以便用電源電壓VDD來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。第一至第四下拉驅(qū)動(dòng)單元124、125、126及127在從下拉信號(hào)延遲單元122輸出的各個(gè)信號(hào)ro[l:4]是邏輯低的時(shí)段期間用接地電壓VSS來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。此時(shí),為了用接地電壓VSS來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ,可以使用NMOS晶體管。因此,從下拉信號(hào)延遲單元122輸出的信號(hào)Η)[1:4]被反相并被輸入到第一至第四NMOS晶體管(未示出),以便用接地電壓VSS來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。圖2是說明根據(jù)圖1所示的本發(fā)明的實(shí)施例的可以防止重疊的發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路的操作的時(shí)序圖。參見圖2,例如,將交替地具有邏輯高時(shí)段和邏輯低時(shí)段的輸入數(shù)據(jù)IN_DATA輸入到能夠防止重疊的發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路,并描述了數(shù)據(jù)輸出焊盤DQ的電壓電平響應(yīng)于這樣的輸入數(shù)據(jù)IN_DATA的改變。具體地,首先,產(chǎn)生輸入數(shù)據(jù)IN_DATA和通過將輸入數(shù)據(jù)IN_DATA延遲預(yù)定的延遲量tFD而獲得的延遲的輸入數(shù)據(jù)IN_DATA(DLY)。此外,將具有與輸入數(shù)據(jù)IN_DATA和延遲的輸入數(shù)據(jù)IN_DATA (DLY)的邏輯高時(shí)段的重疊時(shí)段相對(duì)應(yīng)的邏輯高時(shí)段的信號(hào)輸出作為上拉脈沖控制部1022的輸出信號(hào)TO
      。此外,通過將上拉脈沖控制部1022的輸出信號(hào)TO
      逐步延遲而獲得的信號(hào)成為第一至第四上拉延遲元件1024、1025、1026及1027的輸出信號(hào)叩[1:4]。以這種方式,在第一至第四上拉延遲元件1024、1025、1026及1027的輸出信號(hào)PU[1:4]是邏輯高的時(shí)段期間,用電源電壓VDD來上拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。響應(yīng)于輸出信號(hào)ro[l:4]以預(yù)定的時(shí)間差的逐步激活來確定數(shù)據(jù)輸出焊盤DQ被上拉到電源電壓VDD的電平的時(shí)段的歪斜(見A[U])。由于這個(gè)事實(shí),即使當(dāng)PVT發(fā)生變化使得電源電壓VDD的電平振蕩時(shí),也可以穩(wěn)定數(shù)據(jù)輸出焊盤DQ被上拉驅(qū)動(dòng)到電源電壓VDD電平的時(shí)段的歪斜。相似地,將具有與輸入數(shù)據(jù)IN_DATA和延遲的輸入數(shù)據(jù)IN_DATA(DLY)的邏輯低時(shí)段的重疊時(shí)段相對(duì)應(yīng)的邏輯低時(shí)段的信號(hào)輸出作為下拉脈沖控制部1222的輸出信號(hào)PD [O]。此外,通過將下拉脈沖控制部1222的輸出信號(hào)Η)
      逐步延遲而獲得的信號(hào)成為第一至第四下拉延遲元件1224、1225、1226及1227的輸出信號(hào)PD[1:4]。以這種方式,在第一至第四下拉延遲元件1224、1225、1226及1227的輸出信號(hào)PD [1:4]是邏輯低的時(shí)段期間,用接地電壓VSS來下拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。響應(yīng)于輸出信號(hào)ro[l:4]以預(yù)定的時(shí)間差(參見A[D])的逐步激活來確定數(shù)據(jù)輸出焊盤DQ被下拉到接地電壓VSS的電平的時(shí)段的歪斜。由于這個(gè)事實(shí),即使當(dāng)PVT的變化發(fā)生使得電源電壓VDD的電平振蕩時(shí),也可以穩(wěn)定數(shù)據(jù)輸出焊盤DQ被下拉驅(qū)動(dòng)成接地電壓VSS電平的時(shí)段的歪斜。如圖2中所示出,可以將第一至第四上拉延遲元件1024、1025、1026及1027的輸出信號(hào)TO[1:4]的邏輯高時(shí)段與第一至第四下拉延遲元件1224、1225、1226及1227的輸出信號(hào)ro[1:4]的邏輯低時(shí)段設(shè)定成彼此不重疊。
      如果兩種脈沖PU[1:4]與Η)[1:4]的激活時(shí)段彼此重疊,則可能會(huì)在第一至第四上拉驅(qū)動(dòng)單元104至107與第一至第四下拉驅(qū)動(dòng)單元124至127之間產(chǎn)生穿通電流,并可能發(fā)生重疊現(xiàn)象。在本實(shí)施例的實(shí)施例中,經(jīng)由將輸入數(shù)據(jù)IN_DATA延遲預(yù)定的延遲量tFD的上拉脈沖控制部1022和下拉脈沖控制部1222的操作來防止重疊現(xiàn)象的發(fā)生。
      此外,當(dāng)上拉脈沖控制部1022的輸出信號(hào)TO
      傳輸經(jīng)過第一至第四上拉驅(qū)動(dòng)元件1024、1025、1026及1027以被逐步延遲時(shí),不僅將從上拉脈沖控制部1022輸出的信號(hào)PU [O]的上升沿延遲(見A[U]),而且還將從上拉脈沖控制部1022輸出的信號(hào)PU
      的下降沿延遲(見B [U]),以產(chǎn)生第一至第四上拉延遲元件1024、1025、1026及1027的輸出信號(hào)PU[1:4]。
      此時(shí),在如上所述用電源電壓VDD來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ時(shí),盡管PVT變化從第一至第四上拉驅(qū)動(dòng)元件1024、1025、1026及1027輸出的信號(hào)PU [1:4]的逐步上升沿仍最小化歪斜變化,同時(shí)從第一至第四上拉驅(qū)動(dòng)元件1024、1025、1026及1027輸出的信號(hào)PU [1:4]的逐步下降沿很少對(duì)改變數(shù)據(jù)輸出焊盤DQ的電壓電平施加影響。然而,隨著信號(hào)TO[1:4]的上升沿被順序延遲,將信號(hào)PU[1:4]的下降沿延遲到接近信號(hào)ro[1:4]的下降沿。信號(hào)PU[1:4]和ro[1:4]的激活時(shí)段可能彼此重疊。
      因此,為了在具有圖1所示的配置的數(shù)據(jù)輸出電路中穩(wěn)定地防止重疊現(xiàn)象發(fā)生,可以通過設(shè)定預(yù)定的延遲量tFD具有足夠大值而使輸入數(shù)據(jù)IN_DATA延遲以產(chǎn)生延遲的輸入數(shù)據(jù)。
      即,盡管信號(hào)PU[1:4]的逐步下降沿很少對(duì)改變數(shù)據(jù)輸出焊盤DQ的電壓電平施加影響,但由于這個(gè)下降沿,在延長(zhǎng)用于最小化數(shù)據(jù)輸出焊盤DQ的上拉歪斜變化的時(shí)段SKEW_PV和用于防止重疊現(xiàn)象發(fā)生的時(shí)段0VER_PV存在限制。因此,在輸入數(shù)據(jù)IN_DATA的頻率非常高的情況下,穩(wěn)定地執(zhí)行用于最小化數(shù)據(jù)輸出焊盤DQ的上拉歪斜變化的操作和用于防止重疊現(xiàn)象發(fā)生的操作是困難的。
      相似地,當(dāng)下拉脈沖控制部1222的輸出信號(hào)H) [O]傳輸經(jīng)過第一下拉驅(qū)動(dòng)元件至第四下拉驅(qū)動(dòng)元件1224、1225、1226及1227而被逐步延遲時(shí),不僅從下拉脈沖控制部1222輸出的信號(hào)Η)
      的下降沿被延遲(見A[D]),而且從下拉脈沖控制部1222輸出的信號(hào)PD [O]的上升沿也被延遲(見B[D]),以產(chǎn)生第一至第四下拉延遲元件1224、1225、1226及1227的輸出信號(hào)Η)[1:4]。
      此時(shí),當(dāng)如上所述的用接地電壓VSS驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ時(shí),盡管PVT變化第一至第四下拉驅(qū)動(dòng)元件1224、1225、1226及1227所輸出的信號(hào)Η)[1:4]的逐步下降沿仍最小化歪斜變化,同時(shí)如附圖所示,從第一至第四下拉驅(qū)動(dòng)元件1224、1225、1226及1227輸出的信號(hào)ro[1:4]的逐步上升沿很少對(duì)改變數(shù)據(jù)輸出焊盤DQ的電壓電平施加影響。然而,隨著信號(hào)ro[l:4]的下降沿被順序延遲,信號(hào)ro[l:4]的上升沿被延遲成接近信號(hào)ro[l:4]的下一上升沿。信號(hào)PU[1:4]和PD[1:4]的激活時(shí)段可以彼此重疊。
      因此,為了在具有圖1所示的配置的數(shù)據(jù)輸出電路中穩(wěn)定地防止重疊現(xiàn)象發(fā)生,可以通過設(shè)定預(yù)定延遲量tFD具有足夠大值而使輸入數(shù)據(jù)IN_DATA延遲以產(chǎn)生延遲的輸入數(shù)據(jù)。
      即,盡管信號(hào)H) [1:4]的逐步上升沿很少對(duì)改變數(shù)據(jù)輸出焊盤DQ的電壓電平施加影響,但由于這種上升沿,在延長(zhǎng)用于最小化數(shù)據(jù)輸出焊盤DQ的下拉歪斜變化的時(shí)段SKEW_PV和用于防止重疊現(xiàn)象發(fā)生的時(shí)段OVER_PV上存在限制。結(jié)果,在輸入數(shù)據(jù)IN_DATA的頻率非常高的情況下,難以穩(wěn)定地執(zhí)行用于最小化數(shù)據(jù)輸出焊盤DQ的下拉歪斜變化的操作和用于防止重疊現(xiàn)象發(fā)生的操作。圖3是示出根據(jù)本發(fā)明的另一個(gè)實(shí)施例的可以防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路的框圖。圖4A和圖4B是示出根據(jù)圖3所示的本發(fā)明的另一個(gè)實(shí)施例的可防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路的組成部分之中的第一信號(hào)延遲單元和第二信號(hào)延遲單元的電路圖。參見圖3,根據(jù)本發(fā)明的另一個(gè)實(shí)施例可以防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路包括第一信號(hào)延遲模塊310、第二信號(hào)延遲模塊320以及輸出焊盤驅(qū)動(dòng)模塊330和340。輸出焊盤驅(qū)動(dòng)模塊330和340包括N個(gè)上拉預(yù)驅(qū)動(dòng)單元332 [1:N]、N個(gè)上拉主驅(qū)動(dòng)單元334[1:N]、N個(gè)下拉預(yù)驅(qū)動(dòng)單元342[1:N]以及N個(gè)下拉主驅(qū)動(dòng)單元344[1:N]。N是等于或大于I的整數(shù)。第一信號(hào)延遲模塊310被配置成用變化的延遲量將輸入數(shù)據(jù)IN_DATA的上升沿延遲N次,維持輸入數(shù)據(jù)IN_DATA的下降沿,以及輸出N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]。也就是說,第一信號(hào)延遲模塊310產(chǎn)生N個(gè)上拉驅(qū)動(dòng)信號(hào)I3U [1: N],所述N個(gè)上拉驅(qū)動(dòng)信號(hào)PU [1: N]具有從輸入數(shù)據(jù)IN_DATA的上升沿分別延遲N個(gè)逐步量的上升沿。輸入數(shù)據(jù)IN_DATA和N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]具有形成在相同時(shí)間處的下降沿。因此,當(dāng)輸入數(shù)據(jù)IN_DATA的邏輯高時(shí)段和邏輯低時(shí)段彼此相等時(shí),從第一信號(hào)延遲模塊310輸出的N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的邏輯低時(shí)段比邏輯高時(shí)段長(zhǎng)。第二信號(hào)延遲模塊320被配置成用變化的延遲量將輸入數(shù)據(jù)IN_DATA的下降沿延遲N次,維持輸入數(shù)據(jù)IN_DATA的上升沿,以及輸出N個(gè)下拉驅(qū)動(dòng)信號(hào)H) [1: N]。也就是說,第二信號(hào)延遲模塊320產(chǎn)生N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[1:N],所述N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[1:N]具有從輸入數(shù)據(jù)IN_DATA的下降沿分別延遲N個(gè)逐步量的下降沿。輸入數(shù)據(jù)IN_DATA和N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]具有形成在相同時(shí)間處的上升沿。因此,當(dāng)輸入數(shù)據(jù)IN_DATA的邏輯高時(shí)段和邏輯低時(shí)段彼此相等時(shí),從第二信號(hào)延遲模塊320輸出的N個(gè)下拉驅(qū)動(dòng)信號(hào)PD[1:N]的邏輯高時(shí)段比邏輯低時(shí)段長(zhǎng)。輸出焊盤驅(qū)動(dòng)模塊330和340的N個(gè)上拉預(yù)驅(qū)動(dòng)單元332 [1:N]和N個(gè)上拉主驅(qū)動(dòng)單元334[1:N]被配置成在N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的各個(gè)邏輯高時(shí)段期間用電源電壓VDD來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。為了用電源電壓VDD來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ,N個(gè)上拉主驅(qū)動(dòng)單元334[1:N]可以分別包括PMOS晶體管。因此,在N個(gè)上拉預(yù)驅(qū)動(dòng)單元332 [1:N]將N個(gè)上拉驅(qū)動(dòng)信號(hào)I3U[1:N]的相位反相并輸出信號(hào)PUB [1:N]之后,可以使用分別包括PMOS晶體管(未示出)的N個(gè)上拉主驅(qū)動(dòng)單元334[1:N]以分別用電源電壓VDD來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。輸出焊盤驅(qū)動(dòng)模塊330和340的N個(gè)下拉預(yù)驅(qū)動(dòng)單元342 [1:N]和N個(gè)下拉主驅(qū)動(dòng)單元344[1:N]被配置成在N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]的各個(gè)邏輯低時(shí)段期間用接地電壓VSS來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。為了用接地電壓VSS來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ,N個(gè)下拉主驅(qū)動(dòng)單元344 [1: N]可以分別包括NMOS晶體管。因此,在N個(gè)下拉預(yù)驅(qū)動(dòng)單元342 [1: N]將N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[l:N]的相位反相并輸出信號(hào)roB[l:N]之后,可以使用分別包括NMOS晶體管(未示出)的N個(gè)下拉主驅(qū)動(dòng)單元344[1:N]以分別用接地電壓VSS來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。
      例如,第一信號(hào)延遲模塊310和第二信號(hào)延遲模塊320可以具有如下文詳細(xì)描述的兩種類型的配置。
      首先,參見圖4A描述第一信號(hào)延遲模塊310的第一種配置,N個(gè)上拉延遲單元312A[1:N]以鏈狀形式連接,并且分別從N個(gè)上拉延遲單元312A[1:N]輸出N個(gè)上拉驅(qū)動(dòng)信號(hào) PU[1:N]。
      N個(gè)上拉延遲單元312A[1:N]將施加給它們的信號(hào)IN_DATA、PU[1]、PU[2]、...和PU [N-1]的上升沿延遲預(yù)定的延遲量tD,維持施加給它們的信號(hào)IN_DATA、PU [I]、PU [2]、...和PU[N-1]的下降沿,以及輸出N個(gè)上拉驅(qū)動(dòng)信號(hào)PU [1: N]。
      具體地,N個(gè)上拉延遲單元312A[1:N]中每個(gè)都包括:第一延遲傳送部DELAY_PATH1,所述第一延遲傳送部DELAY_PATH1被配置成當(dāng)施加給它的信號(hào)IN_DATA、PU[1]、PU[2]、...或是邏輯高時(shí)將施加給它的信號(hào)IN_DATA、PU[1]、PU[2]、...或PU [N-1]延遲預(yù)定的延遲量tD ;以及第一直接傳送部BYPASS_PATH1,第一直接傳送部BYPASS_PATH1被配置成在施加給它的信號(hào)IN_DATA、PU[1]、PU[2]、...或PU[N_1]是邏輯低時(shí)無延遲地傳送施加給它的信號(hào)IN_DATA、PU[1]、PU[2]、...或PU[N_1]。
      第一延遲傳送部DELAY_PATH1包括NMOS晶體管PNl和電阻器Rl。當(dāng)施加到第一延遲傳送部 DELAY_PATH1 的信號(hào) IN_DATA、PU[1]、PU[2]、...或 PU[N_1]是邏輯高時(shí),NMOS晶體管PNl導(dǎo)通并將施加的信號(hào)傳送到電阻器Rl。NMOS晶體管PNl在施加的信號(hào)是邏輯低時(shí)關(guān)斷。電阻器Rl被配置成將從NMOS晶體管PNl傳送來的信號(hào)延遲預(yù)定的延遲量tD并輸出信號(hào) PU [I]、PU [2]、PU [3]、...或 PU [N]。
      相似地,第一直接傳送部BYPASS_PATH1包括PMOS晶體管PP1,所述PMOS晶體管PPl被配置成在施加到第一直接傳送部BYPASS_PATH1的信號(hào)IN_DATA、PU[1]、PU[2]、...或PU[N-1]是邏輯低時(shí)導(dǎo)通并接收施加的信號(hào),并在施加的信號(hào)是邏輯高時(shí)關(guān)斷。
      以這種方式,在第一信號(hào)延遲模塊310中,由于N個(gè)上拉延遲單元312A[1:N]是以如上所述的鏈狀形式連接,因此N個(gè)上拉驅(qū)動(dòng)信號(hào)TO[1:N]是經(jīng)由第一到第N順序延遲級(jí)而產(chǎn)生的。因此,可以將相對(duì)小的延遲量設(shè)定到N個(gè)上拉延遲單元312A[1:N]中的每個(gè)。
      當(dāng)然,設(shè)定到N個(gè)相應(yīng)上拉延遲單元312A[1:N]的延遲量可以彼此相同或可以彼此不同。例如,由于輸入數(shù)據(jù)IN_DATA的上升沿與N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的上升沿之間的延遲間隔可以由N個(gè)上拉延遲單元312A[1:N]之中的第一上拉延遲單元312A[1]的延遲量來確定,因此第一上拉延遲單元312A[1]的延遲量具有相對(duì)大的值并且其余的上拉延遲單元312A[2:N]的延遲量具有相對(duì)小的值。供作參考,輸入數(shù)據(jù)IN_DATA的上升沿與N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的上升沿之間的延遲間隔要足夠長(zhǎng)以便防止重疊現(xiàn)象發(fā)生,稍后將對(duì)此進(jìn)行詳細(xì)描述。
      接著,參考圖4A描述第二信號(hào)延遲模塊320的第一種配置,N個(gè)下拉延遲單元322A[1:N]以鏈狀形式連接,并且分別從N個(gè)下拉延遲單元322A[1:N]輸出N個(gè)下拉驅(qū)動(dòng)信號(hào) PD[1:N]。
      N個(gè)下拉延遲單元322A[1:N]將施加給它們的信號(hào)IN_DATA、PD[I]、PD[2]、...和PD [N-1]的下降沿延遲預(yù)定的延遲量tD,維持施加給它們的信號(hào)IN_DATA、H) [I]、PD[2]、...和PD[N-1]的上升沿,以及輸出N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]。具體地,N個(gè)下拉延遲單元322A[1:N]每個(gè)都包括:第二延遲傳送部DELAY_PATH2,所述第二延遲傳送部DELAY_PATH2被配置成在施加給它的信號(hào)IN_DATA、PD [I]、PD[2]、...或Η)[Ν-1]是邏輯低時(shí)將施加給它的信號(hào)IN_DATA、PD[1]、PD[2]、...或PD [N-1]延遲預(yù)定的延遲量tD ;以及第二直接傳送部BYPASS_PATH2,所述第二直接傳送部BYPASS_PATH2被配置成在施加給它的信號(hào)IN_DATA、PD[1]、PD[2]、...或Η)[Ν_1]是邏輯高時(shí)無延遲地傳送施加給它的信號(hào)IN_DATA、PD[1]、PD[2]、...或Η)[Ν_1]。第二延遲傳送部DELAY_PATH2包括PMOS晶體管PP2和電阻器R2。當(dāng)施加到第二延遲傳送部 DELAY_PATH2 的信號(hào) IN_DATA、PD[1]、PD[2]、...或 PD[N_1]是邏輯低時(shí),PMOS晶體管PP2導(dǎo)通并將施加的信號(hào)傳送到電阻器R2。PMOS晶體管PP2在施加的信號(hào)是邏輯高時(shí)關(guān)斷。電阻器R2被配置成將從PMOS晶體管PP2傳送來的信號(hào)延遲預(yù)定的延遲量tD并輸出信號(hào) H) [I]、PD [2]、PD [3]、...或 PD [N]。相似地,第二直接傳送部BYPASS_PATH2包括NMOS晶體管PN2,所述NMOS晶體管PN2被配置成在施加到第二直接傳送部BYPASS_PATH2的信號(hào)IN_DATA、PD[I] ,PD[2]、...或PD[N-1]是邏輯高時(shí)導(dǎo)通并接收施加的信號(hào),并在施加的信號(hào)是邏輯低時(shí)關(guān)斷。以這種方式,在第二信號(hào)延遲模塊320中,由于N個(gè)下拉延遲單元322A[1:N]以如上所述的鏈狀形式連接,因此N個(gè)下拉驅(qū)動(dòng)信號(hào)H) [1:N]是經(jīng)由第一至第N順序延遲級(jí)而產(chǎn)生的。因此,可以將相對(duì)小的延遲量設(shè)定到N個(gè)下拉延遲單元322A[1:N]中的每個(gè)。當(dāng)然,設(shè)定到N個(gè)相應(yīng)的下拉延遲單元322A[1:N]的延遲量可以彼此相同或可以彼此不同。例如,由于輸入數(shù)據(jù)IN_DATA的下降沿與N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]的下降沿之間的延遲間隔可以由N個(gè)下拉延遲單元322A[1:N]之中的第一下拉延遲單元322A[1]的延遲量來確定,因此第一下拉延遲單元322A[1]的延遲量具有相對(duì)大的值并且其余的下拉延遲單元322A[2:N]的延遲量具有相對(duì)小的值。供作參考,輸入數(shù)據(jù)IN_DATA的下降沿與N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[1:N]的下降沿之間的延遲間隔要足夠長(zhǎng)以便防止重疊現(xiàn)象發(fā)生,稍后將對(duì)此進(jìn)行詳細(xì)描述。其次,參考圖4B描述第一信號(hào)延遲模塊310的第二種配置,第一信號(hào)延遲模塊310包括N個(gè)上拉延遲單元312B [1:N],所述N個(gè)上拉延遲單元312B [1:N]被配置成接收輸入數(shù)據(jù)IN_DATA并輸出N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]。N個(gè)上拉延遲單元312B[1:N]分別將輸入數(shù)據(jù)IN_DATA的上升沿延遲預(yù)定的不同的延遲量tD [I]、tD [2]、tD [3]、...和tD [N],維持輸入數(shù)據(jù)IN_DATA的下降沿,以及輸出N個(gè)上拉驅(qū)動(dòng)信號(hào)PU [1: N]。具體地,N個(gè)上拉延遲單元312B[1:N]每個(gè)都包括:第一延遲傳送部DELAY_PATH1,所述第一延遲傳送部DELAY_PATH1被配置成在輸入數(shù)據(jù)IN_DATA是邏輯高時(shí)將輸入數(shù)據(jù)爪_04了4延遲預(yù)定的不同的延遲量七0[1]、七0[2]、七0[3]、...或tD[N];以及第一直接傳送部BYPASS_PATH1,所述第一直接傳送部BYPASS_PATH1被配置成在輸入數(shù)據(jù)IN_DATA是邏輯低時(shí)無延遲地傳送輸入數(shù)據(jù)IN_DATA。第一延遲傳送部DELAY_PATH1包括NMOS晶體管PNl和電阻器Rl [I]、Rl [2]、Rl [3]、...或Rl [N]。NMOS晶體管PNl被配置成在輸入數(shù)據(jù)IN_DATA是邏輯高時(shí)導(dǎo)通并將輸入數(shù)據(jù)IN_DATA傳送到電阻器,并在輸入數(shù)據(jù)IN_DATA是邏輯低時(shí)關(guān)斷。電阻器Rl [I]、Rl [2]、Rl [3]、...或Rl [N]被配置成將從NMOS晶體管PNl傳送來的輸入數(shù)據(jù)IN_DATA延遲預(yù)定的不同的延遲量tD[l]、tD[2]、tD[3]、...或tD[N]并輸出信號(hào)TO[1]、PU[2]、PU[3]、...或 PU[N]。
      相似地,第一直接傳送部BYPASS_PATH1包括PMOS晶體管PP1,所述PMOS晶體管PPl被配置成在施加到第一直接傳送部BYPASS_PATH1的輸入數(shù)據(jù)IN_DATA是邏輯低時(shí)導(dǎo)通并接收施加的信號(hào),并在輸入數(shù)據(jù)IN_DATA是邏輯高時(shí)關(guān)斷。
      以這種方式,在第一信號(hào)延遲模塊310中,N個(gè)上拉延遲單元312B[1:N]接收輸入數(shù)據(jù)IN_DATA,分別將輸入數(shù)據(jù)IN_DATA延遲預(yù)定的不同的延遲量tD[l]、tD[2]、tD[3]、...和tD[N],以及產(chǎn)生N個(gè)上拉驅(qū)動(dòng)信號(hào)PU [1: N]。
      因此,用以下方式來設(shè)定N個(gè)上拉延遲單元312B[1:N]的各個(gè)延遲量tD[l]、tD[2]、tD[3]、...和tD[N]:第二上拉延遲單元312B[2]的延遲量tD[2]比第一上拉延遲單元312B[1]的延遲量tD[l]大預(yù)設(shè)量,并且第三上拉延遲單元312B[3]的延遲量tD[3]比第二上拉延遲單元312B[2]的延遲量tD[2]大所述預(yù)設(shè)量。當(dāng)然,將最后的上拉延遲單元312B[N]設(shè)定成具有N個(gè)上拉延遲單元312B [1: N]之中最大的延遲量tD[N]。
      由于輸入數(shù)據(jù)IN_DATA的上升沿與N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的上升沿之間的延遲間隔可以是由N個(gè)上拉延遲單元312A[1:N]之中的第一上拉延遲單元312A[1]的延遲量tD[l]來確定,所以第一上拉延遲單元312A[1]的延遲量tD[l]具有相對(duì)大的值并且N個(gè)上拉延遲單元312B [ 1: N]的下降沿之間的延遲間隔與延遲量tD [ I]的值相比具有相對(duì)小的值。供作參考,輸入數(shù)據(jù)IN_DATA的上升沿與N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的上升沿之間的延遲間隔要足夠長(zhǎng)以便防止重疊現(xiàn)象發(fā)生,稍后將對(duì)此進(jìn)行詳細(xì)描述。
      接著,參照?qǐng)D4B描述第二信號(hào)延遲模塊320的第二配置,第二信號(hào)延遲模塊320包括N個(gè)下拉延遲單元322B [ 1: N],所述N個(gè)下拉延遲單元322B [ 1: N]被配置成接收輸入數(shù)據(jù)IN_DATA并輸出N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:N]。
      N個(gè)下拉延遲單元322B[1:N]分別將輸入數(shù)據(jù)IN_DATA的下降沿延遲預(yù)定的不同的延遲量tD [I]、tD [2]、tD [3]、...和tD [N],維持輸入數(shù)據(jù)IN_DATA的上升沿,以及輸出N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]。
      詳細(xì)地,N個(gè)下拉延遲單元322B[1:N]中的每個(gè)包括:第二延遲傳送部DELAY_PATH2,所述第二延遲傳送部DELAY_PATH2被配置成在輸入數(shù)據(jù)IN_DATA是邏輯低時(shí)將輸入數(shù)據(jù)爪_04了么延遲預(yù)定的不同的延遲量七0[1]30[2]40[3]、...或tD[N];以及第二直接傳送部BYPASS_PATH2,所述第二直接傳送部BYPASS_PATH2被配置成在輸入數(shù)據(jù)IN_DATA是邏輯高時(shí)無延遲地傳送輸入數(shù)據(jù)IN_DATA。
      第二延遲傳送部DELAY_PATH2包括PMOS晶體管PP2和電阻器R2 [ I]、R2 [2]、R2[3]、...或R2[N]。PMOS晶體管PP2被配置成在輸入數(shù)據(jù)IN_DATA是邏輯低時(shí)導(dǎo)通并傳送輸入數(shù)據(jù)IN_DATA,以及在輸入數(shù)據(jù)IN_DATA是邏輯高時(shí)關(guān)斷。電阻器R2 [I]、R2 [2]、R2 [3]、...或R2 [N]被配置成將從PMOS晶體管PP2傳送的輸入數(shù)據(jù)IN_DATA延遲預(yù)定的不同的延遲量七0[1]40[2]30[3]、...或tD[N]并輸出信號(hào)ro[i]、ro[2]、ro[3]、...或PD[N]。
      相似地,第二直接傳送部BYPASS_PATH2包括NMOS晶體管PN2,所述NMOS晶體管PN2被配置成在施加到第二直接傳送部BYPASS_PATH2的輸入數(shù)據(jù)IN_DATA是邏輯高時(shí)導(dǎo)通并接收施加的信號(hào),以及在輸入數(shù)據(jù)IN_DATA是邏輯低時(shí)關(guān)斷。以這種方式,在第二信號(hào)延遲模塊320中,N個(gè)下拉延遲單元322B[1:N]接收輸入數(shù)據(jù)IN_DATA,分別將輸入數(shù)據(jù)IN_DATA延遲預(yù)定的不同的延遲量tD[l]、tD[2]、tD[3]、...和tD [N],并且產(chǎn)生N個(gè)下拉驅(qū)動(dòng)信號(hào)H) [1: N]。因此,用以下方式來設(shè)定N個(gè)下拉延遲單元322B[1:N]的各個(gè)延遲量tD[l]、tD[2]、tD[3]、...和tD[N]:第二下拉延遲單元322B[2]的延遲量tD[2]具有比第一下拉延遲單元322B[1]的延遲量tD[l]大的預(yù)設(shè)量的值,并且第三下拉延遲單元322B[3]的延遲量tD[3]具有比第二下拉延遲單元322B[2]的延遲量tD[2]大的預(yù)設(shè)量的值。當(dāng)然,將最后一個(gè)下拉延遲單元322B[N]設(shè)定成具有在N個(gè)下拉延遲單元322B[1:N]之中最大的延遲量tD [N]。由于輸入數(shù)據(jù)IN_DATA的下降沿與N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:N]的下降沿之間的延遲間隔可以由N個(gè)下拉延遲單元322A[1:N]之中的第一下拉延遲單元322A[1]的延遲量tD[l]來確定,所以第一下拉延遲單元322A[1]的延遲量tD[l]具有相對(duì)大的值,并且N個(gè)下拉延遲單元322A[1:N]的下降沿之間的延遲間隔與延遲量tD[l]的值相比而具有相對(duì)小的值。供作參考,輸入數(shù)據(jù)IN_DATA的下降沿與N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]的下降沿之間的延遲間隔要足夠長(zhǎng)以便防止重疊現(xiàn)象發(fā)生,稍后將對(duì)此進(jìn)行詳細(xì)描述。圖5是說明根據(jù)本發(fā)明的圖3、圖4A和圖4B中所示的另一個(gè)實(shí)施例的可以防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路的操作的時(shí)序圖。參見圖5,根據(jù)本發(fā)明的實(shí)施例,將交替地具有邏輯高時(shí)段和邏輯低時(shí)段的輸入數(shù)據(jù)IN_DATA施加到能夠防止重疊發(fā)生的半導(dǎo)體器件的數(shù)據(jù)輸出電路,并以數(shù)據(jù)輸出焊盤DQ的電壓電平響應(yīng)于這種輸入數(shù)據(jù)IN_DATA改變?yōu)槔齺磉M(jìn)行描述。具體地,在N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]之中,將第一上拉驅(qū)動(dòng)信號(hào)PU[1]的上升沿從輸入數(shù)據(jù)IN_DATA的上升沿延遲預(yù)定的時(shí)間。此外,利用時(shí)間差從第一上拉驅(qū)動(dòng)信號(hào)PU[1]的上升沿順序延遲其余的上拉驅(qū)動(dòng)信號(hào)PU[2:N]的上升沿。盡管以這種方式N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]具有處在不同時(shí)間處的上升沿,但N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]具有處在與輸入數(shù)據(jù)IN_DATA的下降沿相同時(shí)間處的下降沿。因此,在從N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的上升沿到下降沿的各個(gè)間隔期間,即,在N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]是邏輯高的時(shí)段期間,用電源電壓VDD上拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ0此時(shí),響應(yīng)于N個(gè)上拉驅(qū)動(dòng)信號(hào)PU [1: N]的具有時(shí)間差的逐步上升沿,來確定在數(shù)據(jù)輸出焊盤DQ被上拉到電源電壓VDD電平的時(shí)段的歪斜。在這點(diǎn)上,即使當(dāng)在電源電壓VDD的電平波動(dòng)或PVT發(fā)生變化時(shí),也可以使數(shù)據(jù)輸出焊盤DQ被上拉驅(qū)動(dòng)成電源電壓VDD電平的時(shí)段的歪斜保持穩(wěn)定。相似地,在N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[1:N]之中,第一下拉驅(qū)動(dòng)信號(hào)ro[i]的下降沿從輸入數(shù)據(jù)IN_DATA的下降沿延遲預(yù)定的時(shí)間。此外,其余的下拉驅(qū)動(dòng)信號(hào)Η)[2:Ν]的下降沿從第一下拉驅(qū)動(dòng)信號(hào)ro[i]的下降沿用時(shí)間差順序延遲。盡管以這種方式N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[l:N]具有處在不同時(shí)間處的下降沿,但N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[l:N]具有處在與輸入數(shù)據(jù)IN_DATA的上升沿相同時(shí)間處的上升沿。
      因此,在從N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[l:N]的下降沿到上升沿的各個(gè)間隔期間,即,在N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[1:N]是邏輯低的時(shí)段期間,用接地電壓vss來下拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ0此時(shí),響應(yīng)于N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[1:N]的具有時(shí)間差的逐步下降沿,來確定數(shù)據(jù)輸出焊盤DQ被下拉到接地電壓VSS電平的時(shí)段的歪斜。在這點(diǎn)上,即使當(dāng)電源電壓VDD的電平波動(dòng)或PVT發(fā)生變化時(shí),也可以使數(shù)據(jù)輸出焊盤DQ被下拉驅(qū)動(dòng)到接地電壓VSS的電平的時(shí)段的歪斜保持穩(wěn)定。S卩,當(dāng)?shù)谝恍盘?hào)延遲模塊310被施加輸入數(shù)據(jù)IN_DATA且產(chǎn)生N個(gè)上拉驅(qū)動(dòng)信號(hào)PU [1: N]時(shí),輸入數(shù)據(jù)IN_DATA以及被延遲預(yù)定的延遲量和預(yù)設(shè)的時(shí)間差的N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]具有處在不同時(shí)間處的上升沿并具有處在相同時(shí)間處的下降沿。此外,當(dāng)?shù)诙盘?hào)延遲模塊320被施加輸入數(shù)據(jù)IN_DATA到并產(chǎn)生N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]時(shí),輸入數(shù)據(jù)IN_DATA以及被延遲預(yù)定的延遲量和預(yù)設(shè)定時(shí)間差的N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]具有處在不同時(shí)間處的下降沿且具有處在相同時(shí)間處的上升沿。此時(shí),可以將N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的下降沿與N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]的下降沿設(shè)定成分開至少預(yù)定的延遲量時(shí)段0VER_PV并且不彼此重疊,以及可以將N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]的上升沿與N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的上升沿設(shè)定成分開至少預(yù)定的延遲量時(shí)段0VER_PV并且不彼此重疊。當(dāng)N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]是邏輯高的時(shí)段與N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]是邏輯低的時(shí)段彼此重疊時(shí),造成重疊現(xiàn)象并在N個(gè)上拉主驅(qū)動(dòng)單元334 [1:N]與N個(gè)下拉主驅(qū)動(dòng)單元344[1:N]之間產(chǎn)生穿通電流。因此,在本發(fā)明的實(shí)施例中,經(jīng)由第一信號(hào)延遲模塊310中的將N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]之中的第一上拉驅(qū)動(dòng)信號(hào)TO[1]的上升沿與輸入數(shù)據(jù)IN_DATA的上升沿形成為具有與預(yù)定的延遲量時(shí)段0VER_PV相對(duì)應(yīng)的時(shí)間差的操作、以及第二信號(hào)延遲模塊320中的將N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]之中的第一下拉驅(qū)動(dòng)信號(hào)PD[1]的下降沿與輸入數(shù)據(jù)IN_DATA的下降沿形成為具有與預(yù)定的延遲量時(shí)段0VER_PV相對(duì)應(yīng)的時(shí)間差的操作,來防止造成重疊現(xiàn)象。也就是說,由于輸入數(shù)據(jù)IN_DATA與N個(gè)上拉驅(qū)動(dòng)信號(hào)PU [1: N]具有處在相同時(shí)間處的下降沿,因此可以穩(wěn)定地將N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的下降沿與N個(gè)下拉驅(qū)動(dòng)信號(hào)PD[1:N]的下降沿設(shè)定為具有與預(yù)定的延遲量時(shí)段0VER_PV相對(duì)應(yīng)的時(shí)間差。相似地,由于輸入數(shù)據(jù)IN_DATA與N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]具有處在相同時(shí)間處的上升沿,因此可以穩(wěn)定地將N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[l:Ν]的上升沿和N個(gè)上拉驅(qū)動(dòng)信號(hào)PU [1: N]的上升沿設(shè)定為具有與預(yù)定的延遲量時(shí)段0VER_PV相對(duì)應(yīng)的時(shí)間差。此外,即使當(dāng)將從第一上拉驅(qū)動(dòng)信號(hào)ro[i]的上升沿到最后的上拉驅(qū)動(dòng)信號(hào)PU [N]的上升沿的間隔設(shè)定成足夠長(zhǎng),最后的上拉驅(qū)動(dòng)信號(hào)ro[N]的上升沿到下降沿的間隔也足夠長(zhǎng)。因此,即使當(dāng)輸入數(shù)據(jù)IN_DATA具有高頻率時(shí),也可以穩(wěn)定地執(zhí)行用于防止上拉歪斜由于PVT變化而波動(dòng)的操作。此時(shí),可以穩(wěn)定將數(shù)據(jù)輸出焊盤DQ的電壓電平維持邏輯高電平,直到數(shù)據(jù)輸出焊盤DQ在被上拉驅(qū)動(dòng)到邏輯高電平之后被下拉驅(qū)動(dòng)為止。相似地,即使當(dāng)將從第一下拉驅(qū)動(dòng)信號(hào)ro[i]的下降沿到最后的下拉驅(qū)動(dòng)信號(hào)PD [N]的下降沿的間隔設(shè)定成足夠長(zhǎng),最后的下拉驅(qū)動(dòng)信號(hào)ro[N]的下降沿到上升沿的間隔也足夠長(zhǎng)。因此,即使當(dāng)輸入數(shù)據(jù)IN_DATA具有高頻率時(shí),也可以穩(wěn)定地執(zhí)行用于防止下拉歪斜由于PVT變化而波動(dòng)的操作。此時(shí),可以穩(wěn)定地將數(shù)據(jù)輸出焊盤DQ的電壓電平維持邏輯低電平,直到數(shù)據(jù)輸出焊盤DQ在被下拉驅(qū)動(dòng)到邏輯低電平之后被上拉驅(qū)動(dòng)為止。
      如上所述,根據(jù)本發(fā)明的實(shí)施例,將用于上拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ的N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]和輸入數(shù)據(jù)IN_DATA的上升沿分開預(yù)定的延遲量并且將其下降沿形成在相同時(shí)間處,以及將用于下拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ的N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]和輸入數(shù)據(jù)IN_DATA的下降沿分開預(yù)定的延遲量并且將其上升沿形成在相同時(shí)間處。因此,可以將N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的邏輯高時(shí)段與N個(gè)下拉驅(qū)動(dòng)信號(hào)Η)[1:Ν]的邏輯低時(shí)段彼此分開預(yù)定的延遲量。由于這樣的事實(shí),可以將用于上拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ的時(shí)段與用于下拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ的時(shí)段保持彼此分開預(yù)定的延遲量。換言之,可以防止造成重疊現(xiàn)象。
      此外,由于N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]的上升沿被形成為逐步延遲且N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[1:N]的下降沿被形成為逐步延遲,因此盡管pvt變化也可以用最小的歪斜變化來上拉和下拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤DQ。
      另外,用于將N個(gè)上拉驅(qū)動(dòng)信號(hào)PU[1:N]與輸入數(shù)據(jù)IN_DATA的上升沿分開預(yù)定的延遲量并且將其下降沿形成在相同時(shí)間處的部件或用于將N個(gè)下拉驅(qū)動(dòng)信號(hào)ro[l:N]與輸入數(shù)據(jù)IN_DATA的下降沿分開預(yù)定的延遲量并且將其上升沿形成在相同時(shí)間處的部件可以是由包括一個(gè)NMOS晶體管和一個(gè)PMOS晶體管的兩個(gè)晶體管構(gòu)成,由此減小了占據(jù)的面積。
      如從以上描述明顯可知的,在本發(fā)明的實(shí)施例中,將用于上拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤的信號(hào)與輸入數(shù)據(jù)的第一邊沿分開預(yù)定的延遲量并且同時(shí)產(chǎn)生用于上拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤的信號(hào)與輸入數(shù)據(jù)的第二邊沿,以及將用于下拉驅(qū)動(dòng)所述數(shù)據(jù)輸出焊盤的信號(hào)與輸入數(shù)據(jù)的第二邊沿分開預(yù)定的延遲量并且同時(shí)產(chǎn)生用于下拉驅(qū)動(dòng)數(shù)據(jù)輸出焊盤的信號(hào)與輸入數(shù)據(jù)的第一邊沿。因此,將用于上拉驅(qū)動(dòng)的信號(hào)的操作時(shí)段與用于下拉驅(qū)動(dòng)的信號(hào)的操作時(shí)段彼此分開預(yù)定的延遲量,由此防止重疊的發(fā)生。
      此外,使用通過順序延遲用于上拉驅(qū)動(dòng)的信號(hào)的第一邊沿和延遲用于下拉驅(qū)動(dòng)的信號(hào)的第二邊沿獲得的信號(hào)來順序上拉和下拉驅(qū)動(dòng)輸出焊盤。因此,盡管PVT(工藝、電壓和溫度)變化,也可以用最小歪斜變化來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤。
      盡管已經(jīng)參照具體的實(shí)施例描述了本發(fā)明,但是對(duì)本領(lǐng)域技術(shù)人員顯然的是,在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下,可以進(jìn)行各種變化和修改。
      例如,可以實(shí)現(xiàn)在前文提到的實(shí)施例中例示的邏輯門和晶體管以根據(jù)它們的輸入信號(hào)的極性而具有不同的位置和種類。
      權(quán)利要求
      1.一種半導(dǎo)體器件,包括: 第一信號(hào)延遲模塊,所述第一信號(hào)延遲模塊被配置成用變化的延遲量將輸入信號(hào)的第一邊沿延遲,維持所述輸入信號(hào)的第二邊沿,并輸出至少一個(gè)第一驅(qū)動(dòng)信號(hào); 第二信號(hào)延遲模塊,所述第二信號(hào)延遲模塊被配置成用所述變化的延遲量將所述輸入信號(hào)的第二邊沿延遲,維持所述輸入信號(hào)的第一邊沿并輸出至少一個(gè)第二驅(qū)動(dòng)信號(hào);以及 輸出焊盤驅(qū)動(dòng)模塊,所述輸出焊盤驅(qū)動(dòng)模塊被配置成響應(yīng)于所述第一驅(qū)動(dòng)信號(hào)而用第一電壓來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤并響應(yīng)于所述第二驅(qū)動(dòng)信號(hào)而用第二電壓來驅(qū)動(dòng)所述數(shù)據(jù)輸出焊盤。
      2.如權(quán)利要求1所述的測(cè)試電路,其中,所述第一信號(hào)延遲模塊包括被連接成鏈狀的多個(gè)第一延遲單元,其中,所述第一延遲單元每個(gè)都被配置成在不延遲所述輸出信號(hào)的第二邊沿的情況下將前一第一延遲單元的輸出信號(hào)的第一邊沿延遲設(shè)定的延遲量以及輸出所述第一驅(qū)動(dòng)信號(hào)。
      3.如權(quán)利要求2所述的半導(dǎo)體器件,其中,所述第二信號(hào)延遲模塊包括被連接成鏈狀的多個(gè)第二延遲單元,其中,所述第二延遲單元每個(gè)都被配置成在不延遲所述輸出信號(hào)的第一邊沿的情況下將前一第二延遲單元的輸出信號(hào)的第二邊沿延遲所述設(shè)定的延遲量以及輸出所述第二驅(qū)動(dòng)信號(hào)。
      4.如權(quán)利要求3所述的半導(dǎo)體器件,其中,所述第一延遲單元每個(gè)都包括: 第一延遲傳送部,所述第一延遲傳送部被配置成當(dāng)經(jīng)由信號(hào)輸入端子施加的信號(hào)具有第一邏輯電平時(shí)將所述信號(hào)延遲所述設(shè)定的延遲量并將延遲的信號(hào)傳送到信號(hào)輸出端子;以及 第一直接傳送部,所述第一直接傳送部被配置成當(dāng)所述信號(hào)具有第二邏輯電平時(shí)無延遲地將所述信號(hào)傳送到所述 信號(hào)輸出端子。
      5.如權(quán)利要求4所述的半導(dǎo)體器件,其中所述第二延遲單元每個(gè)都包括: 第二延遲傳送部,所述第二延遲傳送部被配置成當(dāng)經(jīng)由信號(hào)輸入端子施加的信號(hào)具有所述第二邏輯電平時(shí)將所述信號(hào)延遲所述設(shè)定的延遲量并將延遲的信號(hào)傳送到信號(hào)輸出端子;以及 第二直接傳送部,所述第二直接傳送部被配置成當(dāng)所述信號(hào)具有所述第一邏輯電平時(shí)無延遲地將所述信號(hào)傳送到所述信號(hào)輸出端子。
      6.如權(quán)利要求1所述的半導(dǎo)體器件, 其中,所述第一信號(hào)延遲模塊包括被配置成接收所述輸入信號(hào)并輸出所述第一驅(qū)動(dòng)信號(hào)的至少一個(gè)第一延遲單元,以及 其中,所述第一延遲單元被配置成在不延遲所述輸入信號(hào)的第二邊沿的情況下用不同的延遲量將所述輸入信號(hào)的第一邊沿延遲。
      7.如權(quán)利要求6所述的半導(dǎo)體器件, 其中,所述第二信號(hào)延遲模塊包括被配置成接收所述輸入信號(hào)并輸出所述第二驅(qū)動(dòng)信號(hào)的至少一個(gè)第二延遲單元,以及 其中,所述第二延遲單元被配置成在不延遲所述輸入信號(hào)的第一邊沿的情況下用不同的延遲量將所述輸入信號(hào)的第二邊沿延遲。
      8.如權(quán)利要求1所述的半導(dǎo)體器件,其中,所述輸入信號(hào)的第一邊沿包括所述輸入信號(hào)的從邏輯低電平到邏輯高電平的上升沿, 其中,所述輸入信號(hào)的第二邊沿包括所述輸入信號(hào)的從邏輯高電平到邏輯低電平的下降沿, 其中,所述第一電壓包括電源電壓,以及 其中,所述第二電壓包括接地電壓。
      9.如權(quán)利要求8所述的半導(dǎo)體器件,其中,所述輸出焊盤驅(qū)動(dòng)模塊包含: 至少一個(gè)第一預(yù)驅(qū)動(dòng)單元,所述至少一個(gè)第一預(yù)驅(qū)動(dòng)單元被配置成接收所述第一驅(qū)動(dòng)信號(hào)并將所述第一驅(qū)動(dòng)信號(hào)反相; 至少一個(gè)第一主驅(qū)動(dòng)單元,所述至少一個(gè)第一主驅(qū)動(dòng)單元被配置成響應(yīng)于所述第一預(yù)驅(qū)動(dòng)單元的輸出信號(hào)而將所述電源電壓供應(yīng)給所述數(shù)據(jù)輸出焊盤; 至少一個(gè)第二預(yù)驅(qū)動(dòng)單元,所述至少一個(gè)第二預(yù)驅(qū)動(dòng)單元被配置成接收所述第二驅(qū)動(dòng)信號(hào)并將所述第二驅(qū)動(dòng)信號(hào)反相;以及 至少一個(gè)第二主驅(qū)動(dòng)單元,所述至少一個(gè)第二主驅(qū)動(dòng)單元被配置成響應(yīng)于所述第二預(yù)驅(qū)動(dòng)單元的輸出信號(hào)而將所述接地電壓供應(yīng)給所述數(shù)據(jù)輸出焊盤。
      10.一種半導(dǎo)體器件,包括: 第一延遲操作單元,所述第一延遲操作單元被配置成將輸入信號(hào)的第一邊沿延遲第一延遲量,維持所述輸入信號(hào)的第二邊沿,以及輸出第一驅(qū)動(dòng)操作信號(hào); 第二延遲操作單元,所述第二延遲操作單元被配置成將所述第一驅(qū)動(dòng)操作信號(hào)的第一邊沿延遲第二延遲量,維持所述第一驅(qū)動(dòng)操作信號(hào)的第二邊沿,以及輸出第二驅(qū)動(dòng)操作信號(hào); 第三延遲操作單元,所述第三延遲操作單元被配置成將所述輸入信號(hào)的第二邊沿延遲所述第一延遲量,維持所述輸入信號(hào)的所述第一邊沿,以及輸出第三驅(qū)動(dòng)操作信號(hào); 第四延遲操作單元,所述第四延遲操作單元被配置成將所述第三驅(qū)動(dòng)操作信號(hào)的第二邊沿延遲所述第二延遲量,維持所述第三驅(qū)動(dòng)操作信號(hào)的第一邊沿,以及輸出第四驅(qū)動(dòng)操作信號(hào); 第一輸出焊盤驅(qū)動(dòng)模塊,所述第一輸出焊盤驅(qū)動(dòng)模塊被配置成響應(yīng)于所述第一驅(qū)動(dòng)操作信號(hào)和所述第二驅(qū) 動(dòng)操作信號(hào)而用第一電壓來驅(qū)動(dòng)數(shù)據(jù)輸出焊盤;以及 第二輸出焊盤驅(qū)動(dòng)模塊,所述第二輸出焊盤驅(qū)動(dòng)模塊被配置成響應(yīng)于所述第三驅(qū)動(dòng)操作信號(hào)和所述第四驅(qū)動(dòng)操作信號(hào)而用第二電壓來驅(qū)動(dòng)所述數(shù)據(jù)輸出焊盤。
      11.如權(quán)利要求10的半導(dǎo)體器件,其中,所述第一延遲操作單元包括: 第一延遲傳送部,所述第一延遲傳送部被配置成當(dāng)所述輸入信號(hào)具有第一邏輯電平時(shí)將所述輸入信號(hào)延遲所述第一延遲量以輸出所述第一驅(qū)動(dòng)操作信號(hào);以及 第一直接傳送部,所述第一直接傳送部被配置成當(dāng)所述輸入信號(hào)具有第二邏輯電平時(shí)無延遲地傳送所述輸入信號(hào)以輸出所述第一驅(qū)動(dòng)操作信號(hào)。
      12.如權(quán)利要求11所述的半導(dǎo)體器件,其中,所述第二延遲操作單元包括: 第二延遲傳送部,所述第二延遲傳送部被配置成當(dāng)所述第一驅(qū)動(dòng)操作信號(hào)具有所述第一邏輯電平時(shí)將所述第一驅(qū)動(dòng)操作信號(hào)延遲所述第二延遲量以輸出所述第二驅(qū)動(dòng)操作信號(hào);以及第二直接傳送部,所述第二直接傳送部被配置成當(dāng)所述第一驅(qū)動(dòng)操作信號(hào)具有所述第二邏輯電平時(shí)無延遲地傳送所述第一驅(qū)動(dòng)操作信號(hào)以輸出所述第二驅(qū)動(dòng)操作信號(hào)。
      13.如權(quán)利要求12所述的半導(dǎo)體器件,其中,所述第三延遲操作單元包括: 第三延遲傳送部,所述第三延遲傳送部被配置成當(dāng)所述輸入信號(hào)具有所述第二邏輯電平時(shí)將所述輸入信號(hào)延遲所述第一延遲量以輸出所述第三驅(qū)動(dòng)操作信號(hào);以及 第三直接傳送部,所述第三直接傳送部被配置成當(dāng)所述輸入信號(hào)具有所述第一邏輯電平時(shí)無延遲地傳送所述輸入信號(hào)以輸出所述第三驅(qū)動(dòng)操作信號(hào)。
      14.如權(quán)利要求13的半導(dǎo)體器件,其中,所述第四延遲操作單元包括: 第四延遲傳送部,所述第四延遲傳送部被配置成當(dāng)所述第三驅(qū)動(dòng)操作信號(hào)具有所述第二邏輯電平時(shí)將所述第三驅(qū)動(dòng)操作信號(hào)延遲所述第二延遲量以輸出所述第四驅(qū)動(dòng)操作信號(hào);以及 第四直接傳送部,所述第四直接傳送部被配置成當(dāng)所述第三驅(qū)動(dòng)操作信號(hào)具有所述第一邏輯電平時(shí)無延遲地傳送所述第三驅(qū)動(dòng)操作信號(hào)以輸出所述第四驅(qū)動(dòng)操作信號(hào)。
      15.如權(quán)利要求10的半導(dǎo)體器件, 其中,所述第一邊沿包括相應(yīng)信號(hào)的從邏輯低電平到邏輯高電平的上升沿, 其中,所述第二邊沿包括相應(yīng)信號(hào)的從邏輯高電平到邏輯低電平的下降沿, 其中,所述第一電壓包括電源電壓,以及 其中,所述第二電壓包括接地電壓。
      16.如權(quán)利要求1 5的半導(dǎo)體器件,其中,所述第一輸出焊盤驅(qū)動(dòng)模塊包括: 第一預(yù)驅(qū)動(dòng)器,所述第一預(yù)驅(qū)動(dòng)器被配置成將所述第一驅(qū)動(dòng)操作信號(hào)的相位反相;第一主驅(qū)動(dòng)器,所述第一主驅(qū)動(dòng)器被配置成響應(yīng)于所述第一預(yù)驅(qū)動(dòng)器的輸出信號(hào)而將所述電源電壓供應(yīng)給所述數(shù)據(jù)輸出焊盤; 第二預(yù)驅(qū)動(dòng)器,所述第二預(yù)驅(qū)動(dòng)器被配置成將所述第二驅(qū)動(dòng)操作信號(hào)的相位反相;以及 第二主驅(qū)動(dòng)器,所述第二主驅(qū)動(dòng)器被配置成響應(yīng)于所述第二預(yù)驅(qū)動(dòng)器的輸出信號(hào)而將所述電源電壓供應(yīng)給所述數(shù)據(jù)輸出焊盤。
      17.如權(quán)利要求16所述的半導(dǎo)體器件,其中,所述第二輸出焊盤驅(qū)動(dòng)模塊包括: 第三預(yù)驅(qū)動(dòng)器,所述第三預(yù)驅(qū)動(dòng)器被配置成將所述第三驅(qū)動(dòng)操作信號(hào)的相位反相; 第三主驅(qū)動(dòng)器,所述第三主驅(qū)動(dòng)器被配置成響應(yīng)于所述第三預(yù)驅(qū)動(dòng)器的輸出信號(hào)而將所述接地電壓供應(yīng)給所述數(shù)據(jù)輸出焊盤; 第四預(yù)驅(qū)動(dòng)器,所述第四預(yù)驅(qū)動(dòng)器被配置成將所述第四驅(qū)動(dòng)操作信號(hào)的相位反相;以及 第四主驅(qū)動(dòng)器,所述第四主驅(qū)動(dòng)器被配置成響應(yīng)于所述第四預(yù)驅(qū)動(dòng)器的輸出信號(hào)而將所述接地電壓供應(yīng)給所述數(shù)據(jù)輸出焊盤。
      18.如權(quán)利要求10所述的半導(dǎo)體器件,其中,所述第一延遲量與所述第二延遲量具有相同的值。
      19.如權(quán)利要求10所述的半導(dǎo)體器件,其中,所述第一延遲量與所述第二延遲量具有不同的值。
      20.如權(quán)利要求10所述的半導(dǎo)體器件,其中,所述第二延遲操作單元被配置成輸出具有以所述第二延遲量為間隔的第一邊沿的多個(gè)驅(qū)動(dòng)操作信號(hào)作為所述第二驅(qū)動(dòng)操作信號(hào),以及 其中,所述第四延遲操作單元被配置成輸出具有以所述第二延遲量為間隔的第二邊沿的多個(gè)驅(qū)動(dòng)操作信號(hào)作為 所述第四驅(qū)動(dòng)操作信號(hào)。
      全文摘要
      本發(fā)明公開了一種半導(dǎo)體器件,所述半導(dǎo)體器件包括第一信號(hào)延遲模塊,所述第一信號(hào)延遲模塊被配置成用變化的延遲量將輸入信號(hào)的第一邊沿延遲,維持所述輸入信號(hào)的第二邊沿,以及輸出至少一個(gè)第一驅(qū)動(dòng)信號(hào);第二信號(hào)延遲模塊,所述第二信號(hào)延遲模塊被配置成用變化的延遲量將所述輸入信號(hào)的第二邊沿延遲,維持所述輸入信號(hào)的所述第一邊沿,以及輸出至少一個(gè)第二驅(qū)動(dòng)信號(hào);以及輸出焊盤驅(qū)動(dòng)模塊,所述輸出焊盤驅(qū)動(dòng)模塊被配置成響應(yīng)于所述第一驅(qū)動(dòng)信號(hào)而用第一電壓驅(qū)動(dòng)數(shù)據(jù)輸出焊盤并響應(yīng)于所述第二驅(qū)動(dòng)信號(hào)而用第二電壓來驅(qū)動(dòng)所述數(shù)據(jù)輸出焊盤。
      文檔編號(hào)H03K19/20GK103166629SQ20121021035
      公開日2013年6月19日 申請(qǐng)日期2012年6月21日 優(yōu)先權(quán)日2011年12月8日
      發(fā)明者金宰興 申請(qǐng)人:海力士半導(dǎo)體有限公司
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