專(zhuān)利名稱(chēng)：阻抗控制電路和包括阻抗控制電路的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及ー種產(chǎn)生用于控制阻抗值的阻抗控制碼的阻抗控制電路，以及ー種使用產(chǎn)生的阻抗控制碼來(lái)確定接ロ焊盤(pán)的終結(jié)阻抗值的半導(dǎo)體器件。
背景技術(shù)：
由于半導(dǎo)體器件可以高速操作，所以減小在半導(dǎo)體器件之間交換的信號(hào)的邏輯電壓電平之間的擺動(dòng)，以最小化在信號(hào)傳輸過(guò)程中引起的延遲時(shí)間。然而，隨著信號(hào)的邏輯電壓電平之間的擺動(dòng)減小，噪聲的影響增加，并且因半導(dǎo)體器件之間的接口上的阻抗失配而引起的信號(hào)反射可能會(huì)影響半導(dǎo)體操作。阻抗失配是由于外部噪聲、電源電壓的變化、操作溫度、制造エ藝的改變等引起的。由于阻抗失配，數(shù)據(jù)的高速傳輸變得困難并且輸出數(shù)據(jù)可能會(huì)失真。因此，在高速操作的半導(dǎo)體器件中，相鄰于芯片的輸入焊盤(pán)地采用終結(jié)電路。終結(jié)電路被稱(chēng)為片上終結(jié)電路(on-die termination circuit)。一般而言,在片上終結(jié)方案中，傳輸單元通過(guò)輸出電路執(zhí)行源終結(jié)，并且接收單元經(jīng)由與連接到輸入焊盤(pán)的接收電路并聯(lián)連接的終結(jié)電路來(lái)執(zhí)行并聯(lián)終結(jié)。ZQ校準(zhǔn)是在作為用于校準(zhǔn)的節(jié)點(diǎn)的ZQ節(jié)點(diǎn)中執(zhí)行的過(guò)程，并且ZQ校準(zhǔn)是用于產(chǎn)生根據(jù)PVT (エ藝、電壓和溫度)條件而改變的校準(zhǔn)碼的過(guò)程。使用由ZQ校準(zhǔn)產(chǎn)生的碼，控制終結(jié)電路的阻抗值，更具體而言，控制半導(dǎo)體存儲(chǔ)器件中的接ロ焊盤(pán)(例如，輸入/輸出焊盤(pán))的阻抗值。圖1說(shuō)明現(xiàn)有的ZQ校準(zhǔn)電路。參見(jiàn)圖1，現(xiàn)有的ZQ校準(zhǔn)電路包括參考電壓發(fā)生器10、比較單元20、計(jì)數(shù)器単元30和阻抗單元40。參考電壓發(fā)生器10輸出參考電壓V_REF。比較單元20比較參考電壓V_REF的電平與阻抗節(jié)點(diǎn)的電壓Vl的電平，產(chǎn)生指示是參考電壓V_REF還是電壓Vl較大的遞增/遞減信號(hào)UP/DN，以及將遞增/遞減信號(hào)UP/DN輸出到計(jì)數(shù)器単元30。計(jì)數(shù)器単元30響應(yīng)于遞增/遞減信號(hào)UP/DN而執(zhí)行增加或減小阻抗控制碼DGT_C0DE〈0:N〉的值的計(jì)數(shù)操作。將受控的阻抗控制碼DGT_C0DE〈0:N>輸出到阻抗單元40。阻抗單元40使用由阻抗控制碼DGT_C0DE<0:N>確定的阻抗值來(lái)對(duì)阻抗節(jié)點(diǎn)執(zhí)行終結(jié)。重復(fù)這個(gè)過(guò)程過(guò)程直到阻抗節(jié)點(diǎn)處的電壓Vl的電平變得與參考電壓V_REF的電平相同為止。圖2說(shuō)明阻抗節(jié)點(diǎn)處的電壓Vl通過(guò)圖1所示的校準(zhǔn)操作而接近參考電壓V_REF的過(guò)程。參見(jiàn)圖2，由于通過(guò)作為數(shù)字信號(hào)的阻抗控制碼DGT_C0DE〈0:N>來(lái)控制構(gòu)成阻抗単元40的多個(gè)阻抗，發(fā)生開(kāi)關(guān)誤差(bang-bang eiror)。開(kāi)關(guān)誤差指示如下現(xiàn)象:在校準(zhǔn)操作期間，阻抗節(jié)點(diǎn)處的電壓與參考電壓V_REF的電平?jīng)]有精確地相對(duì)應(yīng)，并且當(dāng)參照參考電壓V_REF觀察時(shí)，阻抗節(jié)點(diǎn)處的電壓以臺(tái)階方式上升和下降。因此，當(dāng)使用阻抗控制碼DGT_C0DE〈0:N>作為數(shù)字信號(hào)來(lái)執(zhí)行校準(zhǔn)操作時(shí)，難以將阻抗節(jié)點(diǎn)處的電壓Vl的電平控制為與參考電壓V_REF的電平精確地對(duì)應(yīng)，如在發(fā)生開(kāi)關(guān)誤差的情況下。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及可以防止當(dāng)使用減小的區(qū)域時(shí)發(fā)生開(kāi)關(guān)誤差、并可以精確地校準(zhǔn)阻抗的阻抗控制電路，以及包括阻抗控制電路的半導(dǎo)體器件。根據(jù)本發(fā)明的一個(gè)實(shí)施例，ー種阻抗控制電路包括:第一阻抗單元，所述第一阻抗単元被配置成使用由阻抗控制碼確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)；第二阻抗單元，所述第二阻抗單元被配置成使用由阻抗控制電壓確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)；比較電路，所述比較電路被配置成比較阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示阻抗節(jié)點(diǎn)的電壓是否大于參考電壓的遞增/遞減信號(hào)，以及產(chǎn)生阻抗控制電壓，所述阻抗控制電壓具有與阻抗節(jié)點(diǎn)的電壓和參考電壓之間的差相對(duì)應(yīng)的電壓電平；以及計(jì)數(shù)器単元，所述計(jì)數(shù)器単元被配置成響應(yīng)于遞增/遞減信號(hào)而增加或減小阻抗控制碼的值。根據(jù)本發(fā)明的另ー個(gè)實(shí)施例，ー種阻抗控制電路包括:第一阻抗單元，所述第一阻抗單元被配置成使用由阻抗控制碼的第一比特組確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)；第二阻杭単元，所述第二阻抗單元被配置成使用響應(yīng)于不包括在第一比特組中的阻抗控制碼的其余比特與阻抗控制電壓中的ー個(gè)而確定的阻抗值，來(lái)終結(jié)阻抗節(jié)點(diǎn)；比較電路，所述比較電路被配置成比較阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示阻抗節(jié)點(diǎn)的電壓是否大于參考電壓的遞增/遞減信號(hào)，以及產(chǎn)生阻抗控制電壓，所述阻抗控制電壓具有與阻抗節(jié)點(diǎn)和參考電壓之間電壓電平差相對(duì)應(yīng)的電壓電平；以及計(jì)數(shù)器単元，所述計(jì)數(shù)器単元被配置成響應(yīng)于遞增/遞減信號(hào)而增加或減小阻抗控制碼的值。根據(jù)本發(fā)明的另ー個(gè)實(shí)施例，ー種阻抗控制電路包括:第一上拉阻抗単元，所述第一上拉阻抗単元被配置成使用由上拉阻抗控制碼確定的阻抗值來(lái)上拉驅(qū)動(dòng)阻抗節(jié)點(diǎn)；第二上拉阻抗単元，所述第二上拉阻抗単元被配置成使用由上拉阻抗控制電壓確定的阻抗值來(lái)上拉驅(qū)動(dòng)阻抗節(jié)點(diǎn)；第一虛設(shè)上拉阻抗單元，所述第一虛設(shè)上拉阻抗采用與第一上拉阻抗単元相同的方式來(lái)被配置成上拉驅(qū)動(dòng)第一節(jié)點(diǎn)；第二虛設(shè)上拉阻抗単元，所述第二虛設(shè)上拉阻抗單元采用與第二上拉阻抗単元相同的方式來(lái)被配置成上拉驅(qū)動(dòng)第一節(jié)點(diǎn)；第ー下拉阻抗單元，所述第一下拉阻抗単元被配置成使用由下拉阻抗控制碼確定的阻抗值來(lái)下拉驅(qū)動(dòng)第一節(jié)點(diǎn)；第二下拉阻抗単元，所述第二下拉阻抗単元被配置成使用由下拉阻抗控制電壓確定的阻抗值來(lái)下拉驅(qū)動(dòng)第一節(jié)點(diǎn)；上拉比較電路，所述上拉比較電路被配置成比較阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示阻抗節(jié)點(diǎn)的電壓是否大于參考電壓的第一遞增/遞減信號(hào)，以及產(chǎn)生上拉阻抗控制電壓，所述上拉阻抗控制電壓具有與阻抗節(jié)點(diǎn)的電壓和參考電壓之間的差相對(duì)應(yīng)的電壓電平；下拉比較電路，所述下拉比較電路被配置成比較第一節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示第一節(jié)點(diǎn)的電壓是否大于參考電壓的第二遞增/遞減信號(hào)，以及產(chǎn)生下拉阻抗控制電壓，所述下拉阻抗控制電壓具有與第一節(jié)點(diǎn)的電壓和參考電壓之間的差相對(duì)應(yīng)的電壓電平；上拉計(jì)數(shù)器単元，所述上拉計(jì)數(shù)器単元被配置成響應(yīng)于第一遞增/遞減信號(hào)而增加或減小上拉阻抗控制碼的值；以及下拉計(jì)數(shù)器単元，所述下拉計(jì)數(shù)器単元被配置成響應(yīng)于第二遞增/遞減信號(hào)而增加或減小下拉阻抗控制碼的值。根據(jù)本發(fā)明的另ー個(gè)實(shí)施例，ー種阻抗控制電路包括:第一上拉阻抗単元，所述第一上拉阻抗単元被配置成使用由上拉阻抗控制碼的第一比特組確定的阻抗值來(lái)上拉驅(qū)動(dòng)阻抗節(jié)點(diǎn)；第二上拉阻抗単元，所述第二上拉阻抗単元被配置成使用響應(yīng)于不包括在上拉阻抗控制碼的第一比特組中的上拉阻抗控制碼的其余比特與上拉阻抗控制電壓中的ー個(gè)而確定的阻抗值，來(lái)上拉驅(qū)動(dòng)阻抗節(jié)點(diǎn)；第一虛設(shè)上拉阻抗單元，所述第一虛設(shè)上拉阻抗單元采用與第一上拉阻抗単元相同的方式來(lái)被配置成上拉驅(qū)動(dòng)第一節(jié)點(diǎn)；第二虛設(shè)上拉阻抗單元，所述第二虛設(shè)上拉阻抗單元采用與第二上拉阻抗単元相同的方式來(lái)被配置成上拉驅(qū)動(dòng)第一節(jié)點(diǎn)；第一下拉阻抗単元，所述第一下拉阻抗単元被配置成使用由下拉阻抗控制碼的第一比特組確定的阻抗值來(lái)下拉驅(qū)動(dòng)第一節(jié)點(diǎn)；第二下拉阻抗単元，所述第二下拉阻抗單元被配置成使用響應(yīng)于不包括在下拉阻抗控制碼的第一比特組中的下拉阻抗控制碼的其余比特與下拉阻抗控制電壓中的ー個(gè)而確定的阻抗值，來(lái)下拉驅(qū)動(dòng)第一節(jié)點(diǎn)；上拉比較電路，所述上拉比較電路被配置成比較阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示阻抗節(jié)點(diǎn)的電壓是否大于參考電壓的第一遞增/遞減信號(hào)，以及產(chǎn)生上拉阻抗控制電壓，所述上拉阻抗控制電壓具有與阻抗節(jié)點(diǎn)的電壓和參考電壓之間的差相對(duì)應(yīng)的電壓電平；下拉比較電路，所述下拉比較電路被配置成比較第一節(jié)點(diǎn)的電壓電平與參考電壓的電平，產(chǎn)生指示第一節(jié)點(diǎn)的電壓是否大于參考電壓的第二遞增/遞減信號(hào)，以及產(chǎn)生下拉阻抗控制電壓，所述下拉阻抗控制電壓具有與第一節(jié)點(diǎn)的電壓和參考電壓之間的差相對(duì)應(yīng)的電壓電平；上拉計(jì)數(shù)器単元，所述上拉計(jì)數(shù)器単元被配置成響應(yīng)于第一遞增/遞減信號(hào)而増加或減小上拉阻抗控制碼的值；以及下拉計(jì)數(shù)器単元，所述下拉計(jì)數(shù)器単元被配置成響應(yīng)于第二遞增/遞減信號(hào)而增加或減小下拉阻抗控制碼的值。根據(jù)本發(fā)明的另ー個(gè)實(shí)施例，一種半導(dǎo)體器件包括:阻抗控制電路，所述阻抗控制電路被配置成產(chǎn)生用于確定終結(jié)阻抗值的阻抗控制碼和阻抗控制電壓；以及終結(jié)電路，所述終結(jié)電路被配置成使用響應(yīng)于阻抗控制碼和阻抗控制電壓的阻抗值來(lái)終結(jié)接ロ焊盤(pán)，其中，阻抗控制電路包括:第一阻抗單元，所述第一阻抗單元被配置成使用由阻抗控制碼的第一比特組確定的阻抗值來(lái)終結(jié)阻抗節(jié)與點(diǎn)；第二阻抗單元，所述第二阻抗單元被配置成使用響應(yīng)于不包括在第一比特組中的阻抗控制碼的其余比特與阻抗控制電壓中的一個(gè)而確定的阻抗值，來(lái)終結(jié)阻抗節(jié)點(diǎn)；比較電路，所述比較電路被配置成比較阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示阻抗節(jié)點(diǎn)的電壓是否大于參考電壓的遞增/遞減信號(hào)，以及產(chǎn)生阻抗控制電壓，所述阻抗控制電壓具有與阻抗節(jié)點(diǎn)的電壓和參考電壓之間的差相對(duì)應(yīng)的電壓電平；以及計(jì)數(shù)器単元，所述計(jì)數(shù)器単元被配置成響應(yīng)于遞增/遞減信號(hào)而增加或減小阻抗控制碼的值。


圖1說(shuō)明現(xiàn)有的阻抗控制電路。圖2說(shuō)明通過(guò)圖1所示的阻抗控制電路的阻抗控制操作而發(fā)生的繼電式誤差。
圖3說(shuō)明根據(jù)本發(fā)明的第一實(shí)施例的阻抗控制電路。圖4說(shuō)明阻抗節(jié)點(diǎn)的電壓通過(guò)圖3所示的阻抗控制電路的操作而接近參考電壓的過(guò)程。圖5說(shuō)明圖3所示的控制單元的第一示例性實(shí)施例。圖6說(shuō)明圖3所示的控制單元的第二示例性實(shí)施例。圖7說(shuō)明根據(jù)本發(fā)明的第二實(shí)施例的阻抗控制電路。圖8說(shuō)明作為根據(jù)本發(fā)明的第三實(shí)施例的阻抗控制電路的執(zhí)行上拉終結(jié)操作和下拉終結(jié)操作的阻抗控制電路，圖9說(shuō)明根據(jù)本發(fā)明的半導(dǎo)體器件的一個(gè)示例性實(shí)施例。
具體實(shí)施例方式下面將參照附圖更詳細(xì)地描述本發(fā)明的示例性實(shí)施例。但是，本發(fā)明可以用不同的方式實(shí)施，而不應(yīng)解釋為限于本發(fā)明所提供的實(shí)施例。確切地說(shuō)，提供這些實(shí)施例是為了使本說(shuō)明書(shū)清楚且完整，并向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在本說(shuō)明書(shū)中，相同的附圖標(biāo)記在本發(fā)明的不同附圖與實(shí)施例中表示相同的部分。圖3說(shuō)明根據(jù)本發(fā)明的第一實(shí)施例的阻抗控制電路。參見(jiàn)圖3，阻抗控制電路包括參考電壓發(fā)生器10A、比較電路100、計(jì)數(shù)器単元200、控制單元300、第一阻抗單元410和第二阻抗單元420。 參考電壓發(fā)生器IOA被配置成產(chǎn)生參考電壓V_REF，并將參考電壓V_REF輸出到比較電路100。比較電路100被配置成比較阻抗節(jié)點(diǎn)處的電壓Vl與參考電壓V_REF，并且比較電路100被配置成產(chǎn)生遞增/遞減信號(hào)UP/DN和阻抗控制電壓ANL_V0L，所述遞增/遞減信號(hào)UP/DN指示是阻抗節(jié)點(diǎn)處的電壓Vl還是參考電壓V_REF較大，所述阻抗控制電壓ANL_V0L具有與阻抗節(jié)點(diǎn)處的電壓Vl和參考電壓V_REF之間的差相對(duì)應(yīng)的值。具體地，如果阻抗節(jié)點(diǎn)處的電壓Vl比參考電壓V_REF小，則比較電路100輸出具有邏輯值0的遞增/遞減信號(hào)UP/DN，并且相反地，如果阻抗節(jié)點(diǎn)處的電壓Vl比參考電壓V_REF大，則比較電路100輸出具有邏輯值I的遞增/遞減信號(hào)UP/DN。另外，如果阻抗節(jié)點(diǎn)處的電壓Vl比參考電壓V_REF大，貝U比較電路100輸出阻抗控制電壓ANL_V0L作為模擬信號(hào)，所述模擬信號(hào)與通過(guò)將阻抗節(jié)點(diǎn)處的電壓Vl的電壓電平減去參考電壓V_REF的電壓電平所獲得的值相對(duì)應(yīng)。更具體地，輸出大小為h * (V1-V_REF)的阻抗控制電壓ANL_V0L。在這個(gè)表達(dá)式中，h是比例常數(shù)并且由構(gòu)成比較電路100的電阻器的值來(lái)確定。通過(guò)控制h的值，可以控制阻抗控制電壓ANL_V0L的電平。例如，如果h為1，則將阻抗節(jié)點(diǎn)處的電壓Vl的輸入的電平與參考電壓V_REF的電平之間的差輸出作為阻抗控制電壓ANL_V0L。參見(jiàn)圖3，比較電路100可以包括第一比較單元110、第二比較單元120和電壓傳送単元130。第一比較單元110被配置成產(chǎn)生指示阻抗節(jié)點(diǎn)處的電壓Vl是否大于參考電壓
V.REF的遞增/遞減信號(hào)UP/DN。第二比較單元120被配置成將與兩個(gè)輸入信號(hào)之間的差相對(duì)應(yīng)的阻抗控制電壓ANL_V0L輸出。第一比較單元110包括第一運(yùn)算放大器(operational amplifier) 111。第一比較単元110接收阻抗節(jié)點(diǎn)處的電壓Vl和參考電HV_REF，將這兩個(gè)電壓之間的差放大，以及將遞增/遞減信號(hào)UP/DN輸出為具有高或低邏輯電平的數(shù)字信號(hào)。第二比較單元120可以包括四個(gè)電阻器Rl至R4和第二運(yùn)算放大器121。第二運(yùn)算放大器121接收第一節(jié)點(diǎn)Xl和第二節(jié)點(diǎn)X2的電壓，并輸出阻抗控制電壓ANL_V0L。具體地，將參考電壓V_REF施加到第一電阻器Rl的第一端部，并且第一電阻器Rl的第二端部與第一節(jié)點(diǎn)Xl連接。將阻抗節(jié)點(diǎn)處的電壓Vl施加到第二電阻器R2的第一端部，并且第二電阻器R2的第二端部與第二節(jié)點(diǎn)X2連接。第三電阻器R3的第一端部與第一節(jié)點(diǎn)Xl連接，并且第三電阻器R3的第二端部與第二運(yùn)算放大器121的輸出端子連接。最后，第四電阻器R4的第一端部被施加接地電壓，并且第四電阻器R4的第二端部與第二節(jié)點(diǎn)X2連接。如下計(jì)算從第二運(yùn)算放大器121輸出的阻抗控制電壓ANL_V0L。首先，假設(shè):①?zèng)]有電流輸入到第二運(yùn)算放大器121的(+)端子和(_)端子，②第一節(jié)點(diǎn)Xl和第二節(jié)點(diǎn)X2的電壓電平由于虛短路而變得相同；以及③第一電阻器Rl至第四電阻器R4具有相同的阻抗值。通過(guò)假設(shè)①和③，從第一節(jié)點(diǎn)Xl流到第一電阻器Rl的電流和從第一節(jié)點(diǎn)Xl流到第三電阻器R3的電流具有相反的符號(hào)和相相同的量值。更具體地，建立如下等式:(第一節(jié)點(diǎn)Xl的電壓_V_REF)/R1+(第一節(jié)點(diǎn)Xl的電壓-ANL_V0L)/R3 = O。通過(guò)使用假設(shè)③來(lái)將此等式簡(jiǎn)化，等式變成:第一節(jié)點(diǎn)Xl的電壓=(V_REF+ANL_V0L)/2。相似地，通過(guò)假設(shè)①和③，從第二節(jié)點(diǎn)X2流到第二電阻器R2的電流和從第二節(jié)點(diǎn)X2流到第四電阻器R4的電流具有相反的正負(fù)號(hào)和相同的量值。更具體地，建立如下等式:(第二節(jié)點(diǎn)X2的電壓-Vl)/R2+(第二節(jié)點(diǎn)X2的電壓_0)/R4 = O。通過(guò)使用假設(shè)③來(lái)將此等式簡(jiǎn)化，等式變成:第二節(jié)點(diǎn)X2的電壓=V1/2。由于第一節(jié)點(diǎn)Xl和第二節(jié)點(diǎn)X2的電壓電平通過(guò)假設(shè)②而相同，所以建立如下等式:第一節(jié)點(diǎn)Xl的電壓電平=第二節(jié)點(diǎn)X2的電壓電平，或更具體地，(V_REF+ANL_V0L)/2= Vl/2。通過(guò)將此等式簡(jiǎn)化，等式變成:阻抗控制電壓ANL_V0L = V1-V_REF。如果第一電阻器Rl和第二電阻器R2的阻抗值相同并且第三電阻器R3和第四電阻器R4的阻抗值相同，則比例常數(shù)h可以表示為第一電阻器Rl與第三電阻器R3的比(h = R1/R3)，并且可以通過(guò)控制第一電阻器Rl和第三電阻器R3的阻抗值來(lái)控制比例常數(shù)h的值。例如，第一電阻器Rl和第二電阻器R2的阻抗值可以為50歐姆，并且第三電阻器R3和第四電阻器R4的阻抗值可以為100歐姆，比例常數(shù)h變成0.5，并且阻抗控制電壓ANL_V0L具有值0.5 * (Vl-V_REF)。電壓傳送単元130被配置成將阻抗節(jié)點(diǎn)(ZQ節(jié)點(diǎn))的電壓傳送到第一比較單元110和第二比較單元120。具體地，電壓傳送単元130可以被配置成具有電壓增益為I的單位増益緩沖器，或更具體地被配置成電壓跟隨器。具體地，電壓傳送単元130可以包括運(yùn)算放大器。當(dāng)使用運(yùn)算放大器時(shí)，輸入到運(yùn)算放大器的(+)端子的電壓和運(yùn)算放大器的輸出電壓可以彼此相同。更具體地，電壓傳送単元130將阻抗節(jié)點(diǎn)即ZQ節(jié)點(diǎn)處的電壓傳送到第一比較單元110和第二比較單元120，所述ZQ節(jié)點(diǎn)處的電壓由阻抗單元410和420以及與校準(zhǔn)焊盤(pán)ZQ PAD連接的外部電阻器R_ZQ的電壓分布而產(chǎn)生。另外，可以將比較電路100設(shè)計(jì)成不包括電壓傳送単元130。計(jì)數(shù)器単元200被配置成執(zhí)行如下操作(在下文中被稱(chēng)為“計(jì)數(shù)操作”):響應(yīng)于為數(shù)字信號(hào)的遞增/遞減信號(hào)UP/DN來(lái)増加或減小作為由N+1個(gè)比特構(gòu)成的數(shù)字信號(hào)的阻抗控制碼DGT_C0DE〈0:N>的值。計(jì)數(shù)器單元200可以被設(shè)計(jì)成與時(shí)鐘同步地在每個(gè)時(shí)鐘周期執(zhí)行計(jì)數(shù)操作一次。執(zhí)行計(jì)數(shù)器単元200的計(jì)數(shù)操作如下。例如，當(dāng)阻抗控制碼DGT_C0DE〈0:7>為“10000000”并且阻抗節(jié)點(diǎn)處的電壓Vl大于參考電壓V_REF時(shí)，計(jì)數(shù)器單元200接收具有邏輯值I的遞增/遞減信號(hào)UP/DDN，增加阻抗控制碼DGT_C0DE〈0: 7>的值，以及輸出具有數(shù)字值“ 10000001”的阻抗控制碼DGT_C0DE〈0:7>。相反地，當(dāng)阻抗控制碼DGT_C0DE〈0:7>為“10010001”并且阻抗節(jié)點(diǎn)處的電壓Vl小于參考電壓V_REF時(shí)，計(jì)數(shù)器單元200接收具有邏輯值0的遞增/遞減信號(hào)UP/DN，減小阻抗控制碼DGT_C0DE〈0:7>的值，以及輸出具有數(shù)字值“ 10010000”的阻抗控制碼DGT_C0DE〈0:7>。計(jì)數(shù)器單元200的計(jì)數(shù)操作還響應(yīng)于選擇信號(hào)號(hào)SEL_SIG而受控制，下面將結(jié)合控制單單元300來(lái)描述此信號(hào)和計(jì)數(shù)器單元200對(duì)選擇信號(hào)SEL_SIG的響應(yīng)?？刂茊卧?00被配置成將阻抗控制碼的N個(gè)比特DGT_C0DE〈1:N>輸出到第一阻抗單元410，并將阻抗控制電壓ANL_V01和阻抗控制碼的其余比特DGT_C0DE〈0>中的一個(gè)輸出到第二阻抗單元420。具體地，在阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之外的情況下，響應(yīng)于選擇信號(hào)SEL_SIG，阻抗控制碼的其余比特DGT_C0DE〈0>被輸出到第二阻抗單元420，并且在阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之內(nèi)的情況下，響應(yīng)于選擇信號(hào)SEL_SIG，阻抗控制電壓ANL_V0L被輸出到第二阻抗單元420。臨界范圍可以被設(shè)定成大于參考電壓V_REF的電平并低〒V_REF+a的電平。盡管圖3說(shuō)明將N個(gè)比特輸出到第一阻抗單元410并將ー個(gè)比特輸出到第二阻抗単元420，但可以進(jìn)行設(shè)計(jì)，使得將M(M是滿(mǎn)足2 < M < N的自然數(shù))個(gè)比特輸出到第二阻抗單元420并且將(N+1-M)個(gè)比特輸出到第一阻抗單元410。在下文中，出于說(shuō)明的目的，將第零比特DGT_C0DE〈0>和阻抗控制電壓ANL_V0L中的任一個(gè)輸出到第二阻抗單元420，并將第一至第N比特DGT_C0DE〈1:N>輸出到第一阻抗單元410作為實(shí)例。當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之內(nèi)吋，控制單元300激活選擇信號(hào)SEL_SIG并將選擇信號(hào)SEL_SIG輸出到計(jì)數(shù)器單元200，并且當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之外吋，控制單元300將選擇信號(hào)SEL_SIG去激活并將選擇信號(hào)SEL_SIG輸出到計(jì)數(shù)器單元200。計(jì)數(shù)器單元200在 選擇信號(hào)SEL_SIG被去激活時(shí)對(duì)阻抗控制碼DGT_C0DE〈0:N>執(zhí)行計(jì)數(shù)操作，而計(jì)數(shù)器単元200在選擇信號(hào)SEL_SIG被激活時(shí)中斷計(jì)數(shù)操作。當(dāng)選擇信號(hào)SEL_SIG被激活吋，中斷計(jì)數(shù)操作以防止阻抗控制碼DGT_C0DE〈0:N>改變。即，當(dāng)選擇信號(hào)SEL_SIG被激活時(shí)，計(jì)數(shù)器単元200的計(jì)數(shù)操作可以中斷，以確保第一阻抗單元410的阻抗值被鎖定并且第二阻抗單元420的阻抗值可以由阻抗控制電壓ANL_V0L來(lái)改變。第一阻抗單元410用由阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)。第一阻抗單元410可以包括并聯(lián)連接到阻抗節(jié)點(diǎn)的多個(gè)電阻器。所述多個(gè)電阻器響應(yīng)于阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>而被導(dǎo)通和關(guān)斷。例如，如果將阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>從“1000000”改變成“ 1000001”，則第一電阻器被關(guān)斷，整個(gè)阻抗值增加，并且阻抗節(jié)點(diǎn)處的電壓Vl減小。相反地，如果將阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>從“ 1000001”改變成“ 1000000”，則第一電阻器導(dǎo)通，整個(gè)阻抗值減小，并且阻抗節(jié)點(diǎn)處的電壓Vl増加。第二阻抗單元420使用通過(guò)響應(yīng)于選擇信號(hào)SEL_SIG從阻抗控制碼的第零比特DGT_C0DE<0>與阻抗控制電壓ANL_V0L之中選中的信息而確定的阻抗值，來(lái)終結(jié)阻抗節(jié)點(diǎn)。第二阻抗單元420可以包括一個(gè)電阻器，所述電阻器并聯(lián)連接到阻抗節(jié)點(diǎn)，并且當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之外時(shí)，第二阻抗單元420響應(yīng)于阻抗控制碼的第零比特DGT_C0DE〈0>而被導(dǎo)通和關(guān)斷，而當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之內(nèi)時(shí)，第二阻抗單元420的阻抗值響應(yīng)于阻抗控制電壓ANL_VOL而被改變。具體地，如果將具有邏輯值I的阻抗控制碼DGT_C0DE〈0>輸入到第二阻抗單元420，則第二阻抗單元420關(guān)斷，整個(gè)阻抗值增加，并且阻抗節(jié)點(diǎn)處的電壓Vl減小。相反地，如果將具有邏輯值0的阻抗控制碼DGT_C0DE〈0>輸入到第二阻抗單元420，則第二阻抗單元420被導(dǎo)通，整個(gè)阻抗值減小，并且阻抗節(jié)點(diǎn)處的電壓Vl増加。另外，如果將具有在接地電壓VSS與電源電壓VDD之間的值的阻抗控制電壓ANL_VOL輸入到第二阻抗單元420，則開(kāi)關(guān)(晶體管)不被完全導(dǎo)通，并且因此，與開(kāi)關(guān)被完全導(dǎo)通(即，輸入邏輯信號(hào)0)時(shí)的情況相比，流動(dòng)的電流較少。更具體地，第二阻抗單元420的阻抗值具有處于開(kāi)關(guān)被完全導(dǎo)通時(shí)的阻抗值(在下文中被稱(chēng)為“RON”)與開(kāi)關(guān)被完全關(guān)斷時(shí)的阻抗值(在下文中被稱(chēng)為“R0FF”)之間的值。根據(jù)輸入的阻抗控制電壓ANL_V0L的電平，可以在RON與ROFF之間的范圍內(nèi)改變第ニ阻抗單元420的阻抗值。如果阻抗節(jié)點(diǎn)處的電壓Vl比參考電壓V+REF大0.1V并且將量值為I * 0.1V (當(dāng)比例常數(shù)h為I時(shí))的阻抗控制電壓ANL_V0L施加到第二阻抗單元420，則將第二阻抗單元420的阻抗值確定為小于ROFF并大于RON的值，以及與第二阻抗單元420完全關(guān)斷時(shí)的情況相比，阻抗節(jié)點(diǎn)的整個(gè)阻抗值較小程度地増加。結(jié)果，與第二阻抗單元420完全關(guān)斷時(shí)的情況相比，阻抗節(jié)點(diǎn)處的電壓Vl較小程度地減小。因此，與使用為數(shù)字信號(hào)的阻抗控制碼DGT_C0DE<0>時(shí)的情況相比，當(dāng)使用為模擬信號(hào)的阻抗控制電壓ANL_V0L時(shí)，可以更精確地控制阻抗節(jié)點(diǎn)處的電壓VI。另外，不同于圖3，當(dāng)?shù)诙杩箚卧?20接收阻抗控制碼之中的M個(gè)比特DGT_C0DE<M-1:0>或阻抗控制電壓ANL_V0L時(shí)，可以將第二阻抗單元420設(shè)計(jì)成包括M個(gè)電阻器，并且M個(gè)電阻器各自可以分別響應(yīng)于M個(gè)比特DGT_C0DE〈M-1:0>而被導(dǎo)通和關(guān)斷，或者M(jìn)個(gè)電阻器各自可以響應(yīng)于阻抗控制電壓ANL_V0L而被改變。圖4說(shuō)明阻抗節(jié)點(diǎn)處的電壓Vl通過(guò)圖3所示的阻抗控制電路的操作而接近參考電壓V_REF的過(guò)程。在下文中，將參照?qǐng)D4來(lái)描述根據(jù)本發(fā)明的第一實(shí)施例的阻抗控制電路的操作。假設(shè)當(dāng)前阻抗控制碼DGT_C0DE〈0: 7>為“ 10000000”，并且阻抗節(jié)點(diǎn)處的電壓Vl大于參考電壓 V_REF。當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl和參考電HV_REF輸入時(shí)，比較電路100輸出為I的遞增/遞減信號(hào)UP/DN并輸出量值為(V1-V_REF)的阻抗控制電壓ANL_V0L。計(jì)數(shù)器單元200接收具有邏輯值I的遞增/遞減信號(hào)UP/DN，將阻抗控制碼DGT_C0DE〈0:N>增加1，并產(chǎn)生“10000001”的阻抗控制碼DGT_C0DE〈0:N>。控制單元300接收為“ 10000001”的阻抗控制碼DGT_C0DE〈0:N〉、以及量值為(V1_V_REF)的阻抗控制電壓ANL_V0L?？刂茊卧?00檢測(cè)阻抗節(jié)點(diǎn)處的電壓Vl是否處在參考電壓V-REF的電壓電平與V_REF+ a的電壓電平之間的臨界范圍內(nèi)。如果阻抗節(jié)點(diǎn)處的電壓VI處在臨界范圍之外，例如，如果阻抗節(jié)點(diǎn)處的電壓Vl大于V_REF+ a的電壓，則控制單元300將選擇信號(hào)SEL_SIG去激活，將輸入的阻抗控制碼DGT_C0DE〈0:7>之中的第一至第七比特DGT_C0DE〈7: 1>輸出到第一阻抗單元410，并且將第零比特DGT_C0DE〈0>輸出到第二阻抗單元420。第一阻抗單元410響應(yīng)于輸入的阻抗控制碼DGT_CODE〈7:1>而關(guān)斷第七電阻器并維持其余的電阻器的導(dǎo)通狀態(tài)，以及第二阻抗單元420響應(yīng)于具有邏輯值I的阻抗控制碼DGT_C0DE〈0>而關(guān)斷第零電阻器，由此增加阻抗節(jié)點(diǎn)的整個(gè)阻抗值并減小阻抗節(jié)點(diǎn)處的電壓VI。當(dāng)重復(fù)這個(gè)過(guò)程時(shí)，如果阻抗節(jié)點(diǎn)處的電壓Vl減小到臨界范圍之內(nèi)，例如，如果阻抗節(jié)點(diǎn)處的電壓Vl具有V_REF與VREF+ a之間的值，則控制單元300將選擇信號(hào)SEL_SIG激活并將量值為(V1-V_REF)的阻抗控制電壓ANL_V0L而不是阻抗控制碼DGT_C0DE〈0>輸出到第二阻抗單元420。響應(yīng)于被激活的選擇信號(hào)SEL_SIG，計(jì)數(shù)器単元200中斷計(jì)數(shù)操作，并且阻抗控制碼DGT_C0DE〈0:N>的值被鎖定。由輸入的阻抗控制電壓ANL_V0L而在RON與ROFF之間確定第二阻抗單元420的阻抗值。與第二阻抗單元420完全關(guān)斷時(shí)的情況相比，阻抗節(jié)點(diǎn)的整個(gè)阻抗值較小程度地増加，并且結(jié)果，與第二阻抗單元420完全關(guān)斷時(shí)的情況相比，阻抗節(jié)點(diǎn)處的電壓Vl較小程度地減小。因此，如圖4所示，與使用為數(shù)字信號(hào)的阻抗控制碼DGT_C0DE〈0>來(lái)控制阻抗節(jié)點(diǎn)處的電壓Vl時(shí)的情況相比，當(dāng)使用為模擬信號(hào)的阻抗控制電壓ANL_V0L來(lái)控制阻抗節(jié)點(diǎn)處的電壓Vl吋，阻抗節(jié)點(diǎn)處的電壓Vl可以更緊密地接近參考電壓V_REF。圖5說(shuō)明圖3所示的控制單元300的第一示例性實(shí)施例。參見(jiàn)圖5，控制單元300可以包括第一子比較部310、第二子比較部311、第三子比較部320、第一子輸出部340以及第ニ子輸出部330。第一子比較部310被配置成比較具有V_REF+a電平的電壓與阻抗節(jié)點(diǎn)處的電壓
VI。第二子比較部311被配置成比較參考電壓V_REF與阻抗節(jié)點(diǎn)處的電壓VI。第三子比較部320被配置成比較第一子比較部310的輸出信號(hào)與第二子比較部311的輸出信號(hào)，并根據(jù)比較結(jié)果來(lái)激活選擇信號(hào)SEL_SIG。第一子輸出部340被配置成無(wú)論選擇信號(hào)SEL_SIG如何都將從計(jì)數(shù)器單元200輸出的阻抗控制`碼的第一至第N比特DGT_C0DE〈1:N>輸出到第一阻抗單元410，并且第二子輸出部330被配置成響應(yīng)于選擇信號(hào)SEL_SIG而將阻抗控制碼的第零比特DGT_C0DE〈0>和阻抗控制電壓ANL_V0L中的任一個(gè)輸出到第二阻抗單元420。例如，當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl是V_REF+@ (0 > a )時(shí)，由于阻抗節(jié)點(diǎn)處的電壓Vl大于參考電壓V_REF，第二子比較部311輸出邏輯值1，并且由于阻抗節(jié)點(diǎn)處的電壓Vl大〒V_REF+a的電壓，第一子比較部310輸出邏輯值O。由于邏輯值I和0輸入到可以由與門(mén)構(gòu)成的第三子比較部320，所以第三子比較部320將選擇信號(hào)SEL_SIG去激活成邏輯值O。第一子輸出部340將阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>輸出到第一阻抗單元410，并且第二子輸出部330將阻抗控制碼的第零比特DGT_C0DE〈0>輸出到第二阻抗單元420。相反地，當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl為V_REF+r(0 < r < a )時(shí)，由于阻抗節(jié)點(diǎn)處的電壓Vl大于參考電壓V_REF，第二子比較部311輸出邏輯值1，并且由于阻抗節(jié)點(diǎn)處的電壓Vl小于電平為V_REF+a的電壓，第一子比較部310輸出邏輯值I。由于邏輯值I和I輸入到第三子比較部320，所以第三子比較部320將選擇信號(hào)SEL_SIG激活成邏輯值I。第一子輸出部340將阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>輸出到第一阻抗單元410，并且第二子輸出部330將阻抗控制電壓ANL_V0L輸出到第二阻抗單元420。圖5所示的控制單元300示范的是值大于V_REF且小于V_REF+a的臨界范圍。可以根據(jù)指定的臨界范圍來(lái)改變要輸入到第一子比較部310和第二子比較部311的電壓。例如，當(dāng)臨界范圍大于V_REF-a并小于V_REF+a時(shí)，可以設(shè)計(jì)控制單元300使得要輸入到第ニ子比較部311的電壓為V_REF_a和阻抗節(jié)點(diǎn)處的電壓VI，并且要輸入到第一子比較部310的電壓為V_REF+a和阻抗節(jié)點(diǎn)處的電壓VI。圖6說(shuō)明圖3所示的控制單元300的第二示例性實(shí)施例。參見(jiàn)圖6，控制單元300可以包括第一輸出部380、儲(chǔ)存部360、比較確定部370以及第ニ輸出部390。為了檢測(cè)阻抗節(jié)點(diǎn)處的電壓Vl是否處在臨界范圍之內(nèi)，圖6所示的控制單元300比較前ー阻抗控制碼DGT_C0DE〈0:N>與當(dāng)前阻抗控制碼DGT_C0DE〈0:N〉。第一輸出部380和第二輸出部390的配置和操作與圖5的第一子輸出部340和第二子輸出部330的配置和操作相同。儲(chǔ)存部360被配置成將前ー儲(chǔ)存的阻抗控制碼DGT_C0DDE〈0:N>輸出到比較確定部370，并儲(chǔ)存當(dāng)前從計(jì)數(shù)器單元200輸出的當(dāng)前阻抗控制碼DGT_C0DE〈0:N>。具體地，將ー個(gè)分頻時(shí)鐘DCLK周期之前儲(chǔ)存的前ー阻抗控制碼DGT_C0DE〈0:N>輸出到比較確定部370，并且與分頻時(shí)鐘DCLK同步地儲(chǔ)存從計(jì)數(shù)器單元200輸出的當(dāng)前阻抗控制碼DGT_C0DF〈0:N>。分頻時(shí)鐘DCLK是通過(guò)經(jīng)由分頻器對(duì)時(shí)鐘分頻而產(chǎn)生的時(shí)鐘，并且分頻時(shí)鐘DCLK的頻率慢。更具體地，分頻時(shí)鐘DCLK是頻率比計(jì)數(shù)器単元200中使用的時(shí)鐘的頻率長(zhǎng)的時(shí)鐘。例如，儲(chǔ)存部360中使用的分頻時(shí)鐘DCLK的頻率可以是計(jì)數(shù)器単元200中使用的時(shí)鐘的頻率的1/2。比較確定部370被配置成比較儲(chǔ)存在儲(chǔ)存部360中的前一阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>與從計(jì)數(shù)器單元200輸出的當(dāng)前阻抗控制碼的第一至第N比特DGT_C0DE<1:N>,并且比較確定部370被配置成根據(jù)比較結(jié)果來(lái)輸出選擇信號(hào)SEL_SIG。例如，如果儲(chǔ)存在儲(chǔ)存部360中的前一阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>是“1000000”，并且從計(jì)數(shù)器單元200輸出的當(dāng)前阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>是“ 1000001”，則確定阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之外，并且比較確定部370將選擇信號(hào)SEL_SIG去激活成邏輯值O。確定這樣的結(jié)果是因?yàn)樽杩构?jié)點(diǎn)處的電壓Vl處于向著參考電壓V_REF逐漸減小的狀態(tài)。如果儲(chǔ)存在儲(chǔ)存部360中的前一阻抗控制碼的第一至第N比特DGT_C0DE〈1: N〉是“ 1000001”，并且從計(jì)數(shù)器單元200輸出的當(dāng)前阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>是“ 1000001”，則阻抗節(jié)點(diǎn)處的電壓Vl不會(huì)精確地變成參考電壓V_REF的電平，并且相對(duì)于參考電壓V_REF以臺(tái)階方式上升和下降。在這種情況下，確定阻抗節(jié)點(diǎn)處的電壓Vl落入臨界范圍之內(nèi)，并且比較確定部370將選擇信號(hào)SEL_SIG激活為I。出于說(shuō)明目的，盡管比較確定部370比較前ー阻抗控制碼的N個(gè)比特DGT_C0DE<1:N>與當(dāng)前阻抗控制碼的N個(gè)比特DGT_C0DE〈1:N>，以檢測(cè)阻抗節(jié)點(diǎn)處的電壓Vl是否處在臨界范圍之內(nèi)，但比較確定部370可以比較T個(gè)比特(T是滿(mǎn)足0 < T < N的自然數(shù))。圖7說(shuō)明根據(jù)本發(fā)明的第二實(shí)施例的阻抗控制電路。圖1所示的比較電路100'可以包括比較單元140和電壓傳送單元150。圖7所示的比較電路100'與圖3所示的比較電路100的區(qū)別之處在于:比較電路100'包括ー個(gè)比較單元140。比較單元140可以包括一個(gè)運(yùn)算放大器141、多個(gè)電阻器R5至R8以及多個(gè)開(kāi)關(guān)SI至S4。比較電路100'可以被配置成當(dāng)選擇信號(hào)SEL_SIG被去激活時(shí)輸出具有邏輯值0或I的數(shù)字信號(hào)，并且當(dāng)選擇信號(hào)SEL_SIG被激活時(shí)輸出量值為(V1-V_REF)的模擬信號(hào)。具體地，運(yùn)算放大器141被配置成接收第一節(jié)點(diǎn)Xl的電壓和第二節(jié)點(diǎn)X2的電壓，放大這兩個(gè)輸入信號(hào)之間的差，以及產(chǎn)生和輸出比較結(jié)果信號(hào)RCMP_SIG。第一電阻器R5的第一端部被施加參考電HV_REF,并且第一電阻器R5的第二端部與第一節(jié)點(diǎn)Xl連接。第一開(kāi)關(guān)SI與第一電阻器R5并聯(lián)連接，在選擇信號(hào)SEL_SIG被去激活(即，選擇信號(hào)SEL_SIG的反相信號(hào)/SEL_SIG被激活)時(shí)被導(dǎo)通，并在選擇信號(hào)SEL_SIG被激活時(shí)被關(guān)斷。第二電阻器R6的第一端部被施加阻抗節(jié)點(diǎn)的電壓VI，并且第二電阻器R6的第二端部與第二節(jié)點(diǎn)X2連接。第二開(kāi)關(guān)S2與第二電阻器R6并聯(lián)連接，在選擇信號(hào)SEL_SIG被去激活(即，選擇信號(hào)SFL_SIG的反相信號(hào)/SFL_SIG被激活)時(shí)被導(dǎo)通，并在選擇信號(hào)SEL_SIG被激活時(shí)被關(guān)斷。第三電阻器R7的第一端部與第一節(jié)點(diǎn)Xl連接，并且第三電阻器R7的第二端部與第三開(kāi)關(guān)S3的第一端部連接。第三開(kāi)關(guān)S3的第一端部與第三電阻器R7的第二端部連接，并且第三開(kāi)關(guān)S3的第二端部與運(yùn)算放大器141的輸出端子連接。第三開(kāi)關(guān)S3在選擇信號(hào)SEL_SIG被激活時(shí)被導(dǎo)通，并且在選擇信號(hào)SEL_SIG被去激活時(shí)被關(guān)斷。第四電阻器R8的第一端部被施加接地電壓，并且第四電阻器R8的第二端部與第四開(kāi)關(guān)S4的第一端部連接。第四開(kāi)關(guān)S4的第一端部與第四電阻器R8的第二端部連接，并且第四開(kāi)關(guān)S4的第二端部與第二節(jié)點(diǎn)X2連接。第四開(kāi)關(guān)S4在選擇信號(hào)SEL_SIG被激活時(shí)被導(dǎo)通，并且在選擇信號(hào)SEL_SIG被去激活時(shí)被關(guān)斷。比較電路100'的操作如下。具體地，當(dāng)選擇信號(hào)SEL_SIG被去激活時(shí)，第一開(kāi)關(guān)SI和第二開(kāi)關(guān)S2被導(dǎo)通，并且第三開(kāi)關(guān)S3和第四開(kāi)關(guān)S4被關(guān)斷，并且結(jié)果，比較單元140具有與圖3所示的第一比較單元110相同的結(jié)構(gòu)。如果選擇信號(hào)SEL_SIG被去激活，則從比較單元140輸出的比較結(jié)果信號(hào)RCMP_SIG與作為第一比較單元110的輸出信號(hào)的遞增/遞減信號(hào)UP/DN相對(duì)應(yīng)，指示兩個(gè)輸入電壓Vl和V_REF哪個(gè)較大。相反地，當(dāng)選擇信號(hào)SEL_SIG被激活時(shí)，第一開(kāi)關(guān)SI和第二開(kāi)關(guān)S2被關(guān)斷，并且第三開(kāi)關(guān)S3和第四開(kāi)關(guān)S4被導(dǎo)通，并且結(jié)果，比較單元140具有與圖3所示的第二比較單元120相同的結(jié)構(gòu)。如果選擇信號(hào)SEL_SIG被激活，則從比較單元140輸出的比較結(jié)果信號(hào)RCMP_SIG與作為第二比較單元120的輸出信號(hào)的阻抗控制電壓ANL_V0L相對(duì)應(yīng)，所述阻抗控制電壓ANL_V0L具有與兩個(gè)輸入電壓Vl和V_REF的電壓電平之間的差相對(duì)應(yīng)的值。電壓傳送単元150被配置成將阻抗節(jié)點(diǎn)(ZQ節(jié)點(diǎn))的電壓傳送到比較單元140。圖7所示的電壓傳送単元150的配置和操作與圖3所示的電壓傳送単元130的配置和操作相同。另外，比較電路100'可以被設(shè)計(jì)成不使用電壓傳送単元150。如果如圖7所示來(lái)配置比較電路100'，則計(jì)數(shù)器単元200響應(yīng)于從比較電路100'輸出的比較結(jié)果信號(hào)RCMP_SIG而執(zhí)行計(jì)數(shù)操作。當(dāng)選擇信號(hào)SEL_SIG被去激活吋，計(jì)數(shù)器單元200響應(yīng)于比較結(jié)果信號(hào)RCMP_SIG(與圖3所示的遞增/遞減信號(hào)UP/DN相對(duì)應(yīng))而執(zhí)行計(jì)數(shù)操作，而當(dāng)選擇信號(hào)SEL_SIG被激活吋，計(jì)數(shù)器単元200中斷計(jì)數(shù)操作。除了控制單元300接收比較結(jié)果信號(hào)RCMP_SIG而不是阻抗控制電壓ANL_V0L以夕卜，控制單元300的配置和操作與圖3的控制單元300的配置和操作相同。控制單元300被配置成檢測(cè)阻抗節(jié)點(diǎn)處的電壓Vl是否處在臨界范圍之內(nèi)，當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之外時(shí)將阻抗控制碼DGT_C0DE〈0: N〉輸出到第一阻抗單元410和第二阻抗單元420，并且當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之內(nèi)時(shí)將阻抗控制碼的第一至第N比特DGT_C0DE〈1:N>輸出到第一阻抗單元410并且將與圖3的阻抗控制電壓ANL_VOL相對(duì)應(yīng)的比較結(jié)果信號(hào)RCMP_SIG輸出到第二阻抗單元420。第一阻抗單元410和第二阻抗單元420的其余的配置和操作與圖3所示的第一阻抗單元410和第二阻抗單元420的配置和操作相同。第一阻抗單元410可以被設(shè)計(jì)成使用響應(yīng)于阻抗控制碼DGT_C0DE〈0:N>而確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)，并且第二阻抗單元420可以被設(shè)計(jì)成使用響應(yīng)于阻抗控制電壓ANL_V0L而確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)。更具體地，當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之外時(shí)，不使用第二阻抗單元420，而使用電阻抗控制碼DGT_C0DE〈0:N>確定的第一阻抗単元410的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)，以及當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在臨界范圍之內(nèi)時(shí)，第一阻抗單元410的阻抗值被鎖定，并且由阻抗控制電壓ANL_V0L來(lái)僅改變第二阻抗單元420的阻抗值。盡管已將阻抗節(jié)點(diǎn)描述為被上拉終結(jié)，但阻抗節(jié)點(diǎn)可以被下拉終結(jié)，或可以根據(jù)應(yīng)用阻抗控制電路的系統(tǒng)的終結(jié)規(guī)則而被上拉終結(jié)和下拉終結(jié)。圖8說(shuō)明作為根據(jù)本發(fā)明的第三實(shí)施例的阻抗控制電路的執(zhí)行上拉終結(jié)操作和下拉終結(jié)操作的阻抗控制電路。圖8所示的阻抗控制電路與圖3所示的阻抗控制電路的區(qū)別之處在于:圖8所示的阻抗控制電路執(zhí)行上拉終結(jié)操作和下拉終結(jié)操作。為了執(zhí)行上拉終結(jié)操作和下拉終結(jié)操作，圖8的阻抗控制電路包括針對(duì)各個(gè)上拉終結(jié)操作和下拉終結(jié)操作的比較電路510和580、計(jì)數(shù)器單元610和660、控制單元710和760、以及阻抗單元810、820、880、890、860和870。以下將僅詳細(xì)地描述圖8所示的阻抗控制電路與圖3所示的阻抗控制電路之間的差
巳升。在圖8中，與圖3相似，出于說(shuō)明的目的，將上拉阻抗控制碼的第一至第N比特roGT_C0DEく1:N〉輸出到第一上拉阻抗單元810，并且將上拉阻抗控制碼的第零比特PDGT_C0DE<0>輸出到第二上拉阻抗単元820，以及將下拉阻抗控制碼的第一至第N比特NDGT_C0DE<1:N>輸出到第一下拉阻抗單元860，并且將下拉阻抗控制碼的第零比特NDGT_C0DE<0>輸出到第二下拉阻抗單元870。阻抗控制電路可以包括上拉比較電路510、下拉比較電路580、上拉計(jì)數(shù)器単元610、下拉計(jì)數(shù)器単元660、上拉控制単元710、下拉控制単元760、第一上拉阻抗単元810、第二上拉阻抗単元820、第一虛設(shè)阻抗単元880、第二虛設(shè)阻抗單元890、第一下拉阻抗単元860以及第二下拉阻抗単元870。上拉比較電路510的配置和操作與圖3所示的比較電路100的配置和操作相似，除了如下情況以外:產(chǎn)生第一遞增/遞減信號(hào)UP/DN1而不是遞增/遞減信號(hào)UP/DN并且將第一遞增/遞減信號(hào)UP/DN1輸出到上拉計(jì)數(shù)器単元610 ;產(chǎn)生上拉阻抗控制電壓ANL_VOLl而不是阻抗控制電壓ANL_V0L并且將上拉阻抗控制電壓ANL_V0L1輸出到上拉控制單元710 ;以及使用第一至第四遞增電阻器R1U、R2U、R3U和R4U而不是第一至第四電阻器Rl、R2、R3和R4。具體地，圖8所示的上拉比較電路510可以包括第一上拉比較單元515、第二上拉比較単元520以及第一電壓傳送単元525。第一上拉比較単元515的配置和操作與圖3所示的第一比較單元110的配置和操作相似，并且第二上拉比較單元520的配置和操作與圖3所示的第二比較單元120的配置和操作相似。另外，第一電壓傳送単元525的配置和操作與圖3所示的電壓傳送單元130的配置和操作相似，并且上拉比較電路510可以被設(shè)計(jì)成不使用第一電壓傳送單元525。此外，如圖7所示的比較電路100'中，上拉比較電路510可以被配置成使用一個(gè)比較單元。上拉計(jì)數(shù)器單元610被配置成執(zhí)行響應(yīng)于第一遞增/遞減信號(hào)UP/DN1而增加或減小上拉阻抗控制碼roGT_C0DE〈0: N〉的值的計(jì)數(shù)操作，并且上拉計(jì)數(shù)器單元610被配置成當(dāng)上拉選擇信號(hào)PSEL_SIG被激活時(shí)中斷計(jì)數(shù)操作以防止上拉阻抗控制碼roGT_C0DE〈0:N>的值改變。上拉計(jì)數(shù)器單元610的配置和操作與圖3所示的計(jì)數(shù)器單元200的配置和操作相似。上拉控制單元710被配置成將上拉阻抗控制碼的第一至第N比特PDGT_C0DE〈1:N〉輸出到第一上拉阻抗單元810，當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在上拉臨界范圍之外時(shí)將上拉阻抗控制碼的第零比特roGT_C0DE〈0>輸出到第二上拉阻抗單元820，以及當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在上拉臨界范圍之內(nèi)時(shí)將上拉阻抗控制電壓ANL_V0L1輸出到第二上拉阻抗單元820。上拉臨界范圍可以被設(shè)計(jì)成大于參考電壓V_REF的電壓電平平并低于V_REF+a的電壓電平。上拉控制單元710的配置和操作與圖3所示的控制單元300的配置和操作相似。第一上拉阻抗單元810被配置成使用由上拉阻抗控制碼的第一至第N比特PDGT_C0DE〈1:N>確定的阻抗值來(lái)上拉終結(jié)阻抗節(jié)點(diǎn)。第一上拉阻抗單元810可以包括多個(gè)電阻器，所述多個(gè)電阻器并聯(lián)連接到阻抗節(jié)點(diǎn)并響應(yīng)于上拉阻抗控制碼的第一至第N比特PDGT_C0DE<1:N>而被導(dǎo)通和關(guān)斷。第一上拉阻抗單元810的配置和操作與圖3所示的第一阻抗單元410的配置和操作相似。第二上拉阻抗單元820被配置成當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在上拉臨界范圍之外時(shí)使用由上拉阻抗控制碼的第零比特roGT_C0DE〈0>確定的阻抗值來(lái)上拉終結(jié)阻抗節(jié)點(diǎn)，并且第二上拉阻抗單元820被配置成當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在上拉臨界范圍之內(nèi)時(shí)使用由上拉阻抗控制電壓ANL_V0L1確定的阻抗值來(lái)上拉終結(jié)阻抗節(jié)點(diǎn)。第二上拉阻抗單元820可以包括并聯(lián)連接到阻抗節(jié)點(diǎn)的一個(gè)電陰器。此外，第二上拉阻抗單元820響應(yīng)于輸入的上拉阻抗控制碼的第零比特roGT_C0DE〈0>而被導(dǎo)通和關(guān)斷，或者第二上拉阻抗單元820的阻抗值響應(yīng)于輸入的上拉阻抗控制電壓ANL_V0L1而被改變。第二上拉阻抗單元820的配置和操作與圖3所示的第二阻抗單元420的配置和操作相似。采用與第一上拉阻抗單元810相同的方式來(lái)配置第一虛設(shè)阻抗單元880，并且第一虛設(shè)阻抗單元880接收上拉阻抗控制碼的第一至第N比特roGT_C0DE〈l:N>。第一虛設(shè)阻抗單元880使用由上拉阻抗控制碼的第一至第N比特roGT_C0DE〈l:N>確定的阻抗值來(lái)上拉終結(jié)節(jié)點(diǎn)A。采用與第二上拉阻抗單元820相同的方式來(lái)配置第二虛設(shè)阻抗單元890，并且當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在上拉臨界范圍之外時(shí)，第二虛設(shè)阻抗單元890接收上拉阻抗控制碼的第零比特roGT_C0DE〈0>。第二虛設(shè)阻抗單元890使用由輸入的上拉阻抗控制碼的第零比特roGT_C0DE〈0>確定的阻抗值來(lái)上拉終結(jié)節(jié)點(diǎn)A。當(dāng)阻抗節(jié)點(diǎn)處的電壓Vl處在上拉臨界范圍之內(nèi)時(shí)，第二虛設(shè)阻抗單元890接收上拉阻抗控制電壓ANL_V0L1，并且第二虛設(shè)阻抗單元890使用由輸入的上拉阻抗控制電壓ANL_V0L1確定的阻抗值來(lái)上拉終結(jié)節(jié)點(diǎn)A。結(jié)果，第一虛設(shè)阻抗單元880和第二虛設(shè)阻抗單元890的阻抗值變得與第一上拉阻抗單元810和第二上拉阻抗單元820的阻抗值相同。
此后，使用下拉比較電路850、下拉計(jì)數(shù)器單元660、下拉控制單元760、第一下拉阻抗單元860以及第二下拉阻抗單元870來(lái)開(kāi)始下拉阻抗控制操作。執(zhí)行下拉阻抗控制操作，使得節(jié)點(diǎn)A的電壓V2變得與參考電壓V_REF相同，更具體地，第一下拉阻抗單元860和第二下拉阻抗單元870的阻抗值變得與第一虛設(shè)阻抗單元880和第二虛設(shè)阻抗單元890的阻抗值相同。下拉比較電路580的配置和操作與上拉比較電路510的配置和操作相似，除了如下情況以外:將參考電壓V_REF與節(jié)點(diǎn)A的電壓V2比較而不是與阻抗節(jié)點(diǎn)處的電壓Vl比較；產(chǎn)生第二遞增/遞減信號(hào)UP/DN2而不是第一遞增/遞減信號(hào)UP/DN1并且將第二遞增/遞減信號(hào)UP/DN2輸出到下拉計(jì)數(shù)器單元660 ;產(chǎn)生下拉阻抗控制電壓ANL_V0L2而不是上拉阻抗控制電壓ANL_V0L1并且將下拉阻抗控制電壓ANL_V0L2輸出到下拉控制單元760 ；以及使用第一至第四遞減電阻器R1_D、R2_D、R3_D和R4_D而不是第一至第四遞增電阻器R1_U、R2_U、R3_U和R4_U。具體地，圖8所示的下拉比較電路580可以包括第一下拉比較單元565、第二下拉比較單元570以及第二電壓傳送單元575。第一下拉比較單元565的配置和操作與第一上拉比較單元515的配置和操作相似，并且第二下拉比較單元570的配置和操作與第二上拉比較單元520的配置和操作相似。第二電壓傳送單元575將節(jié)點(diǎn)A的電壓傳送到第一下拉比較單元565和第二下拉比較單元570。第二電壓傳送單元575的配置和操作與第一電壓傳送單元525的配置和操作相似。下拉比較電路580可以被設(shè)計(jì)成不使用第二電壓傳送單元575。此外，如圖7所示的比較電路10(V中，下拉比較電路580可以被配置成使用一個(gè)比較單元。下拉計(jì)數(shù)器單元660被配置成執(zhí)行響應(yīng)于第二遞增/遞減信號(hào)UP/DN2而增加或減小下拉阻抗控制碼NDGT_C0DE〈0:N>的值的計(jì)數(shù)操作，并且下拉計(jì)數(shù)器單元660被配置成當(dāng)下拉選擇信號(hào)NSEL_SIG被激活時(shí)中斷計(jì)數(shù)操作以防止下拉阻抗控制碼NDGT_C0DE〈0:N>的值改變。下拉計(jì)數(shù)器單元660的配置和操作與上拉計(jì)數(shù)器單元610的配置和操作相似。下拉控制單元760被配置成將下拉阻抗控制碼的第一至第N比特NDGT_C0DE〈1:N〉輸出到第一下拉阻抗單元860，當(dāng)節(jié)點(diǎn)A的電壓V2處在下拉臨界范圍之外時(shí)將下拉阻抗控制碼的第零比特NDGT_C0DE〈0>輸出到第二下拉阻抗單元870，以及當(dāng)節(jié)點(diǎn)A的電壓V2處在下拉臨界范圍之內(nèi)時(shí)將下拉阻抗控制電壓ANL_V0L2輸出到第二下拉阻抗單元870。下拉臨界范圍可以被設(shè)計(jì)成大于參考電壓V_REF的電壓電平并低于V_REF+a的電壓電平。下拉控制單元760的配置和操作與上拉控制單元710的配置和操作相似。第一下拉阻抗單元860被配置成使用由下拉阻抗控制碼的第一至第N比特NDGT_C0DE<1:N>確定的阻抗值來(lái)下拉終結(jié)節(jié)點(diǎn)A。第一下拉阻抗單元860可以包括多個(gè)電阻器，所述多個(gè)電阻器并聯(lián)連接到節(jié)點(diǎn)A并響應(yīng)于下拉阻抗控制碼的第一至第N比特NDGT_C0DE<1:N>而被導(dǎo)通和關(guān)斷。例如，如果下拉阻抗控制碼的第一至第N比特NDGT_C0DE〈1:N>從“0111111”改變成“0111110”，則第一電阻器被關(guān)斷，整個(gè)阻抗值增加，并且節(jié)點(diǎn)A的電壓V2增加。相反地，如果下拉阻抗控制碼的第一至第N比特NDGT_C0DE〈1:N>從“0111110”改變成“0111111”，則第一電阻器被導(dǎo)通，整個(gè)阻抗值減小，并且節(jié)點(diǎn)A的電壓V2減小。第二下拉阻抗單元870被配置成使用由響應(yīng)于下拉選擇信號(hào)NSEL_SIG從下拉阻抗控制碼的第零比特NDGT_C0DE〈0>與下拉阻抗控制電壓ANL_V0L2之中選中的信息而確定的阻抗值，來(lái)下拉終結(jié)節(jié)點(diǎn)A。第二下拉阻抗單元870可以包括一個(gè)電阻器，所述電阻器并聯(lián)連接到節(jié)點(diǎn)A，在節(jié)點(diǎn)A的電壓V2處在臨界范圍之外時(shí)響應(yīng)于下拉阻抗控制碼的第零比特NDGT_C0DE〈0>而被導(dǎo)通和關(guān)斷，以及在節(jié)點(diǎn)A的電壓V2處在臨界范圍之內(nèi)時(shí)響應(yīng)于下拉阻抗控制電壓ANL_V0L2而改變阻抗值。具體地，如果將具有邏輯值O的下拉阻抗控制碼NDGT_C0DE〈0>輸入到第二下拉阻抗單元870，則第二下拉阻抗單元870被關(guān)斷，整個(gè)阻抗值增加，并且節(jié)點(diǎn)A的電壓V2增力口。相反地，如果將具有邏輯值I的下拉阻抗控制碼NDGT_C0DE〈0>輸入到第二下拉阻抗單元870，則第二下拉阻抗單元870被導(dǎo)通，整個(gè)阻抗值減小，并且節(jié)點(diǎn)A的電壓V2減小。另夕卜，如果將具有接地電壓VSS與電源電壓VDD之間的值的下拉阻抗控制電壓ANL_V0L2輸入到第二下拉阻抗單元870，則開(kāi)關(guān)(晶體管)被不完全地導(dǎo)通，并且因此，與當(dāng)開(kāi)關(guān)完全地導(dǎo)通(即，輸入數(shù)字信號(hào)I)時(shí)的情況相比，流動(dòng)的電流較少。更具體地，第二下拉阻抗單元870的阻抗值具有當(dāng)開(kāi)關(guān)被完全導(dǎo)通時(shí)的阻抗值(在下文中被稱(chēng)為“R0N2”)與當(dāng)開(kāi)關(guān)被完全關(guān)斷時(shí)的阻抗值(在下文中被稱(chēng)為“R0FF2”)之間的值。根據(jù)輸入的下拉阻抗控制電壓ANL_V0L2的電平，可以在R0N2與R0FF2之間改變第二下拉阻抗單元870的阻抗值。圖9說(shuō)明根據(jù)本發(fā)明的半導(dǎo)體器件的一個(gè)示例性實(shí)施例。圖9示出一種半導(dǎo)體器件，所述半導(dǎo)體器件響應(yīng)于由阻抗控制電路1000產(chǎn)生的阻抗控制碼roGT_C0DE〈0:N>和NDGT_C0DE〈0:N>、以及阻抗控制電壓ANL_V0L1和ANL_V0L2，來(lái)控制接口焊盤(pán)INTERFACEPAD的終結(jié)阻抗值。根據(jù)本發(fā)明的此實(shí)施例的半導(dǎo)體器件包括阻抗控制電路1000和終結(jié)電路1100。可以用與圖8所示的阻抗控制電路相同的方式來(lái)配置阻抗控制電路1000，并且阻抗控制電路1000產(chǎn)生阻抗控制碼roGT_C0DE〈0: N〉和NDGT_C0DE〈0: N〉以及阻抗控制電壓ANL_V0L1和ANL_V0L2。出于說(shuō)明的目的，將上拉阻抗控制碼的第一至第N比特roGT_C0DE〈 1: N〉輸出到第一上拉阻抗單元810，并且將上拉阻抗控制碼的第零比特PDGT_C0DE<0>輸出到第二上拉阻抗單元820，以及將下拉阻抗控制碼的第一至第N比特NDGT_C0DE<1:N>輸出到第一下拉阻抗單元860，并且將下拉阻抗控制碼的第零比特NDGT_C0DE<0>輸出到第二下拉阻抗單元870。終結(jié)電路1100具有與阻抗控制電路1000的第一上拉阻抗單元810和第二上拉阻抗單元820以及第一下拉阻抗單元860和第二下拉阻抗單元870相同的配置，并且終結(jié)電路1100使用由輸入的阻抗控制碼roGT_C0DE〈0:N>和NDGT_C0DE〈0:N〉以及輸入的阻抗控制電壓ANL_V0L1和ANL_V0L2確定的阻抗值來(lái)終結(jié)接口焊盤(pán)INTERFACE PAD。終結(jié)電路1100可以包括第一上拉終結(jié)單元1110、第二上拉終結(jié)單元1120、第一下拉終結(jié)單元1210以及第二下拉終結(jié)單元1220。第一上拉終結(jié)單元1110被配置成使用由上拉阻抗控制碼的第一至第N比特PDGT_C0DE<1:N>確定的阻抗值來(lái)上拉終結(jié)接口焊盤(pán)INTERFACE PAD。第一上拉終結(jié)單元1110可以包括多個(gè)電阻器，所述多個(gè)電阻器并聯(lián)連接到接口焊盤(pán)INTERFACEPAD并分別響應(yīng)于上拉阻抗控制碼的第一至第N比特roGT_C0DE〈l:N>而被導(dǎo)通和關(guān)斷。第二上拉終結(jié)單元1120被配置成當(dāng)上拉阻抗控制碼的第零比特roGT_C0DE〈0>輸入時(shí)使用由上拉阻抗控制碼的第零比特roGT_C0DE〈0>確定的阻抗值來(lái)上拉終結(jié)接口焊盤(pán)INTERFACE PAD,并且當(dāng)上拉阻抗控制電壓ANL_V0L1輸入時(shí)使用由上拉阻抗控制電壓ANL_VOLl確定的阻抗值來(lái)上拉終結(jié)接口焊盤(pán)INTERFACE PAD。第二上拉終結(jié)單元1120可以包括并聯(lián)連接到接口焊盤(pán)INTERFACE PAD的一個(gè)電阻器。此外，第二上拉終結(jié)單元1120響應(yīng)于上拉阻抗控制碼的第零比特roGT_C0DE〈0>而被導(dǎo)通和關(guān)斷，或者第二上拉終結(jié)單元的阻抗值響應(yīng)于上拉阻抗控制電壓ANL_V0L1而被改變。第一下拉終結(jié)單元1210被配置成使用由下拉阻抗控制碼的第一至第N比特NDGT_C0DE<1:N>確定的阻抗值來(lái)下拉終結(jié)接口焊盤(pán)INTERFACE PAD。第一下拉終結(jié)單元1210可以包括多個(gè)電阻器，所述多個(gè)電阻器并聯(lián)連接到接口焊盤(pán)INTERFACE PAD并分別響應(yīng)于下拉阻抗控制碼的第一至第N比特NDGT_C0DE〈1:N>而被導(dǎo)通和關(guān)斷。第二下拉終結(jié)單元1220被配置成當(dāng)下拉阻抗控制碼的第零比特NDGT_C0DE〈0>輸入時(shí)使用由下拉阻抗控制碼的第零比特NDGT_C0DE〈0>確定的阻抗值來(lái)下拉終結(jié)接口焊盤(pán)INTERFACE PAD,并且當(dāng)下拉阻抗控制電壓ANL_V0L2輸入時(shí)使用由下拉阻抗控制電壓ANL_V0L2確定的阻抗值來(lái)下拉終結(jié)接口焊盤(pán)INTERFACE PAD。第二下拉終結(jié)單元1220可以包括并聯(lián)連接到接口焊盤(pán)INTERFACE PAD的一個(gè)電阻器。此外，第二下拉終結(jié)單元1220響應(yīng)于下拉阻抗控制碼的第零比特NDGT_C0DE〈0>而被導(dǎo)通和關(guān)斷，或者第二下拉終結(jié)單元1220的阻抗值響應(yīng)于下拉阻抗控制電壓ANL_V0L2而被改變。下面將描述圖9所示的根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的操作。出于說(shuō)明的目的，由阻抗控制碼的第一至第N比特roGT_C0DE〈 1: N〉和NDGT_C0DE<1:N>以及阻抗控制電壓ANL_V0L1和ANL_V0L2來(lái)控制阻抗節(jié)點(diǎn)處的電壓VI。通過(guò)阻抗控制電路1000的阻抗控制操作，產(chǎn)生阻抗控制碼roGT_C0DE〈0:N>和NDGT_C0DE〈0:N〉以及阻抗控制電壓ANL_V0L1和ANL_V0L2。阻抗控制電路1000的阻抗控制操作與以上參照?qǐng)D3和圖8描述的阻抗控制操作相同。經(jīng)由傳輸線，將上拉阻抗控制碼的第一至第N比特PDGT_C0DE<1:N>輸入到第一上拉終結(jié)單元1110，將上拉阻抗控制電壓ANL_V0L1輸入到第二上拉終結(jié)單元1120，將下拉阻抗控制碼的第一至第N比特NDGT_C0DE〈1:N〉輸入到第一下拉終結(jié)單元1210，以及將下拉阻抗控制電壓ANL_V0L2輸入到第二下拉終結(jié)單元1220。通過(guò)響應(yīng)于上拉阻抗控制碼的第一至第N比特roGT_C0DE〈l:N>而被導(dǎo)通和關(guān)斷的多個(gè)電阻器來(lái)控制第一上拉終結(jié)單元1110的阻抗值，并且由上拉阻抗控制電壓ANL_VOLl將第二上拉終結(jié)單元1120的阻抗值確定為大于RON并小于R0FF。通過(guò)第一上拉終結(jié)單元1110的阻抗值和第二上拉終結(jié)單元1120的阻抗值來(lái)上拉終結(jié)接口焊盤(pán)INTERFACEPAD。通過(guò)響應(yīng)于下拉阻抗控制碼的第一至第N比特NDGT_C0DE〈1:N>而被導(dǎo)通和關(guān)斷的多個(gè)電阻器來(lái)確定第一下拉終結(jié)單元1210的阻抗值，并通過(guò)下拉阻抗控制電壓ANL_V0L2將第二下拉終結(jié)單元1220的阻抗值確定為大于RON并且小于R0FF。由第一下拉終結(jié)單元1210的阻抗值和第二下拉終結(jié)單元1220的阻抗值來(lái)下拉終結(jié)接口焊盤(pán)INTERFACE PAD。終結(jié)電路1100的上拉終結(jié)單元1110和1120以及下拉終結(jié)單元1210和1220的目標(biāo)值不一定與阻抗控制電路1000的上拉阻抗單元810和820以及下拉阻抗單元860和870的阻抗值相同，并且可以是與阻抗值的1/2或1/4相對(duì)應(yīng)的值。盡管圖9所示的根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件例示出接口焊盤(pán)INTERFACEPAID是上拉終結(jié)和下拉終結(jié)，但可以進(jìn)行設(shè)計(jì)使得接口焊盤(pán)INTERFACE PAD根據(jù)應(yīng)用根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的系統(tǒng)的終結(jié)規(guī)則而僅被上拉終結(jié)或僅被下拉終結(jié)。結(jié)果，終結(jié)電路1100可以被配置成僅包括上拉終結(jié)單元1110和1120或僅包括下拉終結(jié)單元1210 和 1220。
從以上描述顯然可知的，可以在使用減小的電路區(qū)域的同時(shí)精確地控制阻抗，并且可以改善應(yīng)用阻抗控制電路的系統(tǒng)的信號(hào)完整性。盡管已參照具體的實(shí)施例描述了本發(fā)明，但是對(duì)于本領(lǐng)域技術(shù)人員顯然的是，在不脫離所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種變化和修改。
權(quán)利要求
1.一種阻抗控制電路，包括: 第一阻抗單元，所述第一阻抗單元被配置成使用由阻抗控制碼確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)； 第二阻抗單元，所述第二阻抗單元被配置成使用由阻抗控制電壓確定的阻抗值來(lái)終結(jié)所述阻抗節(jié)點(diǎn)； 比較電路，所述比較電路被配置成比較所述阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示所述阻抗節(jié)點(diǎn)的電壓是否大于所述參考電壓的遞增/遞減信號(hào)，以及產(chǎn)生所述阻抗控制電壓，所述阻抗控制電壓具有與所述阻抗節(jié)點(diǎn)的電壓和所述參考電壓之間的差相對(duì)應(yīng)的電壓電平；以及 計(jì)數(shù)器単元，所述計(jì)數(shù)器単元被配置成響應(yīng)于所述遞增/遞減信號(hào)而增加或減小所述阻抗控制碼的值。
2.一種阻抗控制電路，包括: 第一阻抗單元，所述第一阻抗單元被配置成使用由阻抗控制碼的第一比特組確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)； 第二阻抗單元，所述第二阻抗單元被配置成使用響應(yīng)于不包括在所述第一比特組中的阻抗控制碼的其余比特與阻抗控制電壓中的ー個(gè)而確定的阻抗值，來(lái)終結(jié)所述阻抗節(jié)點(diǎn)； 比較電路，所述比較電路被配置成比較所述阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示所述阻抗節(jié)點(diǎn)的電壓是否大于所述參考電壓的遞增/遞減信號(hào)，以及產(chǎn)生所述阻抗控制電壓，所述阻抗控制電壓 具有與所述阻抗節(jié)點(diǎn)的電壓電平和所述參考電壓的電壓電平之間的差相對(duì)應(yīng)的電壓電平；以及 計(jì)數(shù)器単元，所述計(jì)數(shù)器単元被配置成響應(yīng)于所述遞增/遞減信號(hào)而增加或減小所述阻抗控制碼的值。
3.按權(quán)利要求2所述的阻抗控制電路，其中，所述第二阻抗單元在所述阻抗節(jié)點(diǎn)的電壓處在臨界范圍之外時(shí)響應(yīng)于所述阻抗控制碼的所述其余比特而受控制，并且所述第二阻抗單元在所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之內(nèi)時(shí)響應(yīng)于所述阻抗控制電壓而受控制。
4.按權(quán)利要求3所述的阻抗控制電路，其中，所述臨界范圍是比所述參考電壓的電壓電平大的電壓與小于比所述參考電壓大第一值的電壓電平的電壓之間的范圍。
5.按權(quán)利要求2所述的阻抗控制電路，其中，所述第一阻抗單元包括多個(gè)電阻器，所述多個(gè)電阻器并聯(lián)連接到所述阻抗節(jié)點(diǎn)并響應(yīng)于所述阻抗控制碼的所述第一比特組的各個(gè)比特而被導(dǎo)通和關(guān)斷。
6.按權(quán)利要求2所述的阻抗控制電路，其中，所述第二阻抗單元包括至少ー個(gè)電阻器，所述至少一個(gè)電阻器并聯(lián)連接到所述阻抗節(jié)點(diǎn)，所述至少一個(gè)電阻器在所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之外時(shí)響應(yīng)于所述阻抗控制碼的所述其余比特而被導(dǎo)通和關(guān)斷，并在所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之內(nèi)時(shí)響應(yīng)于所述阻抗控制電壓而改變阻抗值。
7.按權(quán)利要求2所述的阻抗控制電路，其中，所述計(jì)數(shù)器単元在所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之外時(shí)執(zhí)行増加或減小所述阻抗控制碼的值的操作，并且在所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之內(nèi)時(shí)中斷増加或減小所述阻抗控制碼的值的操作。
8.按權(quán)利要求2所述的阻抗控制電路，還包括:控制單元，所述控制単元被配置成將所述阻抗控制碼的所述第一比特組輸出到所述第一阻抗單元，當(dāng)所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之外時(shí)將所述阻抗控制碼的所述其余比特輸出到所述第二阻抗單元，并且當(dāng)所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之內(nèi)時(shí)將所述阻抗控制電壓輸出到所述第二阻抗單元。
9.按權(quán)利要求8所述的阻抗控制電路，其中，所述控制単元包括: 第一輸出部，所述第一輸出部被配置成將從所述計(jì)數(shù)器單元輸出的所述阻抗控制碼的所述第一比特組輸出到所述第一阻抗單元； 儲(chǔ)存部，所述儲(chǔ)存部被配置成儲(chǔ)存所述阻抗控制碼； 比較確定部，所述比較確定部被配置成比較儲(chǔ)存在所述儲(chǔ)存部中的前一阻抗控制碼與從所述計(jì)數(shù)器單元輸出的當(dāng)前阻抗控制碼，并響應(yīng)于比較結(jié)果而輸出選擇信號(hào)；以及 第二輸出部，所述第二輸出部被配置成響應(yīng)于所述選擇信號(hào)而將所述阻抗控制碼的所述其余比特與所述阻抗控制電壓中的一個(gè)輸出到所述第二阻抗單元。
10.按權(quán)利要求9所述的阻抗控制電路，其中，當(dāng)儲(chǔ)存在所述儲(chǔ)存部中的前一阻抗控制碼與從所述計(jì)數(shù)器單元輸出的當(dāng)前阻抗控制碼相比彼此不相同時(shí)，所述選擇信號(hào)被去激活，而當(dāng)所述前ー阻抗控制碼與所述當(dāng)前阻抗控制碼相同時(shí)，所述選擇信號(hào)被激活。
11.按權(quán)利要求8所述的阻抗控制電路，其中，所述控制単元包括: 第一子比較部，所述 第一子比較部被配置成比較所述參考電壓與所述阻抗節(jié)點(diǎn)的電壓； 第二子比較部，所述第二子比較部被配置成將比所述參考電壓大第一值的電壓與所述阻抗節(jié)點(diǎn)的電壓進(jìn)行比較； 第三比較部，所述第三比較部被配置成比較所述第一子比較部的輸出信號(hào)與所述第二子比較部的輸出信號(hào)，并響應(yīng)于比較結(jié)果而輸出選擇信號(hào)； 第一輸出部，所述第一輸出部被配置成將從所述計(jì)數(shù)器單元輸出的阻抗控制碼的第一比特組輸出到所述第一阻抗單元；以及 第二子輸出部，所述第二子輸出部被配置成響應(yīng)于所述選擇信號(hào)而將所述阻抗控制碼的其余比特與所述阻抗控制電壓中的一個(gè)輸出到所述第二阻抗單元。
12.按權(quán)利要求2所述的阻抗控制電路，其中，所述比較電路包括第一比較單元和第二比較單元， 其中，所述第一比較單元包括第一運(yùn)算放大器，所述第一運(yùn)算放大器接收所述阻抗節(jié)點(diǎn)的電壓和所述參考電壓，以及其中，所述第二比較單元包括: 第二運(yùn)算放大器，所述第二運(yùn)算放大器被配置成接收第一節(jié)點(diǎn)的電壓和第二節(jié)點(diǎn)的電壓； 第一電阻器，所述第一電阻器具有被施加所述參考電壓的第一端部、和與所述第一節(jié)點(diǎn)連接的第二端部； 第二電阻器，所述第二電阻器具有被施加所述阻抗節(jié)點(diǎn)的電壓的第一端部、利與所述第二節(jié)點(diǎn)連接的第二端部； 第三電阻器，所述第三電阻器具有與所述第一節(jié)點(diǎn)連接的第一端部、和與所述第二運(yùn)算放大器的輸出端子連接的第二端部；以及第四電阻器，所述第四電阻器具有被施加接地電壓的第一端部、和與所述第二節(jié)點(diǎn)連接的第二端部。
13.按權(quán)利要求2所述的阻抗控制電路，其中，所述比較電路包括: 運(yùn)算放大器，所述運(yùn)算放大器被配置成經(jīng)由所述運(yùn)算放大器的各個(gè)輸入端而接收第一節(jié)點(diǎn)的電壓和第二節(jié)點(diǎn)的電壓； 第一電阻器，所述第一電阻器具有被施加所述參考電壓的第一端部、利與所述第一節(jié)點(diǎn)連接的第二端部； 第一開(kāi)關(guān)，所述第一開(kāi)關(guān)與所述第一電阻器并聯(lián)連接，并且被配置成當(dāng)選擇信號(hào)被去激活時(shí)而被導(dǎo)通； 第二電阻器，所述第二電阻器具有被施加所述阻抗節(jié)點(diǎn)的電壓的第一端部、和與所述第二節(jié)點(diǎn)連接的第二端部； 第二開(kāi)關(guān)，所述第二開(kāi)關(guān)與所述第二電阻器并聯(lián)連接，并且被配置成當(dāng)所述選擇信號(hào)被去激活時(shí)而被導(dǎo)通； 第三電阻器，所述第三電阻器具有與所述第一節(jié)點(diǎn)連接的第一端部； 第三開(kāi)關(guān)，所述第三開(kāi)關(guān)具有與所述第三電阻器的第二端部連接的第一端部、和與所述運(yùn)算放大器的輸出端子連接的第二端部，并且所述第三開(kāi)關(guān)被配置成當(dāng)所述選擇信號(hào)被激活時(shí)而被導(dǎo)通； 第四電阻器，所述第四電阻器具有被施加接地電壓的第一端部；以及第四開(kāi)關(guān)，所述第四開(kāi)關(guān)具有與所述第四電阻器的第二端部連接的第一端部、和與所述第二節(jié)點(diǎn)連接的第二端部，并且所述第四開(kāi)關(guān)被配置成當(dāng)所述選擇信號(hào)被激活時(shí)而被導(dǎo)通。
14.按權(quán)利要求13所述的阻抗控制電路，其中，所述第一電阻器至所述第四電阻器具有相同的阻抗值。
15.一種阻抗控制電路,包括: 第一上拉阻抗単元，所述第一上拉阻抗単元被配置成使用由上拉阻抗控制碼確定的阻抗值來(lái)上拉驅(qū)動(dòng)阻抗節(jié)點(diǎn)； 第二上拉阻抗単元，所述第二上拉阻抗単元被配置成使用由上拉阻抗控制電壓確定的阻抗值來(lái)上拉驅(qū)動(dòng)所述阻抗節(jié)點(diǎn)； 第一虛設(shè)上拉阻抗單元，所述第一虛設(shè)上拉阻抗單元采用與所述第一上拉阻抗単元相同的方式來(lái)被配置成上拉驅(qū)動(dòng)第一節(jié)點(diǎn)； 第二虛設(shè)上拉阻抗単元，所述第二虛設(shè)上拉阻抗單元采用與所述第二上拉阻抗単元相同的方式來(lái)被配置成上拉驅(qū)動(dòng)所述第一節(jié)點(diǎn)； 第一下拉阻抗単元，所述第一下拉阻抗単元被配置成使用由下拉阻抗控制碼確定的阻抗值來(lái)下拉驅(qū)動(dòng)所述第一節(jié)點(diǎn)； 第二下拉阻抗単元，所述第二下拉阻抗単元被配置成使用由下拉阻抗控制電壓確定的阻抗值來(lái)下拉驅(qū)動(dòng)所述第一節(jié)點(diǎn)； 上拉比較電路，所述上拉比較電路被配置成比較所述阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示所述阻抗節(jié)點(diǎn)的電壓是否大于所述參考電壓的第一遞增/遞減信號(hào)，以及產(chǎn)生所述上拉阻抗控制電壓，所述上拉阻抗控制電壓具有與所述阻抗節(jié)點(diǎn)的電壓和所述參考電壓之間的差相對(duì)應(yīng)的電壓電平； 下拉比較電路，所述下拉比較電路被配置成比較所述第一節(jié)點(diǎn)的電壓電平與所述參考電壓的電壓電平，產(chǎn)生指示所述第一節(jié)點(diǎn)的電壓是否大于所述參考電壓的第二遞增/遞減信號(hào)，以及產(chǎn)生所述下拉阻抗控制電壓，所述下拉阻抗控制電壓具有與所述第一節(jié)點(diǎn)的電壓和所述參考電壓之間的差相對(duì)應(yīng)的電壓電平； 上拉計(jì)數(shù)器単元，所述上拉計(jì)數(shù)器単元被配置成響應(yīng)于所述第一遞增/遞減信號(hào)而增加或減小所述上拉阻抗控制碼的值；以及 下拉計(jì)數(shù)器単元，所述下拉計(jì)數(shù)器単元被配置成響應(yīng)于所述第二遞增/遞減信號(hào)而增加或減小所述下拉阻抗控制碼的值。
16.一種阻抗控制電路,包括: 第一上拉阻抗単元，所述第一上拉阻抗単元被配置成使用由上拉阻抗控制碼的第一比特組確定的阻抗值來(lái)上拉驅(qū)動(dòng)阻抗節(jié)點(diǎn)； 第二上拉阻抗単元，所述第二上拉阻抗単元被配置成使用響應(yīng)于不包括在所述上拉阻抗控制碼的第一比特組中的所述上拉阻抗控制碼的其余比特與上拉阻抗控制電壓中的一個(gè)而確定的阻抗值，來(lái)上拉驅(qū)動(dòng)所述阻抗節(jié)點(diǎn)； 第一虛設(shè)上拉阻抗單元，所述第一虛設(shè)上拉阻抗單元采用與所述第一上拉阻抗単元相同的方式來(lái)被配置成上拉驅(qū)動(dòng)第一節(jié)點(diǎn)； 第二虛設(shè)上拉阻抗単元，所述第二虛設(shè)上拉阻抗單元采用與所述第二上拉阻抗単元相同的方式來(lái)被配置成上拉驅(qū)動(dòng)所述第一節(jié)點(diǎn)； 第一下拉阻抗単元，所述第一下拉阻抗単元被配置成使用由下拉阻抗控制碼的第一比特組確定的阻抗值來(lái)下拉驅(qū)動(dòng)所述第一節(jié)點(diǎn)； 第二下拉阻抗単元，所述第二下拉阻抗単元被配置成使用響應(yīng)于不包括在所述下拉阻抗控制碼的第一比特組中的所述下拉阻抗控制碼的其余比特與下拉阻抗控制電壓中的一個(gè)而確定的阻抗值，來(lái)下拉驅(qū)動(dòng)所述第一節(jié)點(diǎn)； 上拉比較電路，所述上拉比較電路被配置成比較所述阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示所述阻抗節(jié)點(diǎn)的電壓是否大于所述參考電壓的第一遞增/遞減信號(hào)，以及產(chǎn)生所述上拉阻抗控制電壓，所述上拉阻抗控制電壓具有與所述阻抗節(jié)點(diǎn)的電壓和所述參考電壓之間的差相對(duì)應(yīng)的電壓電平； 下拉比較電路，所述下拉比較電路被配置成比較所述第一節(jié)點(diǎn)的電壓電平與所述參考電壓的電平，產(chǎn)生指示所述第一節(jié)點(diǎn)的電壓是否大于所述參考電壓的第二遞增/遞減信號(hào)，以及產(chǎn)生所述下拉阻抗控制電壓，所述下拉阻抗控制電壓具有與所述第一節(jié)點(diǎn)的電壓和所述參考電壓之間的差相對(duì)應(yīng)的電壓電平； 上拉計(jì)數(shù)器単元，所述上拉計(jì)數(shù)器単元被配置成響應(yīng)于所述第一遞增/遞減信號(hào)而增加或減小所述上拉阻抗控制碼的值；以及 下拉計(jì)數(shù)器単元，所述下拉計(jì)數(shù)器単元被配置成響應(yīng)于所述第二遞增/遞減信號(hào)而增加或減小所述下拉阻抗控制碼的值。
17.按權(quán)利要求16所述的阻抗控制電路，其中，所述第二上拉阻抗単元在所述阻抗節(jié)點(diǎn)的電壓處在上拉臨界范圍之外時(shí)響應(yīng)于所述上拉阻抗控制碼的所述其余比特而受控制，并且所述第二上拉阻抗単元在所述阻抗節(jié)點(diǎn)的電壓處在上拉臨界范圍之內(nèi)時(shí)響應(yīng)于所述上拉阻抗控制電壓而受控制， 其中，所述第二下拉阻抗単元在所述第一節(jié)點(diǎn)的電壓處在下拉臨界范圍之外時(shí)響應(yīng)于所述下拉阻抗控制碼的所述其余比特而受控制，并且所述第二下拉阻抗単元在所述第一節(jié)點(diǎn)的電壓處在下拉臨界范圍之內(nèi)時(shí)響應(yīng)于所述下拉阻抗控制電壓而受控制。
18.按權(quán)利要求16所述的阻抗控制電路， 其中，所述上拉計(jì)數(shù)器単元在所述阻抗節(jié)點(diǎn)的電壓處在上拉臨界范圍之外時(shí)執(zhí)行増加或減小所述上拉阻抗控制碼的值的操作，并且在所述阻抗節(jié)點(diǎn)的電壓處在上拉臨界范圍之內(nèi)時(shí)中斷増加或減小所述上拉阻抗控制碼的值的操作，以及 其中，所述下拉計(jì)數(shù)器単元在所述第一節(jié)點(diǎn)的電壓處在下拉臨界范圍之外時(shí)執(zhí)行増加或減小所述下拉阻抗控制碼的值的操作，并且在所述第一節(jié)點(diǎn)的電壓處在下拉臨界范圍之內(nèi)時(shí)中斷増加或減小所述下拉阻抗控制碼的值的操作。
19.按權(quán)利要求16所述的阻抗控制電路，還包括: 上拉控制単元，所述上拉控制單元被配置成將所述上拉阻抗控制碼的第一比特組輸出到所述第一上拉阻抗単元，當(dāng)所述阻抗節(jié)點(diǎn)的電壓處在上拉臨界范圍之外時(shí)將所述上拉阻抗控制碼的其余比特輸出到所述第二上拉阻抗単元，以及當(dāng)所述阻抗節(jié)點(diǎn)的電壓處在上拉臨界范圍之內(nèi)時(shí)將所述上拉阻抗控制電壓輸出到所述第二上拉阻抗単元；以及 下拉控制単元，所述下拉控制單元被配置成將所述下拉阻抗控制碼的第一比特組輸出到所述第一下拉阻抗単元，當(dāng)所述第一節(jié)點(diǎn)的電壓處在下拉臨界范圍之外時(shí)將所述下拉阻抗控制碼的其余比特輸出到所述第二下拉阻抗単元，以及當(dāng)所述第一節(jié)點(diǎn)的電壓處在下拉臨界范圍之內(nèi)時(shí)將所述下拉阻抗控制電壓輸出到所述第二下拉阻抗単元。
20.按權(quán)利要求17所 述的阻抗控制電路，其中，所述上拉臨界范圍是比所述參考電壓的電壓電平大的電壓與小于比所述參考電壓大第一值的電壓電平的電壓之間的范圍，并且所述下拉臨界范圍是比所述參考電壓的電壓電平大的電壓與小于比所述參考電壓大第一值的電壓電平的電壓之間的范圍。
21.一種半導(dǎo)體器件,還包括: 阻抗控制電路，所述阻抗控制電路被配置成產(chǎn)生用于確定終結(jié)阻抗值的阻抗控制碼和阻抗控制電壓；以及 終結(jié)電路，所述終結(jié)電路被配置成使用響應(yīng)于所述阻抗控制碼和所述阻抗控制電壓的阻抗值來(lái)終結(jié)接ロ焊盤(pán)， 其中，所述阻抗控制電路包括: 第一阻抗單元，所述第一阻抗單元被配置成使用由所述阻抗控制碼的第一比特組確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)； 第二阻抗單元，所述第二阻抗單元被配置成使用響應(yīng)于不包括在所述第一比特組中的阻抗控制碼的其余比特與所述阻抗控制電壓中的ー個(gè)而確定的阻抗值，來(lái)終結(jié)所述阻抗節(jié)點(diǎn)； 比較電路，所述比較電路被配置成比較所述阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示所述阻抗節(jié)點(diǎn)的電壓是否大于所述參考電壓的遞增/遞減信號(hào)，以及產(chǎn)生所述阻抗控制電壓，所述阻抗控制電壓具有與所述阻抗節(jié)點(diǎn)的電壓和所述參考電壓之間的差相對(duì)應(yīng)的電壓電平；以及計(jì)數(shù)器単元，所述計(jì)數(shù)器単元被配置成響應(yīng)于所述遞增/遞減信號(hào)而增加或減小所述阻抗控制碼的值。
22.按權(quán)利要求21所述的半導(dǎo)體器件，其中，所述第二阻抗單元在所述阻抗節(jié)點(diǎn)的電壓處在臨界范圍之外時(shí)響應(yīng)于所述阻抗控制碼的所述其余比特而受控制，并且所述第二阻抗單元在所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之內(nèi)時(shí)響應(yīng)于所述阻抗控制電壓而受控制。
23.按權(quán)利要求21所述的半導(dǎo)體器件， 其中，所述第一阻抗單元包括多個(gè)電阻器，所述多個(gè)電阻器并聯(lián)連接到所述阻抗節(jié)點(diǎn)，并響應(yīng)于所述阻抗控制碼的第一比特組的各個(gè)比特而被導(dǎo)通和關(guān)斷，以及 其中，所述第二阻抗單元包括至少ー個(gè)電阻器，所述至少一個(gè)電阻器并聯(lián)連接到所述阻抗節(jié)點(diǎn)，在所述阻抗節(jié)點(diǎn)的電壓處在臨界范圍之外時(shí)響應(yīng)于所述阻抗控制碼的其余比特而被導(dǎo)通和關(guān)斷，并且在所述阻抗節(jié)點(diǎn)的電壓處在臨界范圍之內(nèi)時(shí)響應(yīng)于所述阻抗控制電壓而改變阻抗值。
24.按權(quán)利要求21所述的半導(dǎo)體器件，其中，所述終結(jié)電路包括: 第一終結(jié)單元，所述第一終結(jié)單元被配置成使用由輸入的所述阻抗控制碼的第一比特組確定的阻抗值來(lái)終結(jié)所述接ロ焊盤(pán)；以及 第二終結(jié)單元，所述第二終結(jié)單元被配置成當(dāng)所述阻抗控制碼的其余比特輸入時(shí)使用由所述阻抗控制碼的其余比特確定的阻抗值來(lái)終結(jié)所述接ロ焊盤(pán)，并且當(dāng)所述阻抗控制電壓輸入時(shí)使用由所述阻抗控制電壓確定的阻抗值來(lái)終結(jié)所述接ロ焊盤(pán)。
25.按權(quán)利要求24所述的半導(dǎo)體器件， 其中，所述第一終結(jié)單元 包括多個(gè)電阻器，所述多個(gè)電阻器并聯(lián)連接到所述接ロ焊盤(pán)，并響應(yīng)于所述阻抗控制碼的第一比特組的各個(gè)比特而被導(dǎo)通利關(guān)斷，以及 其中，所述第二終結(jié)單元包括至少ー個(gè)電阻器，所述至少一個(gè)電阻器并聯(lián)連接到所述接ロ焊盤(pán)，并響應(yīng)于所述阻抗控制碼的其余比特而被導(dǎo)通和關(guān)斷，或響應(yīng)于所述阻抗控制電壓而改變阻抗值。
26.一種阻抗控制電路,包括: 第一阻抗單元，所述第一阻抗單元被配置成使用由阻抗控制碼的第一比特組確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)； 第二阻抗單元，所述第二阻抗單元被配置成使用響應(yīng)于不包括在所述第一比特組中的阻抗控制碼的第二比特組與阻抗控制電壓中的ー個(gè)而確定的阻抗值，來(lái)終結(jié)所述阻抗節(jié)點(diǎn)； 比較電路，所述比較電路被配置成比較所述阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示所述阻抗節(jié)點(diǎn)的電壓是否大于所述參考電壓的遞增/遞減信號(hào)，以及產(chǎn)生所述阻抗控制電壓，所述阻抗控制電壓具有與所述阻抗節(jié)點(diǎn)的電壓電平和所述參考電壓之間的差相對(duì)應(yīng)的電壓電平；以及 計(jì)數(shù)器単元，所述計(jì)數(shù)器単元被配置成響應(yīng)于所述遞增/遞減信號(hào)而增加或減小所述阻抗控制碼的值。
27.按權(quán)利要求26所述的阻抗控制電路，其中，所述第二阻抗單元在所述阻抗節(jié)點(diǎn)的電壓處在臨界范圍之外時(shí)響應(yīng)于所述阻抗控制碼的第二比特組而受控制，并且所述第二阻抗單元在所述阻抗節(jié)點(diǎn)的電壓處在所述臨界范圍之內(nèi)時(shí)響應(yīng)于所述阻抗控制電壓而受控制。
28.按權(quán)利要求27所述的阻抗控制電路，其中，所述臨界范圍是比所述參考電壓的電壓電平大的電壓與 小于比所述參考電壓大第一值的電壓電平小的電壓之間的范圍。
全文摘要
本發(fā)明公開(kāi)了一種阻抗控制電路，包括第一阻抗單元，第一阻抗單元被配置成使用由阻抗控制碼確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)；第二阻抗單元，第二阻抗單元被配置成使用由阻抗控制電壓確定的阻抗值來(lái)終結(jié)阻抗節(jié)點(diǎn)；比較電路，比較電路被配置成比較阻抗節(jié)點(diǎn)的電壓電平與參考電壓的電壓電平，產(chǎn)生指示阻抗節(jié)點(diǎn)的電壓是否大于參考電壓的遞增/遞減信號(hào)，以及產(chǎn)生阻抗控制電壓，阻抗控制電壓具有與阻抗節(jié)點(diǎn)的電壓和參考電壓之間的差相對(duì)應(yīng)的電壓電平；以及計(jì)數(shù)器單元，計(jì)數(shù)器單元被配置成響應(yīng)于遞增/遞減信號(hào)而增加或減小阻抗控制碼的值。
文檔編號(hào)H03H11/30GK103095248SQ201210260759
公開(kāi)日2013年5月8日 申請(qǐng)日期2012年7月26日 優(yōu)先權(quán)日2011年11月8日
發(fā)明者李智王 申請(qǐng)人:愛(ài)思開(kāi)海力士有限公司