專利名稱：具有自動(dòng)時(shí)鐘對(duì)準(zhǔn)的數(shù)字pll的制作方法
具有自動(dòng)時(shí)鐘對(duì)準(zhǔn)的數(shù)字PLL
背景技術(shù)：
鎖相環(huán)(PLL)是很多現(xiàn)代通信電路的重要部件。在無(wú)線信號(hào)的傳輸期間，該無(wú)線信號(hào)的頻率和相位可能變得失真，導(dǎo)致所傳輸?shù)妮d波信號(hào)和接收器的載波信號(hào)之間的差異。PLL通過(guò)根據(jù)參考信號(hào)來(lái)調(diào)節(jié)設(shè)備中所使用的載波信號(hào)的相位和頻率，在接收器的載波信號(hào)與所傳輸?shù)妮d波信號(hào)之間實(shí)現(xiàn)同步。
圖Ia示出了示例性鎖相環(huán)(PLL)IOO的簡(jiǎn)化的框圖。PLL 100包含被配置為生成RF頻帶中的數(shù)字可變時(shí)鐘信號(hào)(CLKV)的數(shù)控振蕩器(DCO) 106，所述信號(hào)被提供至分頻器鏈110和反饋路徑112。分頻器鏈110被配置為將可變時(shí)鐘信號(hào)CLKV分頻，以生成不同時(shí)鐘域中(即具有不同頻率)的多個(gè)輸出時(shí)鐘信號(hào)clk_outl、clk_out2等，所述輸出時(shí)鐘信號(hào)作為PLL 100的輸出被提供。不同的輸出時(shí)鐘信號(hào)可被提供至極性調(diào)制器傳輸鏈中的不同部件，例如被配置為在高頻操作的模擬部件(如DC0、DPA)和被配置為在較低頻率操作的數(shù)字部件。反饋路徑112包含時(shí)間到數(shù)字轉(zhuǎn)換器(TDC) 108，其被配置為接收可變時(shí)鐘信號(hào)CLKV和參考信號(hào)REF。參考信號(hào)REF的重定時(shí)可通過(guò)確定可變時(shí)鐘信號(hào)CLKV與參考時(shí)鐘REF之間的相位差來(lái)執(zhí)行?；谒?jì)算的差，對(duì)相位檢測(cè)器102的輸出作出調(diào)整。相位檢測(cè)器102的輸出被提供至環(huán)路濾波器104，其對(duì)該輸出進(jìn)行濾波，之后該輸出在DCO 106處被接收。該P(yáng)LL反饋環(huán)路將可變時(shí)鐘信號(hào)CLKV與參考時(shí)鐘REF同步(也就是，使可變時(shí)鐘信號(hào)CLKV的頻率“跟蹤”參考信號(hào)REF)。通常，在PLL的各種輸出時(shí)鐘信號(hào)之間存在延遲(例如，由于各種模擬元件如DC0、分頻器、四重開(kāi)關(guān)、緩沖器、電平移位器中的傳播和/或穩(wěn)定(settling)延遲)。圖Ib示出了與圖Ia的PLL相關(guān)聯(lián)的示例性時(shí)鐘時(shí)序圖114。特別地，圖Ib示出了參考信號(hào)REF和輸出自DCO 106的可變時(shí)鐘信號(hào)CLKV。在時(shí)間Ttl，可變時(shí)鐘信號(hào)CLKV異相于參考信號(hào)REF。然而，從時(shí)間Ttl到時(shí)間T1，可變時(shí)鐘信號(hào)的頻率被調(diào)整，從而跟隨參考信號(hào)REF。圖Ib還不出了通過(guò)可變時(shí)鐘信號(hào)CLKV的分頻而生成的第一輸出時(shí)鐘信號(hào)clk_outl和第二輸出時(shí)鐘信號(hào)clk_out2。如圖Ib所不,第一輸出時(shí)鐘信號(hào)clk_outl通過(guò)將可變時(shí)鐘信號(hào)CLKV除以二而生成，并且第二輸出信號(hào)clk_out2通過(guò)將可變時(shí)鐘信號(hào)CLKV除以四而生成。該時(shí)鐘信號(hào)在時(shí)間T2周圍呈現(xiàn)出時(shí)鐘歪斜，這可能有損于利用極性調(diào)制傳輸鏈傳輸?shù)男盘?hào)的傳輸質(zhì)量，在所述極性調(diào)制傳輸鏈中為了進(jìn)行適當(dāng)?shù)牟僮?，需要幅度調(diào)制(AM)和相位/頻率調(diào)制(PM/FM)路徑之間的密切對(duì)準(zhǔn)。


圖Ia示出了示例性數(shù)字鎖相環(huán)的框圖。圖Ib示出了與圖Ia的鎖相環(huán)相關(guān)聯(lián)的示例性時(shí)鐘時(shí)序圖。圖2示出了被配置為在不同時(shí)鐘域內(nèi)生成同步時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)(ADPLL)的第一實(shí)施例的框圖。圖3示出了被配置為在不同時(shí)鐘域內(nèi)生成同步時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)(ADPLL)的更詳細(xì)實(shí)施例的框圖。圖4示出了被配置為在不同時(shí)鐘域內(nèi)生成同步時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)(ADPLL)的具體實(shí)施例的框圖。圖5a示出了包含被配置為在不同時(shí)鐘域內(nèi)生成同步時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)的極性傳輸電路的第一實(shí)施例的框圖。圖5b不出了與圖5a的數(shù)字鎖相環(huán)的不例性時(shí)鐘信號(hào)相對(duì)應(yīng)的信號(hào)圖。圖6示出了包含被配置為在多個(gè)不同的時(shí)鐘域內(nèi)生成時(shí)間對(duì)準(zhǔn)的時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)的極性傳輸電路的更詳細(xì)框圖。
圖7是被配置為將時(shí)間延遲引入可變時(shí)鐘信號(hào)的示例性可編程延遲線的更詳細(xì)框圖。圖8a示出了如本文提供的時(shí)鐘分頻器電路的示例性框圖。圖8b示出了與圖8a的時(shí)鐘分頻器電路相關(guān)的示例性時(shí)鐘時(shí)序圖。圖9a示出了極性發(fā)射機(jī)的實(shí)施例，示出了時(shí)鐘分頻器電路的輸出被提供至幅度調(diào)制路徑和相位調(diào)制路徑。圖9b示出了輸入至?xí)r鐘分頻器以及輸出自時(shí)鐘分頻器的時(shí)鐘信號(hào)的時(shí)序圖。圖10示出了包含于數(shù)字鎖相環(huán)中的時(shí)鐘同步單元的更詳細(xì)實(shí)施例。圖11是示出用于防止傳輸鏈中的重調(diào)制的方法的附加實(shí)施例的流程圖。
具體實(shí)施例方式本發(fā)明現(xiàn)將參考附圖進(jìn)行描述，其中相同的參考數(shù)字始終用于指代相同的元件，以及其中所示出的結(jié)構(gòu)和設(shè)備并不一定按比例繪制。本公開(kāi)的某些方面提供于一種具有延遲對(duì)準(zhǔn)元件的數(shù)字鎖相環(huán)(ADPLL)，其生成跨越多個(gè)不同時(shí)鐘域(例如具有不同的頻率值)的多個(gè)時(shí)間對(duì)準(zhǔn)的時(shí)鐘信號(hào)。在一個(gè)實(shí)施例中，該方法和裝置包括具有數(shù)控振蕩器(DCO)的數(shù)字鎖相環(huán)，所述數(shù)控振蕩器被配置為生成可變時(shí)鐘信號(hào)，所述可變時(shí)鐘信號(hào)被分成根據(jù)兩個(gè)分離的時(shí)鐘域操作的兩個(gè)分離的信號(hào)路徑。第一信號(hào)路徑被配置為生成將該可變時(shí)鐘信號(hào)與參考信號(hào)同步的PLL反饋信號(hào)。第二信號(hào)路徑包括被配置為同步生成多個(gè)具有不同操作頻率的時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)的時(shí)鐘分頻器電路。相位檢測(cè)器監(jiān)視該可變時(shí)鐘信號(hào)與所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)之一之間的相位差并基于所檢測(cè)的相位差來(lái)生成控制信號(hào)，所述控制信號(hào)使可編程延遲元件選擇性地將延遲弓I入該第二信號(hào)路徑中，所述延遲以自動(dòng)將該輸出時(shí)鐘信號(hào)與所述可變時(shí)鐘信號(hào)時(shí)間對(duì)準(zhǔn)的方式偏移第二信號(hào)路徑中的信號(hào)的時(shí)鐘邊沿。因此，該時(shí)鐘分頻器具有生成獨(dú)立于PLL反饋信號(hào)但與所述可變時(shí)鐘信號(hào)同步的輸出時(shí)鐘信號(hào)的自由。圖2示出了被配置為生成位于不同時(shí)鐘域內(nèi)的時(shí)間對(duì)準(zhǔn)的同步輸出時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)(ADPLL) 200的第一實(shí)施例的框圖。如圖2所示，數(shù)字鎖相環(huán)200包含被配置為生成具有第一頻率(例如約2400MHz)的可變時(shí)鐘信號(hào)CLKV的數(shù)控振蕩器(DCO) 206。輸出自DC0206的可變時(shí)鐘信號(hào)CLKV被分成兩個(gè)分離的信號(hào)路徑。包含PLL反饋環(huán)路的第一信號(hào)路徑具有TDC218，其被配置為生成PLL反饋信號(hào)(例如重定時(shí)的時(shí)鐘信號(hào))，所述PLL反饋信號(hào)將所述可變時(shí)鐘信號(hào)與參考信號(hào)REF同步。第二信號(hào)路徑包括被配置為生成一個(gè)或多個(gè)輸出時(shí)鐘信號(hào)的時(shí)鐘分頻器電路214。在一個(gè)實(shí)施例中，分離的信號(hào)路徑可包含分離的時(shí)鐘域(例如，具有包含不同頻率的信號(hào))，因而提供根據(jù)第一時(shí)鐘域操作的第一時(shí)鐘信號(hào)和根據(jù)第二時(shí)鐘域操作的第二時(shí)鐘信號(hào)。PLL反饋環(huán)路與時(shí)鐘分頻器電路214之間的分離在時(shí)鐘分頻器電路214可以生成的可能頻率方面提供了更多的自由(例如，允許根據(jù)任意的整數(shù)執(zhí)行分頻)。時(shí)鐘對(duì)準(zhǔn)器210被配置為保證這兩個(gè)信號(hào)路徑之間的時(shí)鐘對(duì)準(zhǔn)以進(jìn)行PLL的合適操作。更特別地，耦合于DC0206的輸出的延遲對(duì)準(zhǔn)電路208包含可編程延遲線212，其被配置為接收輸出自分頻器220的第一分頻可變時(shí)鐘信號(hào)，并選擇性地將延遲引入該第一分頻可變時(shí)鐘信號(hào)中，從而導(dǎo)致延遲的時(shí)鐘信號(hào)。時(shí)鐘分頻器電路214接收該延遲的時(shí)鐘信號(hào)并通過(guò)同步地對(duì)該延遲的時(shí)鐘信號(hào)進(jìn)行分頻以生成分別具有等于或低于該延遲的時(shí)鐘信號(hào)的頻率的頻率的多個(gè)輸出時(shí)鐘信號(hào)而對(duì)延遲的可變時(shí)鐘信號(hào)進(jìn)行操作。通常，時(shí)鐘分頻器電路214可包括任意類型的控制狀態(tài)機(jī)。時(shí)鐘分頻器電路214可基于公共的分頻器信號(hào)(例如延遲的時(shí)鐘信號(hào))執(zhí)行分頻，使得該輸出時(shí)鐘信號(hào)被自動(dòng)地時(shí)間對(duì)準(zhǔn)。例如，時(shí)鐘分頻器電路214可包含同步分頻 器，其根據(jù)公共的時(shí)鐘信號(hào)(例如該延遲的時(shí)鐘信號(hào)或其整數(shù)分頻)抑制時(shí)鐘脈沖，以自動(dòng)引入相位調(diào)整并生成時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)。在一個(gè)實(shí)施例中，時(shí)鐘分頻器電路214被配置為通過(guò)時(shí)鐘門(mén)控方法自動(dòng)地生成時(shí)間對(duì)準(zhǔn)的同步時(shí)鐘信號(hào)，其中該時(shí)鐘分頻器電路214基于使能控制信號(hào)(例如在該使能控制信號(hào)的上升或下降時(shí)鐘沿)生成時(shí)鐘轉(zhuǎn)換(例如上升沿、下降沿)。在這樣的實(shí)施例中，使該延遲的時(shí)鐘信號(hào)經(jīng)過(guò)時(shí)鐘門(mén)控單元，其在一個(gè)實(shí)施例中可以恒為使能的，以在由時(shí)鐘分頻器電路214生成的該多個(gè)輸出時(shí)鐘信號(hào)之間提供相等的時(shí)鐘延遲。通常，時(shí)鐘門(mén)控方法的應(yīng)用允許根據(jù)不同的網(wǎng)格調(diào)整輸出時(shí)鐘信號(hào)的相位。舉例而言，可根據(jù)在輸出自分頻器220的第一分頻可變時(shí)鐘信號(hào)(例如700MHz的時(shí)鐘)的精細(xì)網(wǎng)格上或在由時(shí)鐘分頻器電路214生成的輸出時(shí)鐘信號(hào)(例如160MHz的時(shí)鐘)的較粗網(wǎng)格上來(lái)調(diào)整輸出時(shí)鐘信號(hào)的相位。所述多個(gè)輸出時(shí)鐘信號(hào)之一可從該時(shí)鐘分頻器電路214提供至?xí)r鐘對(duì)準(zhǔn)器210。時(shí)鐘對(duì)準(zhǔn)器210監(jiān)視該多個(gè)輸出時(shí)鐘信號(hào)之一以及輸出自DC0206(由重定時(shí)的時(shí)鐘信號(hào)所驅(qū)動(dòng)，以跟隨參考信號(hào)REF)的可變時(shí)鐘信號(hào)CLKV，并確定它們之間的相位差。基于該相位差，時(shí)鐘對(duì)準(zhǔn)器210生成控制信號(hào)CTRL，其被提供至可編程延遲線212。該控制信號(hào)使該可編程延遲線212將時(shí)間延遲引入/調(diào)整至該分頻可變時(shí)鐘信號(hào)中，之后其被輸入至?xí)r鐘分頻器電路214，從而間接地控制時(shí)間延遲到該輸出時(shí)鐘信號(hào)中的選擇性引入，使得該輸出時(shí)鐘信號(hào)與該可變時(shí)鐘信號(hào)自動(dòng)時(shí)間對(duì)準(zhǔn)(例如，該輸出時(shí)鐘信號(hào)具有與該可變時(shí)鐘信號(hào)的上升或下降沿對(duì)準(zhǔn)的上升或下降沿)。在一個(gè)實(shí)施例中，時(shí)鐘對(duì)準(zhǔn)器210包含相位檢測(cè)器，其被配置為監(jiān)視可變時(shí)鐘信號(hào)CLKV以及所述多個(gè)輸出時(shí)鐘信號(hào)clk_0Utl、clk_0Ut2等之一的上升或下降沿，并基于此生成控制信號(hào)CTRL，該控制信號(hào)調(diào)整可編程延遲線212的延遲，直至可變時(shí)鐘信號(hào)CLKV與所述多個(gè)輸出時(shí)鐘信號(hào)之一的上升或下降沿在時(shí)間上對(duì)準(zhǔn)。因此,通過(guò)以下方式生成PLL200的輸出時(shí)鐘信號(hào)clk_outl、clk_out2 :引入將可變時(shí)鐘信號(hào)的時(shí)鐘沿與輸出時(shí)鐘信號(hào)的時(shí)鐘沿相對(duì)準(zhǔn)的時(shí)間延遲，并基于公共時(shí)鐘信號(hào)對(duì)延遲的時(shí)鐘信號(hào)進(jìn)行分頻。這種同步導(dǎo)致具有匹配的時(shí)鐘路徑延遲的輸出時(shí)鐘信號(hào)。例如，延遲線212將時(shí)間延遲引入延遲的時(shí)鐘信號(hào)中，該時(shí)間延遲導(dǎo)致由延遲的時(shí)鐘信號(hào)生成的第一輸出信號(hào)clk_outl具有與由延遲的時(shí)鐘信號(hào)生成的第二時(shí)鐘信號(hào)clk_out2相同的時(shí)鐘延遲。在一個(gè)實(shí)施例中，所述多個(gè)輸出時(shí)鐘信號(hào)還被提供至?xí)r鐘同步單元216，之后作為來(lái)自數(shù)字鎖相環(huán)200的輸出clk_outl’、clk_out2’(它們可分別與clk_outl、clk_out2相同或不同)被提供。該時(shí)鐘同步單元216被配置為利用所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘中的一個(gè)或多個(gè)來(lái)生成重定時(shí)的時(shí)鐘信號(hào)CLKR，以對(duì)參考時(shí)鐘REF進(jìn)行重采樣，以便生成用作ADPLL環(huán)路的主時(shí)鐘的重定時(shí)的時(shí)鐘信號(hào)CLKR。在一個(gè)實(shí)施例中，重定時(shí)的時(shí)鐘信號(hào)CLKR可包括輸出clk_outl,、或clk_out2’之一，以下將更詳細(xì)描述。
重定時(shí)的時(shí)鐘信號(hào)CLKR被提供至相位檢測(cè)器202。重定時(shí)的時(shí)鐘信號(hào)CLKR使相位檢測(cè)器202生成輸出信號(hào)，其在調(diào)整輸出自DCO 206的可變時(shí)鐘信號(hào)CLKV的頻率和/或相位之前由環(huán)路濾波器204濾波?？勺儠r(shí)鐘信號(hào)的頻率和/或相位的調(diào)整使得該可變時(shí)鐘信號(hào)跟隨參考信號(hào)REF。在一個(gè)實(shí)施例中，時(shí)鐘同步單元可包含TDC 218。圖3示出了被配置為生成位于不同時(shí)鐘域內(nèi)的時(shí)間對(duì)準(zhǔn)的同步輸出時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)(ADPLL)300的更詳細(xì)實(shí)施例的框圖。如圖3所示，頻率命令字(FCW)在參考相位累加器302被接收，以建立目標(biāo)可變時(shí)鐘信號(hào)頻率。輸出自DCO 308的可變時(shí)鐘信號(hào)CLKV被提供至TDC 322和分頻器312。如上所述，分頻器312生成被提供至延遲線316的分頻可變時(shí)鐘信號(hào)，延遲線316將可變時(shí)間延遲(由時(shí)鐘對(duì)準(zhǔn)器314控制)引入該分頻可變時(shí)鐘信號(hào)CLKV，之后將延遲的時(shí)鐘信號(hào)提供至?xí)r鐘分頻器電路318，時(shí)鐘分頻器電路318生成多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)clk_outl、clk_out2等。該時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)clk_outl、clk_out2被提供至?xí)r鐘同步單元320,時(shí)鐘同步單元320可耦合至TDC 322并被配置為利用輸出時(shí)鐘信號(hào)clk_outl’、clk_out2’等中的一個(gè)或多個(gè)對(duì)參考時(shí)鐘REF進(jìn)行重定時(shí)(例如，對(duì)參考時(shí)鐘REF過(guò)采樣并生成重定時(shí)的時(shí)鐘信號(hào)CLKR)。TDC 322被配置為確定可變時(shí)鐘CLKV與參考時(shí)鐘REF之間的時(shí)間延遲誤差(例如重定時(shí)誤差)并將對(duì)應(yīng)于該重定時(shí)誤差的數(shù)字信號(hào)提供至參考相位檢測(cè)器304，以補(bǔ)償系統(tǒng)的量化誤差。在圖3所示的實(shí)施例中，數(shù)字鎖相環(huán)包含由加法器所組成的參考相位檢測(cè)器304，所述加法器被配置為根據(jù)圖示的符號(hào)(正號(hào)未示出，負(fù)號(hào)在來(lái)自寄存器324的輸入上示出)將接收自相位累加器302、TDC 322和寄存器324的信號(hào)相加?？勺儠r(shí)鐘信號(hào)CLKV還被提供至計(jì)數(shù)器310。計(jì)數(shù)器310的輸出由寄存器324利用重定時(shí)的時(shí)鐘信號(hào)CLKR采樣，以保證重定時(shí)的時(shí)鐘信號(hào)與該可變時(shí)鐘信號(hào)之間的同步(例如，該重定時(shí)的時(shí)鐘信號(hào)對(duì)計(jì)數(shù)器310的輸出進(jìn)行欠采樣，使得利用同一時(shí)鐘可以實(shí)現(xiàn)參考信號(hào)與振蕩器的相位的對(duì)比)。寄存器324的輸出被提供至相位檢測(cè)器304，相位檢測(cè)器304生成輸出信號(hào)，所述輸出信號(hào)被環(huán)路濾波器306濾波，之后調(diào)整DCO的操作以生成跟隨該參考信號(hào)的可變時(shí)鐘信號(hào)CLKV。圖4示出了被配置為生成位于不同時(shí)鐘域內(nèi)的同步輸出時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)(ADPLL)400的具體實(shí)施例的框圖。如圖4所示，數(shù)控振蕩器(DCO)402被配置為生成具有兩倍于(2 X) RF通道頻率的振蕩頻率(例如 4900MHz)的可變時(shí)鐘信號(hào)CLKV。該可變時(shí)鐘信號(hào)CLKV被提供至分別被配置為生成具有不同時(shí)鐘域的信號(hào)的第一和第二分頻器。包含除二分頻器的第一分頻器404耦合于DCO 402的輸出與時(shí)鐘對(duì)準(zhǔn)器408之間。第一分頻器404將可變時(shí)鐘信號(hào)的頻率除以2，以生成具有是可變時(shí)鐘信號(hào)的頻率的1/2的頻率(例如 2450MHz)的RF頻率信號(hào)(clkdco_diV2)。第二分頻器406被耦合于DCO 402的輸出與可編程延遲線410之間。在一個(gè)實(shí)施例中，第二分頻器406包含除7分頻器，其被配置為將可變時(shí)鐘信號(hào)的頻率除以7，以生成具有是可變時(shí)鐘信號(hào)的頻率的1/7的頻率(例如 700MHz)的信號(hào)(clkdc0_div7)。因而，第一和第二分頻器將可變時(shí)鐘信號(hào)分成兩個(gè)不同的分離時(shí)鐘域，一個(gè)被除以2，以生成用于PLL的反饋信號(hào)，以及一個(gè)被除以7，以生成被提供至可編程延遲線410的時(shí)鐘信號(hào)。為了同步分離時(shí)鐘域內(nèi)的信號(hào)，可編程延遲線410被配置為將延遲引入除以7的時(shí)鐘信號(hào)(clkdco_div7)?？删幊萄舆t線410的輸出連接至包含恒為使能的時(shí)鐘門(mén)控單元的時(shí)鐘分頻器電路412。該時(shí)鐘分頻器電路412根據(jù)時(shí)鐘信號(hào)clkdco_diV7通過(guò)時(shí)鐘門(mén)控以同步的方式生成輸出時(shí)鐘信號(hào)(例如用于調(diào)制路徑)。例如，使時(shí)鐘信號(hào)clkdC0_div7經(jīng)過(guò)該時(shí)鐘門(mén)控單元，以具有與除以4的時(shí)鐘clkana_tdcl60和clkoff_tdcl60 (例如分別具有 160MHz的頻率)相同的延遲。在圖4中，時(shí)鐘分頻器電路412被配置為生成用于ADPLL的相位調(diào)制路徑的時(shí)鐘(clkdco_div7、clkana_160、clkoff_160)和用于DCO的時(shí)鐘(被示·為虛線)。調(diào)制時(shí)鐘(clk_div7、clkana_160、clkoff_160)被饋送至?xí)r鐘同步單兀414(例如在TDC416中)，其中它們被用于對(duì)參考時(shí)鐘REF重采樣，以生成重定時(shí)的時(shí)鐘clkr_160，重定時(shí)的時(shí)鐘clkr_160用作ADPLL環(huán)路的主時(shí)鐘。在一個(gè)實(shí)施例中，參考時(shí)鐘REF(例如26MHz)首先與clkdco_div2(例如2450MHz)同步，并且然后與clk_div7 (例如700MHz)同步，以及然后與160MHz的時(shí)鐘(例如clkana_160)同步，以生成與調(diào)制路徑時(shí)鐘相對(duì)準(zhǔn)的重定時(shí)的時(shí)鐘clkr_160。時(shí)鐘對(duì)準(zhǔn)器408利用相位檢測(cè)器來(lái)監(jiān)視時(shí)鐘信號(hào)clkdco_div2和clkdco_div7的上升(或下降)沿。根據(jù)相位檢測(cè)器的輸出，時(shí)鐘對(duì)準(zhǔn)器408調(diào)整位于時(shí)鐘分頻器電路412上游的可編程延遲線410，直至所監(jiān)視的時(shí)鐘的邊沿在一個(gè)延遲線級(jí)延遲的精度內(nèi)被對(duì)準(zhǔn)。這導(dǎo)致ADPLL環(huán)路主時(shí)鐘CLKR_160與調(diào)制路徑時(shí)鐘相對(duì)準(zhǔn)。圖5a示出了包含被配置為生成位于不同時(shí)鐘域內(nèi)的時(shí)間對(duì)準(zhǔn)的同步輸出時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)(ADPLL) 516的極性傳輸電路500的第一實(shí)施例的框圖。盡管極性傳輸電路500被圖示為極性發(fā)射機(jī)，但應(yīng)當(dāng)理解ADPLL還可包括于其它的傳輸電路(諸如例如極性收發(fā)機(jī))之內(nèi)。如圖5a所示，極性傳輸電路500包含基帶處理器502，其被配置為根據(jù)要被傳輸?shù)臄?shù)字輸入信號(hào)Sin生成正交的同相位(I)和正交相位(Q)碼元。直角坐標(biāo)至極坐標(biāo)轉(zhuǎn)換器504被配置為接收I/Q碼元并根據(jù)其生成數(shù)字幅度調(diào)制(AM)信號(hào)P和相位/頻率調(diào)制(PM/FM)信號(hào)Φ。在一個(gè)實(shí)施例中，直角坐標(biāo)至極坐標(biāo)轉(zhuǎn)換器504可包含CORDIC (坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算機(jī))，其被配置為將I/Q基帶信號(hào)的幅度轉(zhuǎn)換為等價(jià)的極性言號(hào)。數(shù)字AM信號(hào)P沿著包含多個(gè)幅度調(diào)制部件506 (例如插值器、數(shù)模轉(zhuǎn)換器等)的第一信號(hào)路徑被傳輸。PM/FM信號(hào)Φ沿著包含相位至頻率轉(zhuǎn)換器514的第二信號(hào)路徑被傳輸。該相位至頻率轉(zhuǎn)換器514生成直接驅(qū)動(dòng)DC0518的操作的前饋(或直接頻率調(diào)制信號(hào))yf。該相位至頻率轉(zhuǎn)換器514還生成補(bǔ)償頻率y。信號(hào)，其在一個(gè)實(shí)施例中可被加到頻率命令字(FCW)。FCW被提供至數(shù)字PLL516。由第一和第二信號(hào)路徑所攜帶的信號(hào)被混合電路508 (例如功率放大器)組合，以形成輸出信號(hào)Sotp,其被提供至一個(gè)或多個(gè)放大級(jí)510，之后被天線512接收以用于無(wú)線傳輸。在一個(gè)實(shí)施例中，DCO 518可被配置為生成在高于RF輸出頻率(例如4800MHz)的頻率下操作的可變時(shí)鐘信號(hào)。這種操作可有利于防止例如傳輸言號(hào)與其它通信信號(hào)帶之間的干擾(例如串?dāng)_)。在這種實(shí)施例中，DCO 518可耦合至一個(gè)或多個(gè)分頻器520、522，其被配置為將該可變時(shí)鐘信號(hào)進(jìn)行分頻，以生成如上所述的具有不同時(shí)鐘域的信號(hào)。特別地，DCO 518被耦合至第一分頻器520，其被配置為將該可變時(shí)鐘信號(hào)進(jìn)行分頻，以生成作為被提供至混合器508的載波信號(hào)的RF輸出信號(hào)，以及耦合至第二分頻器522，其被配置為將該可變時(shí)鐘信號(hào)進(jìn)行分頻，以生成一信號(hào)，該信號(hào)被提供至可編程延遲線524，之后被提供至配置為生成多個(gè)輸出時(shí)鐘信號(hào)clk_outl和clk_out2的時(shí)鐘分頻器電路528。時(shí)鐘對(duì)準(zhǔn)器526接收輸出自第一分頻器520的信號(hào)以及輸出自時(shí)鐘分頻器電路528的信號(hào)，并基于RF輸出信號(hào)和一個(gè)或多個(gè)輸出時(shí)鐘信號(hào)之間的相位差來(lái)生成控制信號(hào)CTRL?？刂菩盘?hào)CTRL操作該可編程延遲線524以選擇性地將時(shí)間延遲引入輸出自第二分 頻器522的可變時(shí)鐘信號(hào)。時(shí)鐘分頻器電路528可進(jìn)一步被配置為生成包括大范圍的不同的降頻信號(hào)的一個(gè)或多個(gè)附加的較低頻率信號(hào)(例如clk_out3等)，其可在整個(gè)極性傳輸電路500中(例如在極性傳輸電路的數(shù)字部分)使用。在各種實(shí)施例中，該一個(gè)或多個(gè)附加的較低頻率信號(hào)可由極性傳輸電路500中的不同部件使用。例如，在一個(gè)實(shí)施例中，DCO 518可被配置為生成操作于4804-4960MHZ的可變時(shí)鐘信號(hào)。第一分頻器520可被配置為將該可變時(shí)鐘信號(hào)除以2，以生成操作于2402-2480MHZ的RF輸出信號(hào)(載波信號(hào))。第二分頻器522可被配置為將4802-4960MHZ的可變時(shí)鐘信號(hào)除以7，以生成具有近似686-709MHZ頻率的分頻可變時(shí)鐘信號(hào)。時(shí)鐘分頻器電路528可被配置為進(jìn)一步將第二分頻器522的輸出(具有近似686-709的頻率)進(jìn)行分頻，例如除以2以及4，以生成提供至極性傳輸電路的相位和/或幅度路徑的輸出時(shí)鐘信號(hào)(圖5a示出了輸出信號(hào)被提供至幅度路徑，而不是相位路徑)。圖5b不出了與極性傳輸電路500的不例性時(shí)鐘信號(hào)相對(duì)應(yīng)的信號(hào)圖。如圖5b所示，時(shí)間延遲Δ t在時(shí)鐘分頻器生成輸出時(shí)鐘信號(hào)clk_outl和clk_out2之前被引入分頻可變時(shí)鐘信號(hào)。時(shí)間延遲At使分頻可變時(shí)鐘信號(hào)的上升沿與可變時(shí)鐘信號(hào)對(duì)齊。然后通過(guò)延遲的可變時(shí)鐘信號(hào)的同步分頻以具有時(shí)間對(duì)準(zhǔn)的時(shí)鐘邊沿(例如在時(shí)間T2)而生成輸出時(shí)鐘信號(hào)，其與可變時(shí)鐘信號(hào)(例如參考信號(hào))相對(duì)準(zhǔn)。應(yīng)當(dāng)理解，雖然時(shí)間延遲At在圖5b中被示為單個(gè)時(shí)間延遲，但該時(shí)間延遲可在多個(gè)時(shí)鐘周期上以迭代的方式被引入該分頻可變時(shí)鐘信號(hào)。圖6示出了包含被配置為生成在多個(gè)不同的時(shí)鐘域內(nèi)的時(shí)間對(duì)準(zhǔn)的時(shí)鐘信號(hào)的數(shù)字鎖相環(huán)的極性傳輸電路600的更詳細(xì)的框圖。圖6特別示出了來(lái)自時(shí)鐘同步單元的輸出時(shí)鐘信號(hào)被提供至極性傳輸電路600的幅度調(diào)制路徑和相位/頻率調(diào)制(PM/FM)路徑中不同的“時(shí)鐘/頻率域”。應(yīng)當(dāng)理解，圖6所示的頻率值和分頻器值意圖作為本發(fā)明的非限制性示例。例如，雖然圖6的示例中所示的可變時(shí)鐘頻率被描述為操作于4804-4960MHz的頻率，但這是本發(fā)明的一個(gè)非限制性實(shí)施例。參見(jiàn)圖6，在第一時(shí)鐘域602中，輸出自DCO 610的可變時(shí)鐘信號(hào)的頻率被提供至第一分頻器612，其被配置為將該可變時(shí)鐘頻率(elk)的頻率除以2，以生成操作于2402-2480MHz (clk/2)的采樣頻率下的第一時(shí)鐘信號(hào)。所述第一時(shí)鐘信號(hào)作為高頻相位調(diào)制載波信號(hào)被提供至混合器614，其將幅度調(diào)制引入PM載波信號(hào)以生成輸出信號(hào)。該可變時(shí)鐘信號(hào)還被提供至第二分頻器616，其被配置為將可變時(shí)鐘頻率的頻率除以7以獲得具有頻率為686MHz-708MHz(Clk/7)的信號(hào)的分頻可變時(shí)鐘信號(hào)。該分頻可變時(shí)鐘信號(hào)被提供至生成延遲時(shí)鐘信號(hào)的延遲元件618，該延遲時(shí)鐘信號(hào)進(jìn)一步提供至?xí)r鐘分頻器電路620。時(shí)鐘分頻器電路620被配置為對(duì)該延遲時(shí)鐘信號(hào)(具有686-708MHZ的頻率)進(jìn)行操作(例如進(jìn)一步分頻)，以生成具有各個(gè)頻率的多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)。例如，時(shí)鐘分頻器電路620可生成保持在686MHz-708MHz頻率的輸出時(shí)鐘信號(hào)clk/7。輸出時(shí)鐘信號(hào)clk/7可由時(shí)鐘同步單元624用于重定時(shí)目的，并且隨后被提供至被配置為將數(shù)字AM信號(hào)P轉(zhuǎn)換為模擬電流的RF數(shù)模轉(zhuǎn)換器(RF-DAC) 626。RF-DAC626包括于第一時(shí)鐘域602內(nèi)，其在686MHz-708MHz的采樣頻率下操作。
時(shí)鐘分頻器電路620還可生成具有近似171MHz至177MHz (即等于分頻可變時(shí)鐘信號(hào)頻率除以4)的操作頻率的輸出時(shí)鐘信號(hào)clk/7/4。輸出信號(hào)clk/7/4還可由時(shí)鐘同步單元624用于重定時(shí)目的，并生成提供至幅度調(diào)制(AM)路徑中的第一 CIC插值器628的時(shí)鐘信號(hào)clk/7/4，以及提供至相位/頻率調(diào)制(PM/FM)路徑中的第三CIC插值器632的時(shí)鐘信號(hào)clk/7/4’。CIC插值器628和632位于第二時(shí)鐘域604內(nèi)，且操作于近似171MHz至177MHz的采樣頻率下。第一 CIC插值器628可被配置為將數(shù)字AM信號(hào)P偏移到合適的采樣率，之后將其提供至RF數(shù)模轉(zhuǎn)換器(RF-DAC) 626。時(shí)鐘分頻器電路620還可生成具有近似42MHz-44MHz (即等于分頻可變時(shí)鐘信號(hào)頻率除以16)的操作頻率的時(shí)鐘信號(hào)clk/7/4/4。時(shí)鐘信號(hào)clk/7/4/4可由時(shí)鐘分頻器電路620同步并隨后被提供用于幅度調(diào)制和相位/頻率調(diào)制路徑二者中的數(shù)字操作，其在近似42MHz44MHz的采樣頻率下操作。在一個(gè)實(shí)施例中，時(shí)鐘信號(hào)clk/7/4/4可用于對(duì)由幅度調(diào)制(AM)路徑中的第二 CIC插值器630、相位至頻率轉(zhuǎn)換器638和CORDIC所執(zhí)行的數(shù)字操作進(jìn)行時(shí)鐘控制。在一個(gè)實(shí)施例中，時(shí)鐘信號(hào)clk/7/4/4可以可選地包括兩個(gè)或多個(gè)分離的時(shí)鐘信號(hào)(例如時(shí)鐘信號(hào)clk/7/4/4和時(shí)鐘信號(hào)clk/7/4/4’)，其輸出自時(shí)鐘同步單元624且分別被提供至第三時(shí)鐘域606內(nèi)的不同部件。由時(shí)鐘信號(hào)clk/7/4/4進(jìn)行時(shí)鐘控制，相位至頻率轉(zhuǎn)換器638被配置為生成具有近似42MHz44MHz的頻率的前饋(直接頻率調(diào)制)信號(hào)fm()d,f和也具有近似42MHz44MHz的頻率的補(bǔ)償頻率調(diào)制信號(hào)CIC插值器632被配置為將前饋信號(hào)fm()d,f升頻至近似171MHz至177MHz (clk/7/4/)，之后將其提供至DC0610。補(bǔ)償頻率調(diào)制信號(hào)fMd,。被積分器640轉(zhuǎn)換為相位信號(hào)Φ_ι,。并在位于數(shù)控振蕩器上游的參考相位累加器642的輸出處被注入。時(shí)鐘分頻器電路620還可生成具有近似IOMHz-I IMHz (即等于分頻可變時(shí)鐘信號(hào)頻率除以64)的操作頻率的時(shí)鐘信號(hào)clk/7/4/4/4。時(shí)鐘信號(hào)clk/7/4/4/4可由時(shí)鐘分頻器電路620進(jìn)行同步并隨后被提供用于在第四時(shí)鐘域608中發(fā)生的數(shù)字操作(例如，諸如由脈沖成形濾波器636所執(zhí)行的操作)，其在近似ΙΟΜΗζ-ΙΙΜΗζ的采樣頻率下操作。在可選的實(shí)施例中，時(shí)鐘分頻器電路620可生成附加的輸出時(shí)鐘信號(hào)(未示出)，其可用于極性傳輸電路600的其它模擬或數(shù)字操作中。相應(yīng)地，如圖6所示，時(shí)鐘分頻器電路620被配置為生成跨越多個(gè)時(shí)鐘域(例如頻率區(qū)域)的時(shí)間對(duì)準(zhǔn)的時(shí)鐘信號(hào)，其中在每個(gè)頻率區(qū)域中執(zhí)行的極性傳輸電路操作取決于DCO可變時(shí)鐘信號(hào)頻率的降低。圖7是被配置為將時(shí)間延遲引入可變時(shí)鐘信號(hào)的示例性可編程延遲線700的更詳細(xì)的框圖。如圖7所示，可編程延遲線700包含多個(gè)緩沖器702a至702η，其被配置為接收分頻的可變時(shí)鐘信號(hào)(例如來(lái)自耦合于DCO的分頻器)。每個(gè)緩沖器702被配置為將小延遲(例如兆分之一秒的延遲)引入分頻的可變時(shí)鐘信號(hào)。由所述多個(gè)緩沖器所生成的多個(gè)延遲的時(shí)鐘信號(hào)可被提供至多路復(fù)用器704，其被配置為基于時(shí)鐘對(duì)準(zhǔn)器706所提供的控制信號(hào)CTRL來(lái)選擇性地設(shè)置可編程延遲線700的延遲。因此，在示例性的可編程延遲線700中，可編程延遲線所引入的延遲的大小與多路復(fù)用器704所選擇的信號(hào)路徑中的延遲元件的數(shù)量成正比。例如，控制信號(hào)CTRL可使多路復(fù)用器704輸出具有由緩沖器702a和702b導(dǎo)致的小延遲的延遲可變時(shí)鐘信號(hào)，或控制 信號(hào)CTRL可以使多路復(fù)用器704輸出具有由緩沖器702a-702(n-l)導(dǎo)致的較大延遲的延遲可變時(shí)鐘信號(hào)。圖8a示出了如本文提供的時(shí)鐘分頻器電路800 (例如，對(duì)應(yīng)于時(shí)鐘分頻器電路214)的示例性框圖。如圖8a所示，時(shí)鐘分頻器電路800包含多個(gè)觸發(fā)器808 (例如邊沿觸發(fā)的觸發(fā)器)。相應(yīng)的觸發(fā)器808a、808b、808c具有第一輸入節(jié)點(diǎn)，其耦合于可編程延遲線802且被配置為接收延遲的時(shí)鐘信號(hào)；以及第二輸入節(jié)點(diǎn)，其耦合于門(mén)控邏輯元件806且被配置為接收使能控制信號(hào)EN_n。該延遲的時(shí)鐘信號(hào)在被門(mén)控邏輯元件806接收之前還從可編程延遲線804被提供至一個(gè)或多個(gè)串聯(lián)連接的分頻器804。如圖8a所示，第一分頻器804a將延遲時(shí)鐘信號(hào)的頻率除以2，之后將其提供至門(mén)控邏輯元件806，而第二分頻器804b進(jìn)一步將該延遲時(shí)鐘信號(hào)的頻率除以2(即累積將延遲時(shí)鐘信號(hào)除以4)，之后其被門(mén)控邏輯元件806接收。門(mén)控邏輯元件806被配置為生成使能控制信號(hào)EN n，其被提供至觸發(fā)器808并允許時(shí)鐘分頻器電路800利用時(shí)鐘門(mén)控生成多個(gè)同步的時(shí)鐘信號(hào)。在其中觸發(fā)器808包含邊沿觸發(fā)的觸發(fā)器的一個(gè)實(shí)施例中，當(dāng)使能信號(hào)變高時(shí)，在第一輸入節(jié)點(diǎn)提供(例如來(lái)自延遲線)的延遲時(shí)鐘信號(hào)的數(shù)據(jù)狀態(tài)在作為輸出時(shí)鐘信號(hào)輸出之前被提供至緩沖器812。在一個(gè)實(shí)施例中，可將恒定高的信號(hào)提供至觸發(fā)器之一 808a，因此使得該觸發(fā)器能夠輸出具有與可編程延遲線802提供的延遲時(shí)鐘信號(hào)相等的頻率的第一分頻時(shí)鐘信號(hào)。圖8b示出了與圖8a的時(shí)鐘分頻器電路相關(guān)的示例性時(shí)鐘時(shí)序圖。如圖8b所示，由門(mén)控邏輯元件806提供的第二控制信號(hào)EN2將以作為延遲時(shí)鐘信號(hào)的頻率的1/2的頻率從低數(shù)據(jù)狀態(tài)變到高數(shù)據(jù)狀態(tài)。這導(dǎo)致第二分頻時(shí)鐘信號(hào)具有是延遲可變時(shí)鐘信號(hào)的頻率的一半的頻率。此外，由于該第二分頻時(shí)鐘信號(hào)在延遲時(shí)鐘信號(hào)的上升沿生成，因而第二分頻時(shí)鐘信號(hào)與第一分頻時(shí)鐘信號(hào)(其與重定時(shí)的時(shí)鐘信號(hào)同步)是同步的。相似地，由門(mén)控邏輯元件806提供的第三控制信號(hào)EN_3將以作為延遲可變時(shí)鐘信號(hào)的頻率的1/4的頻率從低數(shù)據(jù)狀態(tài)變到高數(shù)據(jù)狀態(tài)。這導(dǎo)致第三分頻時(shí)鐘信號(hào)具有是延遲時(shí)鐘信號(hào)的頻率的四分之一的頻率并與延遲時(shí)鐘信號(hào)同步。此外，由于該第三分頻時(shí)鐘信號(hào)在延遲可變時(shí)鐘信號(hào)的上升沿生成，因而第三分頻時(shí)鐘信號(hào)與第一和第二分頻時(shí)鐘信號(hào)(其與重定時(shí)的時(shí)鐘信號(hào)同步)是同步的。相應(yīng)地，如圖8a_8b所示，時(shí)鐘分頻器電路被配置為利用時(shí)鐘門(mén)控方法來(lái)選擇性地生成多個(gè)具有不同頻率并沿其時(shí)鐘邊沿同步的時(shí)鐘分頻信號(hào)。在一個(gè)實(shí)施例中，由時(shí)鐘分頻器電路(例如對(duì)應(yīng)于時(shí)鐘分頻器電路214、318等)執(zhí)行的自動(dòng)時(shí)鐘對(duì)準(zhǔn)可以始終是激活的。在可選實(shí)施例中，由時(shí)鐘分頻器電路執(zhí)行的自動(dòng)時(shí)鐘對(duì)準(zhǔn)可選擇性地激活以及去激活(例如時(shí)鐘分頻器電路800的門(mén)控邏輯806可被激活以及去激活)。例如，在TDMA傳輸期間，對(duì)準(zhǔn)可在脈沖串的開(kāi)始被激活，并可在活動(dòng)傳輸期間被去激活，以防止脈沖串期間的相位切換。圖9a示出了極性發(fā)射機(jī)的實(shí)施例，示出了被提供至幅度調(diào)制路徑902和相位調(diào)制路徑904的來(lái)自時(shí)鐘分頻器電路的對(duì)準(zhǔn)輸出時(shí)鐘信號(hào)。如圖9a所示，時(shí)鐘分頻器電路906被配置為從分頻器908接收具有近似700MHz的頻率的信號(hào)。該信號(hào)被分頻以生成時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)，其可被提供至幅度調(diào)制路徑902 (clkana_amp_160)以及相位調(diào)制路徑904(clkana_160、clkoff_160) 二者(即，時(shí)鐘分頻器906被配置為對(duì)提供至幅度調(diào)制路徑902和相位調(diào)制路徑兩者的兩個(gè)時(shí)鐘提供相位調(diào)整)。 此外，由于時(shí)鐘分頻器906利用了依靠700MHz時(shí)鐘的門(mén)控技術(shù)以生成時(shí)間對(duì)準(zhǔn)的 輸出時(shí)鐘信號(hào)(clkana_amp_160、clkana_160、clkoff_160),因此可相對(duì)于彼此以700MHz時(shí)鐘的粒度調(diào)整邊沿時(shí)鐘輸出信號(hào)。這允許幅度路徑中的對(duì)準(zhǔn)(例如通過(guò)clkana_160)與相位路徑中的對(duì)準(zhǔn)(例如通過(guò)clkoff_160)分開(kāi)執(zhí)行。例如，如圖9a所示，幅度路徑902可包括觸發(fā)器910，其被配置為接收160MHz的輸出時(shí)鐘信號(hào)(clkana_amp_160),該160MHz的輸出時(shí)鐘信號(hào)已獨(dú)立于在相位路徑904中使用的輸出時(shí)鐘信號(hào)(clk_ana_160、clkoff_160)而被移相(例如在正方向以及負(fù)方向上提前和/或延后)。圖9b示出了輸入至以及輸出自時(shí)鐘分頻器906的時(shí)鐘信號(hào)的時(shí)序圖912。特別地，提供至相位路徑904和幅度路徑902的160MHz的時(shí)鐘輸出信號(hào)(clkana_amp_160、clkana_160、clkoff_160)根據(jù)clk_700(輸出自分頻器908的700MHz時(shí)鐘信號(hào))被調(diào)整，從而對(duì)所述信號(hào)的相位進(jìn)行精細(xì)的調(diào)整914-918。例如，基于信號(hào)clk_700對(duì)時(shí)鐘clkana_amp_160進(jìn)行第一時(shí)間調(diào)整914 (例如延遲、提前),而基于信號(hào)clk_700分別對(duì)clkana_160和clockoff_160進(jìn)行第二和第三時(shí)間調(diào)整916和918 (例如等于或不同于時(shí)間調(diào)整914)。在可選實(shí)施例中，對(duì)提供至相位和幅度路徑的時(shí)鐘輸出信號(hào)的時(shí)間對(duì)準(zhǔn)的較粗略的調(diào)整可藉由通過(guò)利用160MHz時(shí)鐘操作的多路復(fù)用器對(duì)幅度信號(hào)進(jìn)行延遲來(lái)實(shí)現(xiàn)。圖10示出了包含于數(shù)字鎖相環(huán)(ADPLL) 1000中的時(shí)鐘同步單元的更詳細(xì)的實(shí)施例。應(yīng)當(dāng)理解，圖10示出了時(shí)鐘同步單元的非限制性實(shí)施例。ADPLL 1000包括時(shí)鐘分頻器電路1002，其被配置為生成多個(gè)輸出時(shí)鐘信號(hào)(TDCCLK700_0、CLKOFF160_0, CLKANA160_0)，所述多個(gè)輸出時(shí)鐘信號(hào)被提供至?xí)r鐘同步單元1004，在那里它們被用于參考時(shí)鐘fref_i的重采樣，以生成重定時(shí)的時(shí)鐘clkr_o，其用作ADPLL 1000的主時(shí)鐘。時(shí)鐘同步單元1004包括使用不同頻率的時(shí)鐘信號(hào)進(jìn)行時(shí)鐘控制的多個(gè)觸發(fā)器。所述觸發(fā)器被配置為執(zhí)行參考時(shí)鐘信號(hào)的重采樣以生成重定時(shí)的時(shí)鐘信號(hào)clkcr_
Oo更特別地，觸發(fā)器1006被配置為接收參考時(shí)鐘信號(hào)fref_i。以等于DCO 1014提供的可變時(shí)鐘信號(hào)(TDCCLK2G4_0)的頻率除以2 (clk/2)的頻率對(duì)觸發(fā)器1006進(jìn)行時(shí)鐘控制，從而在clk/2的頻率下對(duì)參考時(shí)鐘信號(hào)fref_i重采樣。觸發(fā)器1008被配置為接收輸出自觸發(fā)器1006的重采樣參考時(shí)鐘信號(hào)。觸發(fā)器1008根據(jù)clk700_i (輸出自時(shí)鐘分頻器電路1002)進(jìn)行時(shí)鐘控制，因此利用700MHz的信號(hào)對(duì)輸出自觸發(fā)器1006的重采樣的參考時(shí)鐘進(jìn)一步重采樣。觸發(fā)器1010被配置為接收輸出自觸發(fā)器1008的重采樣參考時(shí)鐘信號(hào)。觸發(fā)器1010根據(jù)clkoff 160」(輸出自時(shí)鐘分頻器電路1002)進(jìn)行時(shí)鐘控制，因此利用160MHz的信號(hào)對(duì)輸出自觸發(fā)器1008的重采樣的參考時(shí)鐘進(jìn)一步重采樣。多路復(fù)用器1012被配置為接收輸出自觸發(fā)器1006、1008和1010的每個(gè)的重采樣參考時(shí)鐘信號(hào)，并選擇性地根據(jù)其確定重定時(shí)的時(shí)鐘信號(hào)clkcr_o。因此，時(shí)鐘同步單元1004被配置為利用所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘(由時(shí)鐘分頻器電路1002產(chǎn)生)中的一個(gè)或多個(gè)生成重定時(shí)時(shí)鐘信號(hào)以便對(duì)參考時(shí)鐘信號(hào)進(jìn)行重采樣，從而生成用作ADPLL 1000的主時(shí)鐘的重定時(shí)時(shí)鐘信號(hào)clkcr_o。圖11是用于利用數(shù)字鎖相環(huán)生成跨越多個(gè)不同頻域的多個(gè)時(shí)間對(duì)準(zhǔn)的時(shí)鐘信號(hào)的方法的流程圖。盡管本文提供的方法在下文被圖示和描述為一系列動(dòng)作或事件，然而本公開(kāi)并不受所圖示的這種動(dòng)作或事件的順序的限制。例如，除了本文圖示和/或描述的那 些之外，某些動(dòng)作能夠以不同的順序發(fā)生和/或與其它動(dòng)作或事件同時(shí)發(fā)生。此外，并非所有圖示的動(dòng)作都是必需的，而且波形的形狀僅僅是說(shuō)明性的，以及其它波形可以與圖示的那些有顯著改變。進(jìn)一步地，本文所描述的一個(gè)或多個(gè)動(dòng)作可在一個(gè)或多個(gè)分離的動(dòng)作或階段執(zhí)行。此外，所請(qǐng)求保護(hù)的主題可利用標(biāo)準(zhǔn)編程和/或工程技術(shù)被實(shí)現(xiàn)為方法、裝置或制品，以生成軟件、固件、硬件或其任意組合，以控制計(jì)算機(jī)實(shí)現(xiàn)所公開(kāi)的主題(例如，圖2等所示的電路是可以用于實(shí)現(xiàn)方法1100的電路的非限制性示例)。本文所用的術(shù)語(yǔ)“制品”意圖包含從任意的計(jì)算機(jī)可讀設(shè)備、載體或介質(zhì)可訪問(wèn)的計(jì)算機(jī)程序。當(dāng)然，本領(lǐng)域技術(shù)人員將會(huì)意識(shí)到，可對(duì)這種配置作出許多修改，而不偏離所請(qǐng)求保護(hù)的主題的范圍或精神。在1102,可變時(shí)鐘信號(hào)被生成。在一個(gè)實(shí)施例中，該可變時(shí)鐘信號(hào)可由數(shù)控振蕩器生成，以具有等于RF頻率的頻率。在可選的實(shí)施例中，該可變時(shí)鐘信號(hào)可由數(shù)控振蕩器來(lái)生成，以具有高于(例如兩倍于)RF頻率的頻率。在1104，該可變時(shí)鐘信號(hào)被分頻，以形成操作于第一頻率下的第一信號(hào)路徑中的第一時(shí)鐘信號(hào)和操作于與第一頻率不同的第二頻率下的第二信號(hào)路徑中的第二時(shí)鐘信號(hào)。例如，該可變時(shí)鐘信號(hào)可除以二以生成第一時(shí)鐘信號(hào)，并可除以七以生成第二時(shí)鐘信號(hào)。因此，第一和第二時(shí)鐘信號(hào)具有不同的操作頻率。在1106，第二時(shí)鐘信號(hào)被分頻，以生成多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)。在一個(gè)實(shí)施例中(步驟908)，所述多個(gè)時(shí)間對(duì)準(zhǔn)的時(shí)鐘信號(hào)可利用時(shí)鐘門(mén)控方法而生成，其中所述多個(gè)輸出時(shí)鐘信號(hào)的時(shí)鐘轉(zhuǎn)換(例如上升沿、下降沿)基于使能控制信號(hào)而生成。該時(shí)鐘門(mén)控方法在上文中結(jié)合圖8a-8b作出了更詳細(xì)的描述。在1108,利用所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)中的一個(gè)或多個(gè)對(duì)參考時(shí)鐘進(jìn)行重采樣以生成重定時(shí)時(shí)鐘信號(hào)。該重定時(shí)時(shí)鐘信號(hào)可用作數(shù)字鎖相環(huán)的主時(shí)鐘。在1110，自動(dòng)地將可變時(shí)鐘信號(hào)與所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)同步。同步可包括對(duì)可變時(shí)鐘信號(hào)和所述多個(gè)輸出時(shí)鐘信號(hào)之一的上升或下降沿進(jìn)行時(shí)間對(duì)準(zhǔn)。應(yīng)當(dāng)理解，方法1100可以迭代地執(zhí)行。例如，可變時(shí)鐘信號(hào)的同步可在方法1100的多次迭代中實(shí)現(xiàn)。在一個(gè)實(shí)施例中，同步可通過(guò)監(jiān)視輸出時(shí)鐘信號(hào)和可變時(shí)鐘信號(hào)的時(shí)鐘邊沿之間的相位差來(lái)執(zhí)行(步驟1112)。在一個(gè)實(shí)施例中，相位檢測(cè)器可監(jiān)視該可變時(shí)鐘信號(hào)與所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)之一的時(shí)鐘邊沿(例如上升時(shí)鐘邊沿、下降時(shí)鐘邊沿)之間的相位差。然后可以基于所監(jiān)視的輸出時(shí)鐘信號(hào)與可變時(shí)鐘信號(hào)的時(shí)鐘邊沿之間的差，將時(shí)間延遲引入第二時(shí)鐘信號(hào)(步驟1114)。在一個(gè)實(shí)施例中，控制信號(hào)可基于所檢測(cè)的相位差而生成，其使可編程延遲元件選擇性地將時(shí)間延遲引入第二時(shí)鐘信號(hào)，所述時(shí)間延遲以將輸出時(shí)鐘信號(hào)與可變時(shí)鐘信號(hào)時(shí)間對(duì)準(zhǔn)的方式偏移該第二時(shí)鐘信號(hào)的時(shí)鐘邊沿。盡管已經(jīng)關(guān)于一個(gè)或多個(gè)實(shí)現(xiàn)方式圖示并描述了本發(fā)明，但對(duì)所圖示的示例可以作出改變和/或修改，而不偏離所附權(quán)利要求的精神和范圍。特別地，關(guān)于由上述部件或結(jié)構(gòu)(組件、設(shè)備、電路、系統(tǒng)等)所執(zhí)行的多種功能，除非另有指示，用于描述這種部件的術(shù) 語(yǔ)(包括對(duì)“裝置”的引用)意圖對(duì)應(yīng)于執(zhí)行所述部件的指定功能的任何部件或結(jié)構(gòu)(例如在功能上是等價(jià)的)，即使與本發(fā)明的本文所圖示的示例性實(shí)現(xiàn)方式中執(zhí)行該功能的所公開(kāi)的結(jié)構(gòu)在結(jié)構(gòu)上不等價(jià)。此外，雖然本發(fā)明的特定特征可能僅關(guān)于幾種實(shí)現(xiàn)方式之一來(lái)公開(kāi)，但這種特征可與其它實(shí)現(xiàn)方式的一個(gè)或多個(gè)其它特征結(jié)合，如對(duì)于任何給定或特定應(yīng)用而言可能是希望的和有利的。另外，就術(shù)語(yǔ)“包括”、“包含”、“具有、“擁有”、“帶有”或其變體用于具體實(shí)施方式
和權(quán)利要求而言，這種術(shù)語(yǔ)意圖按照類似于術(shù)語(yǔ)“包含”的方式而是包含性的。
權(quán)利要求
1.一種數(shù)字鎖相環(huán)，包含 被配置為生成可變時(shí)鐘信號(hào)的數(shù)控振蕩器； 包含在具有第一頻率范圍的第一時(shí)鐘域內(nèi)操作的第一時(shí)鐘信號(hào)的第一信號(hào)路徑，該第一信號(hào)路徑包含被配置為生成驅(qū)動(dòng)該可變時(shí)鐘信號(hào)以跟隨參考信號(hào)的PLL反饋信號(hào)的時(shí)間到數(shù)字轉(zhuǎn)換器； 具有在具有第二頻率范圍的第二時(shí)鐘域內(nèi)操作的第二時(shí)鐘信號(hào)的第二信號(hào)路徑，該第二信號(hào)路徑包含被配置為根據(jù)所述第二時(shí)鐘信號(hào)生成多個(gè)自動(dòng)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)的時(shí)鐘分頻器電路，所述輸出時(shí)鐘信號(hào)分別具有不同的頻率；以及 時(shí)鐘對(duì)準(zhǔn)器，其被配置為基于所檢測(cè)的該可變時(shí)鐘信號(hào)與所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)之一之間的相位差而生成控制信號(hào)，并用于自動(dòng)同步該可變時(shí)鐘信號(hào)與所述多個(gè)輸出時(shí)鐘信號(hào)的上升沿或下降沿。
2.如權(quán)利要求I所述的鎖相環(huán)，其中該第二信號(hào)路徑包含 位于該時(shí)鐘分頻器電路上游的可編程延遲線，其被配置為基于所檢測(cè)的相位差，選擇性地將時(shí)間延遲引入第二時(shí)鐘信號(hào)，所述時(shí)間延遲以將輸出時(shí)鐘信號(hào)與可變時(shí)鐘信號(hào)時(shí)間對(duì)準(zhǔn)的方式偏移第二時(shí)鐘信號(hào)的時(shí)鐘邊沿， 其中該時(shí)鐘分頻器電路被配置為接收并分頻該第二時(shí)鐘信號(hào)，以生成所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)。
3.如權(quán)利要求2所述的鎖相環(huán)，其中該時(shí)鐘分頻器電路被配置為執(zhí)行延遲的時(shí)鐘信號(hào)的時(shí)鐘門(mén)控，以生成所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)。
4.如權(quán)利要求3所述的鎖相環(huán)，其中該時(shí)鐘分頻器電路包含 多個(gè)串聯(lián)連接至可編程延遲線的分頻器，其被配置為生成具有多個(gè)不同頻率的多個(gè)分頻時(shí)鐘信號(hào)； 門(mén)控邏輯元件，其被配置為接收所述多個(gè)分頻時(shí)鐘信號(hào)并根據(jù)其生成操作于多個(gè)不同頻率下的多個(gè)使能控制信號(hào)；以及 多個(gè)觸發(fā)器，其分別具有耦合于該可編程延遲線并被配置為接收延遲時(shí)鐘信號(hào)的第一輸入節(jié)點(diǎn)，以及耦合于該門(mén)控邏輯元件并被配置為接收所述多個(gè)使能控制信號(hào)之一的第二輸入節(jié)點(diǎn)； 其中該觸發(fā)器輸出該多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)，所述輸出時(shí)鐘信號(hào)具有形成于該使能控制信號(hào)的上升沿處的上升沿。
5.如權(quán)利要求2所述的鎖相環(huán)，其中該時(shí)鐘對(duì)準(zhǔn)器包含相位檢測(cè)器，其被配置為監(jiān)視該可變時(shí)鐘信號(hào)以及所述多個(gè)輸出時(shí)鐘信號(hào)之一的上升或下降沿，并且生成控制信號(hào)，所述控制信號(hào)迭代地調(diào)整由該可編程延遲線引入的時(shí)間延遲，直到該可變時(shí)鐘信號(hào)與所述多個(gè)輸出時(shí)鐘信號(hào)之一的上升或下降沿在時(shí)間上相對(duì)準(zhǔn)。
6.如權(quán)利要求2所述的鎖相環(huán)，進(jìn)一步包含時(shí)鐘同步單元，其耦合于該時(shí)鐘分頻器的輸出并被配置為利用所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘中的一個(gè)或多個(gè)來(lái)生成重定時(shí)的時(shí)鐘信號(hào)，以用于對(duì)參考時(shí)鐘進(jìn)行重采樣。
7.如權(quán)利要求2所述的鎖相環(huán)，進(jìn)一步包含 耦合于該數(shù)控振蕩器的輸出與該時(shí)鐘對(duì)準(zhǔn)器之間的第一分頻器；以及 耦合于該數(shù)控振蕩器的輸出與該可編程延遲線之間的第二分頻器。
8.如權(quán)利要求7所述的鎖相環(huán)，其中該第一分頻器包含除以2分頻器，以及該第二分頻器包含除以7分頻器。
9.一種極性傳輸電路，包含數(shù)字鎖相環(huán)，所述數(shù)字鎖相環(huán)被配置為生成跨越多個(gè)頻域的多個(gè)輸出時(shí)鐘信號(hào)，其包含 數(shù)控振蕩器，其被配置為生成具有第一頻率的可變時(shí)鐘信號(hào)； 第一分頻器，其被配置為接收該可變時(shí)鐘信號(hào)并對(duì)該可變時(shí)鐘信號(hào)的頻率進(jìn)行分頻，以生成分頻的可變時(shí)鐘信號(hào)； 時(shí)鐘分頻器電路，其被配置為接收該分頻的可變時(shí)鐘信號(hào)，并進(jìn)一步對(duì)該分頻的可變時(shí)鐘信號(hào)進(jìn)行分頻，以生成多個(gè)自動(dòng)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)； 時(shí)鐘對(duì)準(zhǔn)器，其被配置為監(jiān)視該可變時(shí)鐘信號(hào)與所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)之一之間的相位差；以及 可編程延遲線，其被配置為基于該相位差，選擇性地將時(shí)間延遲引入該分頻的可變時(shí)鐘信號(hào)，所述時(shí)間延遲以將所述多個(gè)輸出時(shí)鐘信號(hào)的時(shí)鐘邊沿與該可變時(shí)鐘信號(hào)的時(shí)鐘邊沿自動(dòng)時(shí)間對(duì)準(zhǔn)的方式，偏移該分頻的可變時(shí)鐘信號(hào)的時(shí)鐘邊沿。
10.如權(quán)利要求9所述的電路， 其中相位調(diào)制的載波信號(hào)根據(jù)該可變時(shí)鐘信號(hào)被生成，并被提供至被配置為對(duì)該相位調(diào)制的載波信號(hào)引入幅度調(diào)制的幅度調(diào)制路徑中的混合器，并且 其中所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)中的一個(gè)或多個(gè)被提供至該幅度調(diào)制路徑，從而提供對(duì)提供至幅度調(diào)制路徑和相位/頻率調(diào)制路徑的時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)的相位調(diào)整。
11.如權(quán)利要求10所述的電路，進(jìn)一步包含 耦合于該數(shù)控振蕩器的輸出與該時(shí)鐘對(duì)準(zhǔn)器之間的第一分頻器；以及耦合于該數(shù)控振蕩器的輸出與該可編程延遲線之間的第二分頻器，其被配置為生成分頻的可變時(shí)鐘信號(hào)。
12.如權(quán)利要求11所述的電路，其中該時(shí)鐘分頻器電路被配置為在輸出自該第二分頻器的分頻可變時(shí)鐘信號(hào)的網(wǎng)格上提供對(duì)提供至幅度調(diào)制路徑和相位/頻率調(diào)制路徑的輸出時(shí)鐘信號(hào)的相位調(diào)整。
13.如權(quán)利要求10所述的電路，其中該相位/頻率調(diào)制路徑包含相位至頻率轉(zhuǎn)換器，其被配置為生成前饋調(diào)制信號(hào)和補(bǔ)償頻率調(diào)制信號(hào)， 其中該前饋調(diào)制信號(hào)直接驅(qū)動(dòng)該數(shù)控振蕩器的操作，并且 其中該補(bǔ)償頻率調(diào)制信號(hào)由積分器轉(zhuǎn)換為相位信號(hào)，并在位于數(shù)控振蕩器上游的參考相位累加器的輸出處注入。
14.如權(quán)利要求13所述的電路，其中該時(shí)鐘分頻器電路包含 多個(gè)串聯(lián)連接至可編程延遲線的分頻器，其被配置為生成具有多個(gè)不同頻率的多個(gè)分頻時(shí)鐘信號(hào)； 門(mén)控邏輯元件，被配置為接收所述多個(gè)分頻時(shí)鐘信號(hào)并根據(jù)其生成操作于多個(gè)不同頻率下的多個(gè)使能控制信號(hào)；以及 多個(gè)觸發(fā)器，其分別具有耦合于該可編程延遲線并被配置為接收延遲時(shí)鐘信號(hào)的第一輸入節(jié)點(diǎn)，以及耦合于該門(mén)控邏輯元件并被配置為接收所述多個(gè)使能控制信號(hào)之一的第二輸入節(jié)點(diǎn)； 其中該觸發(fā)器被配置為基于該使能控制信號(hào)生成多個(gè)時(shí)間對(duì)準(zhǔn)的時(shí)鐘信號(hào)。
15.如權(quán)利要求13所述的電路，其中該時(shí)鐘分頻器電路可被選擇性也激活，以生成時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)，以及被選擇性地去激活，以不生成時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)。
16.如權(quán)利要求9所述的電路，進(jìn)一步包含時(shí)鐘同步單元，其耦合于該時(shí)鐘分頻器的輸出并被配置為利用所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘中的一個(gè)或多個(gè)來(lái)生成重定時(shí)的時(shí)鐘信號(hào)，以用于對(duì)參考時(shí)鐘進(jìn)行重采樣。
17.一種用于利用數(shù)字鎖相環(huán)生成時(shí)間對(duì)準(zhǔn)的時(shí)鐘信號(hào)的方法，包含 生成可變時(shí)鐘信號(hào)； 將該可變時(shí)鐘信號(hào)分頻，以形成操作于第一頻率范圍的第一信號(hào)路徑內(nèi)的第一時(shí)鐘信號(hào)，以及操作于不同于第一頻率范圍的第二頻率范圍的第二信號(hào)路徑內(nèi)的第二時(shí)鐘信號(hào)； 將該第二時(shí)鐘信號(hào)分頻，以生成多個(gè)自動(dòng)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)；以及 將所述可變時(shí)鐘信號(hào)與所述多個(gè)輸出時(shí)鐘信號(hào)之一的上升沿或下降沿同步。
18.如權(quán)利要求17所述的方法,其中將可變時(shí)鐘信號(hào)與所述多個(gè)輸出時(shí)鐘信號(hào)之一的上升沿或下降沿同步包含 監(jiān)視可變時(shí)鐘信號(hào)與所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)之一之間的相位差；以及 基于該相位差，選擇性地將延遲引入該第二時(shí)鐘信號(hào)，從而以將輸出時(shí)鐘信號(hào)的時(shí)鐘邊沿與該可變時(shí)鐘信號(hào)的時(shí)鐘邊沿時(shí)間對(duì)準(zhǔn)的方式，偏移該第二時(shí)鐘信號(hào)的時(shí)鐘邊沿。
19.如權(quán)利要求18所述的方法，其中生成多個(gè)時(shí)間對(duì)準(zhǔn)的同步輸出時(shí)鐘信號(hào)包含對(duì)延遲的第二時(shí)鐘信號(hào)進(jìn)行時(shí)鐘門(mén)控。
20.如權(quán)利要求19所述的方法,進(jìn)一步包含利用所述多個(gè)輸出時(shí)鐘信號(hào)中的一個(gè)或多個(gè)對(duì)參考時(shí)鐘進(jìn)行重采樣，以生成重定時(shí)的時(shí)鐘信號(hào)。
全文摘要
本發(fā)明涉及具有自動(dòng)時(shí)鐘對(duì)準(zhǔn)的數(shù)字PLL。本發(fā)明的一個(gè)實(shí)施例涉及數(shù)字鎖相環(huán)(ADPLL)，其被配置為生成具有不同頻率值的多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)。該ADPLL包含被配置為生成可變時(shí)鐘信號(hào)的數(shù)控振蕩器，該可變時(shí)鐘信號(hào)被分為根據(jù)兩個(gè)分離的時(shí)鐘域操作的兩個(gè)信號(hào)路徑。第一信號(hào)路徑被配置為生成將該可變時(shí)鐘信號(hào)與參考信號(hào)同步的反饋信號(hào)。第二信號(hào)路徑包含被配置為同步地對(duì)該可變時(shí)鐘信號(hào)分頻，以自動(dòng)生成具有不同頻率的多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)的時(shí)鐘分頻器電路。時(shí)鐘對(duì)準(zhǔn)器監(jiān)視可變時(shí)鐘信號(hào)與所述多個(gè)時(shí)間對(duì)準(zhǔn)的輸出時(shí)鐘信號(hào)之一之間的相位差并生成控制信號(hào)，控制信號(hào)使可編程延遲線自動(dòng)將輸出時(shí)鐘信號(hào)與可變時(shí)鐘信號(hào)時(shí)間對(duì)準(zhǔn)。
文檔編號(hào)H03L7/18GK102843134SQ201210273499
公開(kāi)日2012年12月26日 申請(qǐng)日期2012年6月20日 優(yōu)先權(quán)日2011年6月20日
發(fā)明者E·塔勒, S·馬西利, G·利普馬 申請(qǐng)人:英特爾移動(dòng)通信有限責(zé)任公司