鎖相環(huán)的制作方法
【專利摘要】本發(fā)明公開了一種鎖相環(huán)，其壓控振蕩器采用差分環(huán)形結(jié)構(gòu)，在壓控振蕩器的振蕩環(huán)外設(shè)置有一個控制電壓產(chǎn)生電路，控制電壓產(chǎn)生電路復(fù)制一個壓控振蕩器的差分延遲子單元就能實現(xiàn)，控制電壓產(chǎn)生電路能夠?qū)崿F(xiàn)閉環(huán)反饋并輸出兩個穩(wěn)定的正負(fù)控制電壓給壓控振蕩器，從而能實現(xiàn)壓控振蕩器的穩(wěn)定振蕩，能提高鎖相環(huán)輸出頻率的穩(wěn)定性，以及能改善鎖相環(huán)的抗噪聲能力并提高鎖相環(huán)的性能。
【專利說明】鎖相環(huán)【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種鎖相環(huán)。
【背景技術(shù)】
[0002]鎖相技術(shù)一般采用鎖相環(huán)電路(Phase Locked Loop,PLL)實現(xiàn)，已提出近100年，在電子系統(tǒng)中應(yīng)用廣泛，同時對性能的要求也越來越高?，F(xiàn)有PLL芯片向著頻率高、頻帶寬、集成度大、功耗低、價格低廉、功能強(qiáng)大等方向發(fā)展。但是如何設(shè)計高性能穩(wěn)定的輸出頻率，特別是對鎖相環(huán)核心的壓控振蕩器的振蕩電壓從而也是輸出頻率進(jìn)行穩(wěn)定的輸出是一個電路設(shè)計需要解決的主要問題。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術(shù)問題是提供一種鎖相環(huán)，能對壓控振蕩器的二個控制電壓進(jìn)行負(fù)反饋控制并使二個控制電壓穩(wěn)定，能實現(xiàn)壓控振蕩器的穩(wěn)定振蕩，能提高鎖相環(huán)輸出頻率的穩(wěn)定性，以及能改善鎖相環(huán)的抗噪聲能力并提高鎖相環(huán)的性能。
[0004]為解決上述技術(shù)問題，本發(fā)明提供的鎖相環(huán)，包括依次連接的鑒頻鑒相器、電荷泵、低通濾波器和壓控振蕩器，所述壓控振蕩器為一個由多級差分延遲子單元串聯(lián)而成的環(huán)形結(jié)構(gòu)。
[0005] 各級差分延遲子單元的結(jié)構(gòu)相同且都包括:差分增益電路，由兩個對稱的第一放大器I禹接形成，包括第一輸入端、第二輸入端、第一輸出端和第二輸出端；所述第一輸入端和所述第二輸入端的信號互為反相，所述第一輸出端和所述第二輸出端的信號互為反相。第一電流源電路，稱接于所述差分增益電路。對稱的第一負(fù)載和第二負(fù)載，第一負(fù)載和第一輸出端耦接，第二負(fù)載和第二輸出端耦接。所述第一電流源電路通過第一控制電壓控制其電流大小，所述第一負(fù)載和所述第二負(fù)載都通過第二控制電壓控制其電流大?。凰龅谝豢刂齐妷汉退龅诙刂齐妷簽榛ハ喾聪?。
[0006]鎖相環(huán)還包括一控制電壓產(chǎn)生電路，用于產(chǎn)生所述第一控制電壓和所述第二控制電壓，該控制電壓產(chǎn)生電路包括:第一鏡射電路，包括第一 NMOS管、第一 PMOS管和第一電阻，所述第一 PMOS管的漏極和柵極都和所述第一 NMOS管的漏極相連，所述第一 NMOS管的源極通過所述第一電阻接地或負(fù)電源，所述第一 PMOS管的源極連接正電源；所述第一 NMOS管的柵極接所述電荷泵輸出的控制電壓，所述第一 NMOS管的漏極輸出所述第一控制電壓；第二鏡射電路，包括第二 NMOS管、第二 PMOS管，所述第二 NMOS管的漏極和柵極都所述第二PMOS管的漏極相連，所述第二 NMOS管的源極接地或負(fù)電源，所述第二 PMOS管的源極連接正電源；所述第二 PMOS管的柵極接所述第一 NMOS管的漏極，所述第二 NMOS管的漏極輸出所述第二控制電壓；運(yùn)算放大器，其反相輸入端連接所述第二 NMOS管的漏極；單端延遲子單元，由所述差分延遲子單元的一半組成，所述單端延遲子單元包括:單端增益電路，由所述差分增益電路的兩個第一放大器中的一個組成；第二電流源電路，由所述差分增益電路的第一電流源電路組成，所述第一電流源電路耦接于所述單端增益電路；所述第二電流源電路通過所述第一控制電壓控制其電流大小；第三負(fù)載，由所述差分增益電路的第一負(fù)載和第二負(fù)載中的任一個組成，所述第三負(fù)載耦接于所述單端增益電路的輸出端；所述運(yùn)算放大器的同相輸入端連接所述單端增益電路的輸出端，所述運(yùn)算放大器的輸出端連接所述第三負(fù)載的控制端并控制所述第三負(fù)載的電流大小，所述運(yùn)算放大器和所述單端延遲子單元形成一閉環(huán)控制使所述第一控制電壓和所述第二控制電壓穩(wěn)定。
[0007]進(jìn)一步的改進(jìn)是，所述差分增益電路的兩個第一放大器都是由一第三PMOS管組成，所述差分增益電路的兩個第三PMOS管的源極相連并和所述第一電流源電路耦接；所述差分增益電路的中的一個第三PMOS管的柵極為第一輸入端、漏極為第一輸出端,所述差分增益電路的中的另一個第三PMOS管的柵極為第二輸入端、漏極為第二輸出端；所述單端增益電路由一個第三PMOS管組成，所述單端增益電路的第三PMOS管的柵極接地或負(fù)電源，所述單端增益電路的第三PMOS管的源極和所述第二電流源電路耦接，所述單端增益電路的第三PMOS管的漏極為所述單端增益電路的輸出端并和所述第三負(fù)載耦接。
[0008]進(jìn)一步的改進(jìn)是，所述第一電流源電路和所述第二電流源電路都分別由一個第四PMOS管組成；所述第一電流源電路的第四PMOS管的柵極連接所述第一控制電壓，所述第一電流源電路的第四PMOS管的源極連接正電源，所述第一電流源電路的第四PMOS管的漏極和所述差分增益電路耦接；所述第二電流源電路的第四PMOS管的柵極連接所述第一控制電壓，所述第二電流源電路的第四PMOS管的源極連接正電源，所述第二電流源電路的第四PMOS管的漏極和所述單端增益電路耦接。
[0009]進(jìn)一步的改進(jìn)是，所述第一負(fù)載、所述第二負(fù)載和所述第三負(fù)載的結(jié)構(gòu)相同且都包括:第三NMOS管、第四NMOS管和第五NMOS管，所述第三NMOS管和所述第四NMOS管的源極連接在一起，所述第四NMOS管的漏極和所述第五NMOS管的源極相連，所述第五NMOS管的柵極和漏極都和所述第三NMOS管的漏極相連；所述第一負(fù)載、所述第二負(fù)載的所述第三NMOS管和所述第四NMOS管的柵極都接所述第一控制電壓；所述第三負(fù)載的所述第三NMOS管和所述第四NMOS管的柵極都接所述運(yùn)算放大器的同相輸入端；所述第一負(fù)載、所述第二負(fù)載和所述第三負(fù)載的所述第三NMOS管和所述第四NMOS管的源極都接地或負(fù)電源；所述第一負(fù)載的所述第三NMOS管的漏極和所述第一輸出端連接，所述第二負(fù)載的所述第三NMOS管的漏極和所述第二輸出端連接，所述第三負(fù)載的所述第三NMOS管的漏極和所述單端增益電路的輸出端連接。
[0010]進(jìn)一步的改進(jìn)是，所述壓控振蕩器共由奇數(shù)級的所述差分延遲子單元，當(dāng)前級的差分延遲子單元的第一輸入端和前一級的差分延遲子單元的第一輸出端相連、當(dāng)前級的差分延遲子單元的第二輸入端和前一級的差分延遲子單元的第二輸出端相連，當(dāng)前級的差分延遲子單元的第一輸出端和下一級的差分延遲子單元的第一輸入端相連、當(dāng)前級的差分延遲子單元的第二輸出端和下一級的差分延遲子單元的第二輸入端相連。
[0011]進(jìn)一步的改進(jìn)是，所述低通濾波器為兩階環(huán)路濾波器，包括第二電阻、第一電容和第二電容，所述第一電容和所述第二電阻串聯(lián)于所述電荷泵的輸出端和地之間，所述第二電容連接于所述電荷泵的輸出端和地之間。
[0012]進(jìn)一步的改進(jìn)是，所述鎖相環(huán)還包括分頻器，連接于所述壓控振蕩器的輸出端和所述鑒頻鑒相器的輸入端之間。
[0013]本發(fā)明鎖相環(huán)的壓控振蕩器采用差分環(huán)形結(jié)構(gòu)，并在壓控振蕩器的振蕩環(huán)外設(shè)置有一個控制電壓產(chǎn)生電路，控制電壓產(chǎn)生電路復(fù)制一個壓控振蕩器的差分延遲子單元就能實現(xiàn)，控制電壓產(chǎn)生電路能夠?qū)崿F(xiàn)閉環(huán)反饋并輸出兩個穩(wěn)定的正負(fù)控制電壓給壓控振蕩器，從而能實現(xiàn)壓控振蕩器的穩(wěn)定振蕩，能提高鎖相環(huán)輸出頻率的穩(wěn)定性，以及能改善鎖相環(huán)的抗噪聲能力并提高鎖相環(huán)的性能。
【專利附圖】

【附圖說明】
[0014]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明:
[0015]圖1是本發(fā)明實施例鎖相環(huán)的結(jié)構(gòu)示意圖；
[0016]圖2是本發(fā)明實施例鎖相環(huán)的壓控振蕩器的結(jié)構(gòu)示意圖；
[0017]圖3是本發(fā)明實施例鎖相環(huán)的壓控振蕩器的差分延遲子單元的電路圖；
[0018]圖4是本發(fā)明實施例鎖相環(huán)的壓控振蕩器的控制電壓產(chǎn)生電路的電路圖；
[0019]圖5是本發(fā)明實施例的控制電壓產(chǎn)生電路的運(yùn)算放大器的電路圖；
[0020]圖6是本發(fā)明實施例鎖相環(huán)的壓控振蕩器的差分單端電壓轉(zhuǎn)換電路的電路圖；
[0021]圖7是本發(fā)明實施例鎖相環(huán)的鑒頻鑒相器的電路圖；
[0022]圖8是本發(fā)明實施例鎖相環(huán)的電荷泵的電路圖；
[0023]圖9是本發(fā)明實施例鎖相環(huán)的S域示意圖；
[0024]圖10是本發(fā)明實施例鎖相環(huán)的波特圖。
【具體實施方式】
[0025]圖1是本發(fā)明實施例鎖相環(huán)的結(jié)構(gòu)示意圖；本發(fā)明實施例鎖相環(huán)包括依次連接的鑒頻鑒相器1、電荷泵2、低通濾波器、壓控振蕩器3以及第一分頻器4也即為預(yù)分頻器和第二分頻器5。所述鎖相環(huán)的電源包括正電源AVDD和負(fù)電源AVSS。
[0026]所述壓控振蕩器3的輸出端FVCO輸出輸出頻率信號FVC0。所述鑒頻鑒相器I的輸入端FREF接收輸入頻率信號FREF，所述鑒頻鑒相器I的輸入端FINP接收輸出頻率信號FVCO經(jīng)過所述第一分頻器4和所述第二分頻器5分頻后的分頻信號；所述第一分頻器4為預(yù)分頻器，能夠輸出頻率值為輸出頻率信號FVCO的1/P的頻率；所述第二分頻器5能夠?qū)⑤斎攵说念l率值進(jìn)一步的縮小為1/N。所述壓控振蕩器3比較輸入頻率信號FREF和分頻信號的頻差或相差后輸出上升控制信號UP和下降控制信號DOWN。所述上升控制信號UP由所述輸入頻率信號FREF的上升沿激活，下降控制信號DOWN由所述分頻信號的上升沿激活。所述上升控制信號UP和所述下降控制信號DOWN的交疊由所述鑒頻鑒相器的內(nèi)部延遲決定。通過所述上升控制信號UP和所述下降控制信號DOWN檢測出輸入頻率信號FREF和分頻信號的頻差或相差，如圖7所示，為本發(fā)明實施例鎖相環(huán)所采用的鑒頻鑒相器的電路圖，在其它實施例中也能采用任何能實現(xiàn)上述檢測出輸入頻率信號FREF和分頻信號的頻差或相差的鑒頻鑒相器。
[0027]所述上升控制信號UP和下降控制信號DOWN輸入所述電荷泵2中，并對所述電荷泵2的電流源進(jìn)行控制，使所述電荷泵2的電流源對所述低通濾波器進(jìn)行充電或放電，從而產(chǎn)生一控制電壓PUMP。其中信號SLEEP為關(guān)斷信號，能使所述電荷泵2以及所述壓控振蕩器3關(guān)斷以及開啟。所述電荷泵2還產(chǎn)生一偏置電流IBN，該偏置電流IBN用于提供給壓控振蕩器3。如圖8所示，是本發(fā)明實施例鎖相環(huán)所采用的電荷泵的電路圖，在其它實施例中也能采用任何能產(chǎn)生控制電壓PUMP的電荷泵。
[0028]所述低通濾波器為兩階環(huán)路濾波器，包括第二電阻R、第一電容Cl和第二電容C2，所述第一電容Cl和所述第二電阻R串聯(lián)于所述電荷泵2的輸出端和地之間，所述第二電容C2連接于所述電荷泵2的輸出端和地之間。
[0029]如圖2所示，是本發(fā)明實施例鎖相環(huán)的壓控振蕩器的結(jié)構(gòu)示意圖；所述壓控振蕩器3為一個由多級如奇數(shù)級的差分延遲子單元3a串聯(lián)而成的環(huán)形結(jié)構(gòu)。所述壓控振蕩器3的各級所述差分延遲子單元3a的連接關(guān)系為:當(dāng)前級的差分延遲子單元3a的第一輸入端ini和前一級的差分延遲子單元3a的第一輸出端outl相連、當(dāng)前級的差分延遲子單元3a的第二輸入端in2和前一級的差分延遲子單元3a的第二輸出端out2相連，當(dāng)前級的差分延遲子單元3a的第二輸出端out2和下一級的差分延遲子單元3a的第二輸入端in2相連、當(dāng)前級的差分延遲子單元3a的第一輸出端outl和下一級的差分延遲子單元3a的第一輸入端ini相連。各級差分延遲子單兀3a的第一輸出端outl的輸出信號outl和第二輸出端outl的輸出信號outlz互為反相信號。
[0030]如圖3所示，是本發(fā)明實施例鎖相環(huán)的壓控振蕩器的差分延遲子單元的電路圖；各級差分延遲子單元3a的結(jié)構(gòu)相同且都包括:
[0031]差分增益電路，由兩個對稱的第一放大器稱接形成，包括第一輸入端in1、第二輸入端in2、第一輸出端outl和第二輸出端out2 ;所述第一輸入端ini和所述第二輸入端in2的信號互為反相，所述第二輸出端out2和所述第一輸出端outl的信號互為反相。較佳選擇為，所述差分增益電路的兩個第一放大器分別由第三PMOS管IOla和IOlb組成，所述第三PMOS管IOla和IOlb的源極相連；所述第三PMOS管IOla的柵極為第一輸入端in1、漏極為第一輸出端outl，所述第三PMOS管IOlb的柵極為第二輸入端in2、漏極為第二輸出端out2。
[0032]第一電流源電路，耦接于所述差分增益電路，所述第一電流源電路通過第一控制電壓biasp控制其電流大小。較佳為，所述第一電流源電路由一個第四PMOS管102a組成；所述第四PMOS管102a的柵極連接所述第一控制電壓biasp，所述第四PMOS管102a的源極連接正電源AVDD，所述第四PMOS管102a的漏極和所述第三PMOS管IOla和IOlb的源極耦接。
[0033]對稱的第一負(fù)載和第二負(fù)載，第一負(fù)載和第一輸出端outl稱接,第二負(fù)載和第二輸出端out2耦接。所述第一負(fù)載和所述第二負(fù)載都通過第二控制電壓biasn控制其電流大??；所述第一控制電壓biasp和所述第二控制電壓biasn為互相反相，且本發(fā)明實施例中，所述第一控制電壓biasp為一負(fù)偏電壓,所述第二控制電壓biasn為一正偏電壓。較佳為，所述第一負(fù)載和所述第二負(fù)載的結(jié)構(gòu)相同，所述第一負(fù)載包括第三NMOS管103a、第四NMOS管104a和第五NMOS管105a，所述第三NMOS管103a和所述第四NMOS管104a的源極連接在一起，所述第四NMOS管104a的漏極和所述第五NMOS管105a的源極相連，所述第五NMOS管105a的柵極和漏極都和所述第三NMOS管IOlb的漏極相連。所述第二負(fù)載包括第三NMOS管103b、第四NMOS管104b和第五NMOS管105b，所述第三NMOS管103b和所述第四NMOS管104b的源極連接在一起，所述第四NMOS管104b的漏極和所述第五NMOS管105b的源極相連，所述第五NMOS管105b的柵極和漏極都和所述第三NMOS管IOla的漏極相連。所述第三NMOS管103a和103b、所述第四NMOS管104a和104b的柵極都接所述第一控制電壓biasp。所述第三NMOS管103a和103b和所述第四NMOS管104a和104b的源極都接地或負(fù)電源AVSS ;所述第三NMOS管103a的漏極和所述第一輸出端out I連接，所述第三NMOS管103b的漏極和所述第二輸出端out2連接。
[0034]所述鎖相環(huán)還包括一控制電壓產(chǎn)生電路，用于產(chǎn)生所述第一控制電壓biasp和所述第二控制電壓biasn。該控制電壓產(chǎn)生電路放置于所述壓控振蕩器的振蕩環(huán)之外，如圖4所示，是本發(fā)明實施例鎖相環(huán)的壓控振蕩器的控制電壓產(chǎn)生電路的電路圖，所述控制電壓產(chǎn)生電路包括:
[0035]第一鏡射電路，包括第一 NMOS管106、第一 PMOS管107和第一電阻108，所述第一PMOS管107的漏極和柵極都和所述第一 NMOS管106的漏極相連，所述第一 NMOS管106的源極通過所述第一電阻108接地或負(fù)電源AVSS，所述第一 PMOS管107的源極連接正電源AVDD ;所述第一 NMOS管106的柵極接所述電荷泵2輸出的控制電壓PUMP，所述第一 NMOS管106的漏極輸出所述第一控制電壓biasp。
[0036]第二鏡射電路，包括第二 NMOS管109、第二 PMOS管110，所述第二 NMOS管109的漏極和柵極都所述第二 PMOS管110的漏極相連，所述第二 NMOS管109的源極接地或負(fù)電源AVSS，所述第二 PMOS管110的源極連接正電源AVDD ;所述第二 PMOS管110的柵極接所述第一 NMOS管106的漏極也即和所述第一控制電壓biasp相連，所述第二 NMOS管109的漏極輸出所述第二控制電壓biasn。
[0037]運(yùn)算放大器111，其反相輸入端INN連接所述第二 NMOS管109的漏極即和所述第二控制電壓biasn。如圖5所示，本發(fā)明實施例的控制電壓產(chǎn)生電路所采用的運(yùn)算放大器的電路圖，在其它實施例中也可采用其它結(jié)構(gòu)的運(yùn)算放大器。
[0038]單端延遲子單元112，由所述差分延遲子單元3a的一半組成，所述單端延遲子單元112包括:
[0039]單端增益電路，由所述差分增益電路的兩個第一放大器中的一個組成。較佳為，所述單端增益電路由一個第三PMOS管IOlC組成，所述第三PMOS管IOlC的柵極接地或負(fù)電源AVSS，所述第三PMOS管IOlC的漏極為所述單端增益電路的輸出端。
[0040]第二電流源電路，由所述差分增益電路的第一電流源電路組成，所述第一電流源電路耦接于所述單端增益電路；所述第二電流源電路通過所述第一控制電壓biasp控制其電流大小。較佳為，所述第二電流源電路由一個第四PMOS管102b組成，所述第四PMOS管102b的柵極連接所述第一控制電壓biasp，所述第四PMOS管102b的源極連接正電源AVDD，所述第四PMOS管102b的漏極和所述第三PMOS管IOlC的源極耦接。
[0041]第三負(fù)載，由所述差分增益電路的第一負(fù)載和第二負(fù)載中的任一個組成，所述第三負(fù)載耦接于所述單端增益電路的輸出端。較佳為，所述第三負(fù)載的結(jié)構(gòu)包括:第三NMOS管103C、第四NMOS管104C和第五NMOS管105C，所述第三NMOS管103C和所述第四NMOS管104C的源極連接在一起，所述第四NMOS管104C的漏極和所述第五NMOS管105C的源極相連，所述第五NMOS管105C的柵極和漏極都和所述第三NMOS管103C的漏極相連。
[0042]所述第三NMOS管103C和所述第四NMOS管104C的柵極都接所述運(yùn)算放大器111的同相輸入端INP ;所述第三NMOS管103C和所述第四NMOS管104C的源極都接地或負(fù)電源AVSS ;所述第三NMOS管的漏極和所述第三PMOS管IOlC的漏極即所述單端增益電路的輸出端連接。[0043]所述運(yùn)算放大器111的同相輸入端連接所述單端增益電路的輸出端，所述運(yùn)算放大器111的輸出端連接所述第三負(fù)載的控制端并控制所述第三負(fù)載的電流大小，這樣，所述運(yùn)算放大器111和所述單端延遲子單元112形成一閉環(huán)控制使所述第一控制電壓biasp和所述第二控制電壓biasn穩(wěn)定。
[0044]如圖2所述，能夠從本發(fā)明實施例鎖相環(huán)的壓控振蕩器3的任意一級差分延遲子單元3a的輸出端outl和out2取出兩個互為反相的差分電壓信號VCOUT和VC0UTZ，該差分電壓信號VCOUT和VCOUTZ分別輸入到差分單端電壓轉(zhuǎn)換電路3b的輸入端INN和INP并在所述差分單端電壓轉(zhuǎn)換電路3b中進(jìn)行轉(zhuǎn)換，轉(zhuǎn)換成單端電壓信號輸出即輸出頻率信號FVC0。所述差分單端電壓轉(zhuǎn)換電路3b的輸出端OUT為整個所述壓控振蕩器3的輸出端FVC0。圖6是本發(fā)明實施例鎖相環(huán)的壓控振蕩器的差分單端電壓轉(zhuǎn)換電路的電路圖，在其它實施例中也可采用其它結(jié)構(gòu)的具有上述相同功能的差分單端電壓轉(zhuǎn)換電路。
[0045]由于本發(fā)明實施例中具有多級差分延遲子單元3a，從各不同級的差分延遲子單元3a的輸出端outl和out2取出差分電壓信號VCOUT和VCOUTZ時，最后形成的輸出頻率信號FVCO的相位也不同，所以本發(fā)明實施例鎖相環(huán)能夠產(chǎn)生多個相位的時鐘輸出。本發(fā)明實施例能夠適用數(shù)?；旌显O(shè)計的時鐘產(chǎn)生電路，亦可使用于時鐘數(shù)據(jù)恢復(fù)電路。
[0046]鎖相環(huán)是具有非線性的反饋系統(tǒng)。然而，通過線性分析可以對其基本的操作做出很好的近似。在這樣的分析中，Laplace變換是一個很有用的工具。傳輸函數(shù)的相關(guān)概念，即描述一個線性電路的輸入端和輸出端在S域的關(guān)系，被用于分析PLL的開環(huán)和閉環(huán)特性。如圖9所示，為一個簡化的本發(fā)明實施例鎖相環(huán)的S域示意圖。圖2中所示的鑒頻鑒相器I和電荷泵合并為一個模塊101 ,由傳輸參數(shù)Kpfd表不,傳輸參數(shù)Kpfd等于Iep/2 η ,處Icp也即為圖9中的1ut(s)。二階環(huán)路濾波器形成的低通濾波器的阻抗由Zut表示。壓控振蕩器(VCO) 3由模塊103表示，其轉(zhuǎn)換增益Kvaj表示對于調(diào)諧電壓Vcont (s)頻率的敏感度。預(yù)分頻電路104和低頻分頻器105分別對應(yīng)于圖2中的第一分頻器4和第二分頻器5，預(yù)分頻電路104和低頻分頻器105分頻比例分別由P和N表示，模塊103輸出頻率信號Fout，預(yù)分頻電路104輸出頻率信號Fout/P，低頻分頻器105輸出頻率信號Fbek。上述綜合器即鎖相環(huán)的開環(huán)傳輸函數(shù)可以定義成:
[0047]
【權(quán)利要求】
1.一種鎖相環(huán)，包括依次連接的鑒頻鑒相器、電荷泵、低通濾波器和壓控振蕩器，其特征在于:所述壓控振蕩器為一個由多級差分延遲子單元串聯(lián)而成的環(huán)形結(jié)構(gòu)，各級差分延遲子單元的結(jié)構(gòu)相同且都包括: 差分增益電路，由兩個對稱的第一放大器稱接形成，包括第一輸入端、第二輸入端、第一輸出端和第二輸出端；所述第一輸入端和所述第二輸入端的信號互為反相，所述第一輸出端和所述第二輸出端的信號互為反相； 第一電流源電路，耦接于所述差分增益電路； 對稱的第一負(fù)載和第二負(fù)載，第一負(fù)載和第一輸出端I禹接，第二負(fù)載和第二輸出端率禹接； 所述第一電流源電路通過第一控制電壓控制其電流大小，所述第一負(fù)載和所述第二負(fù)載都通過第二控制電壓控制其電流大?。凰龅谝豢刂齐妷汉退龅诙刂齐妷簽榛ハ喾聪?； 鎖相環(huán)還包括一控制電壓產(chǎn)生電路，用于產(chǎn)生所述第一控制電壓和所述第二控制電壓，該控制電壓產(chǎn)生電路包括: 第一鏡射電路，包括第一 NMOS管、第一 PMOS管和第一電阻，所述第一 PMOS管的漏極和柵極都和所述第一 NMOS管的漏極相連，所述第一 NMOS管的源極通過所述第一電阻接地或負(fù)電源，所述第一PMOS管的源極連接正電源；所述第一NMOS管的柵極接所述電荷泵輸出的控制電壓，所述第一 N MOS管的漏極輸出所述第一控制電壓； 第二鏡射電路，包括第二 NMOS管、第二 PMOS管，所述第二 NMOS管的漏極和柵極都所述第二 PMOS管的漏極相連，所述第二 NMOS管的源極接地或負(fù)電源，所述第二 PMOS管的源極連接正電源；所述第二 PMOS管的柵極接所述第一 NMOS管的漏極，所述第二 NMOS管的漏極輸出所述第二控制電壓； 運(yùn)算放大器，其反相輸入端連接所述第二 NMOS管的漏極； 單端延遲子單元，由所述差分延遲子單元的一半組成，所述單端延遲子單元包括: 單端增益電路，由所述差分增益電路的兩個第一放大器中的一個組成； 第二電流源電路，由所述差分增益電路的第一電流源電路組成，所述第一電流源電路耦接于所述單端增益電路；所述第二電流源電路通過所述第一控制電壓控制其電流大??；第三負(fù)載，由所述差分增益電路的第一負(fù)載和第二負(fù)載中的任一個組成，所述第三負(fù)載耦接于所述單端增益電路的輸出端； 所述運(yùn)算放大器的同相輸入端連接所述單端增益電路的輸出端，所述運(yùn)算放大器的輸出端連接所述第三負(fù)載的控制端并控制所述第三負(fù)載的電流大小，所述運(yùn)算放大器和所述單端延遲子單元形成一閉環(huán)控制使所述第一控制電壓和所述第二控制電壓穩(wěn)定。
2.如權(quán)利要求1所述的鎖相環(huán)，其特征在于: 所述差分增益電路的兩個第一放大器都是由一第三PMOS管組成，所述差分增益電路的兩個第三PMOS管的源極相連并和所述第一電流源電路耦接； 所述差分增益電路的中的一個第三PMOS管的柵極為第一輸入端、漏極為第一輸出端，所述差分增益電路的中的另一個第三PMOS管的柵極為第二輸入端、漏極為第二輸出端； 所述單端增益電路由一個第三PMOS管組成，所述單端增益電路的第三PMOS管的柵極接地或負(fù)電源，所述單端增益電路的第三PMOS管的源極和所述第二電流源電路耦接，所述單端增益電路的第三PMOS管的漏極為所述單端增益電路的輸出端并和所述第三負(fù)載耦接。
3.如權(quán)利要求1或2所述的鎖相環(huán)，其特征在于:所述第一電流源電路和所述第二電流源電路都分別由一個第四PMOS管組成； 所述第一電流源電路的第四PMOS管的柵極連接所述第一控制電壓，所述第一電流源電路的第四PMOS管的源極連接正電源，所述第一電流源電路的第四PMOS管的漏極和所述差分增益電路耦接； 所述第二電流源電路的第四PMOS管的柵極連接所述第一控制電壓，所述第二電流源電路的第四PMOS管的源極連接正電源，所述第二電流源電路的第四PMOS管的漏極和所述單端增益電路耦接。
4.如權(quán)利要求1或2所述的鎖相環(huán)，其特征在于:所述第一負(fù)載、所述第二負(fù)載和所述第三負(fù)載的結(jié)構(gòu)相同且都包括:第三NMOS管、第四NMOS管和第五NMOS管，所述第三NMOS管和所述第四NMOS管的源極連接在一起，所述第四NMOS管的漏極和所述第五NMOS管的源極相連，所述第五NMOS管的柵極和漏極都和所述第三NMOS管的漏極相連； 所述第一負(fù)載、所述第二負(fù)載的所述第三NMOS管和所述第四NMOS管的柵極都接所述第一控制電壓；所述第三負(fù)載的所述第三NMOS管和所述第四NMOS管的柵極都接所述運(yùn)算放大器的同相輸入端； 所述第一負(fù)載、所述第二負(fù)載和所述第三負(fù)載的所述第三NMOS管和所述第四NMOS管的源極都接地或負(fù)電源； 所述第一負(fù)載的所述第三NMOS管的漏極和所述第一輸出端連接，所述第二負(fù)載的所述第三NMOS管的漏極和`所述第二輸出端連接，所述第三負(fù)載的所述第三NMOS管的漏極和所述單端增益電路的輸出端連接。
5.如權(quán)利要求1或2所述的鎖相環(huán)，其特征在于:所述壓控振蕩器共由奇數(shù)級的所述差分延遲子單元，當(dāng)前級的差分延遲子單元的第一輸入端和前一級的差分延遲子單元的第一輸出端相連、當(dāng)前級的差分延遲子單元的第二輸入端和前一級的差分延遲子單元的第二輸出端相連，當(dāng)前級的差分延遲子單元的第一輸出端和下一級的差分延遲子單元的第一輸入端相連、當(dāng)前級的差分延遲子單元的第二輸出端和下一級的差分延遲子單元的第二輸入端相連。
6.如權(quán)利要求1或2所述的鎖相環(huán)，其特征在于:所述低通濾波器為兩階環(huán)路濾波器，包括第二電阻、第一電容和第二電容，所述第一電容和所述第二電阻串聯(lián)于所述電荷泵的輸出端和地之間，所述第二電容連接于所述電荷泵的輸出端和地之間。
7.如權(quán)利要求1或2所述的鎖相環(huán)，其特征在于:所述鎖相環(huán)還包括分頻器，連接于所述壓控振蕩器的輸出端和所述鑒頻鑒相器的輸入端之間。
【文檔編號】H03L7/099GK103795409SQ201210418275
【公開日】2014年5月14日 申請日期:2012年10月26日 優(yōu)先權(quán)日:2012年10月26日
【發(fā)明者】朱紅衛(wèi), 唐敏, 劉國軍 申請人:上海華虹宏力半導(dǎo)體制造有限公司