專利名稱：基于錢搜索算法和福尼算法的并行電路及rs譯碼電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及譯碼技術(shù)領(lǐng)域，特別是涉及一種基于錢搜索算法和福尼算法的并行電路及RS譯碼電路。
背景技術(shù)：
隨著光纖通信技術(shù)的發(fā)展，光網(wǎng)絡(luò)向著高速率、大容量、長距離的方向演進(jìn)。但隨著速率的提升、距離的增加，傳輸信息的誤比特率就會增加，故前向糾錯技術(shù)(FEC)顯得非常重要。里德-所羅門(Reed-Solomon，RS)編解碼作為FEC的一種，能夠糾正數(shù)據(jù)傳輸過程中產(chǎn)生的突發(fā)錯誤，因而得到了廣泛應(yīng)用。RS譯碼主要包括伴隨式計算、關(guān)鍵方程求解，錯誤位置計算和錯位值計算幾個步驟，其中錯誤位置計算步驟采用的錢搜索算法和錯誤值計算步驟采用的福尼算法在RS譯碼中占有重要地位。 如何提供一種滿足高速并行處理數(shù)據(jù)的要求、結(jié)構(gòu)簡單的譯碼電路是亟待解決的問題。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明首先要解決的技術(shù)問題是如何提供一種滿足高速并行處理數(shù)據(jù)的要求、結(jié)構(gòu)簡單的譯碼電路。(二)技術(shù)方案為了解決上述技術(shù)問題，本發(fā)明提供一種基于錢搜索算法和福尼算法的并行電路，所述并行電路用于計算RS譯碼過程中發(fā)生的錯誤位置與產(chǎn)生的錯誤值，包括偶數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)福尼電路模塊、偶數(shù)項(xiàng)福尼電路模塊、第一加法模塊、第二加法模塊、求倒數(shù)模塊和乘法模塊；其中，所述偶數(shù)項(xiàng)錢搜索電路模塊用于并行計算錯誤位置多項(xiàng)式中的偶數(shù)項(xiàng)的和，所述奇數(shù)項(xiàng)錢搜索電路模塊用于并行計算錯誤位置多項(xiàng)式中的奇數(shù)項(xiàng)的和，偶數(shù)項(xiàng)錢搜索電路模塊和奇數(shù)項(xiàng)錢搜索電路模塊經(jīng)過第一加法模塊后在一個時鐘周期內(nèi)共計算得到P個錯誤位置；所述奇數(shù)項(xiàng)福尼電路模塊用于并行計算錯誤值多項(xiàng)式中的奇數(shù)項(xiàng)的和，所述偶數(shù)項(xiàng)福尼電路模塊用于并行計算錯誤值多項(xiàng)式中的偶數(shù)項(xiàng)的和，奇數(shù)項(xiàng)福尼電路模塊和偶數(shù)項(xiàng)福尼電路模塊經(jīng)過第二加法模塊和乘法器模塊后在一個所述時鐘周期內(nèi)共計算得到P個錯誤值；所述偶數(shù)項(xiàng)錢搜索電路模塊的輸出端連接到所述第一加法模塊的輸入端，所述奇數(shù)項(xiàng)錢搜索電路模塊的輸出端連接到所述第一加法模塊和所述求倒數(shù)模塊的輸入端，所述求倒數(shù)模塊的輸出端連接到所述乘法模塊的輸入端，所述奇數(shù)項(xiàng)福尼電路模塊和偶數(shù)項(xiàng)福尼電路模塊的輸出端連接到所述第二加法模塊的輸入端，所述第二加法模塊的輸出端連接到所述乘法模塊的輸入端，所述第一加法模塊輸出P個錯誤位置，所述乘法模塊輸出P個錯誤值，所述P個錯誤位置和P個錯誤值作為所述并行電路的輸出數(shù)據(jù)，P為大于I的整數(shù)。
優(yōu)選地，所述偶數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)福尼電路模塊和偶數(shù)項(xiàng)福尼電路模塊均包括多個計算子模塊以及多個加法器；每個計算子模塊包括二選一選擇器、寄存器以及多個乘法器，且二選一選擇器的輸出端連接到每個乘法器的輸入端，其中一個乘法器的輸出端連接到寄存器的輸入端，寄存器的輸出端連接到二選一選擇器的輸入端；對于每個計算子模塊，其中乘法器的輸出端一對一地連接到加法器的輸入端；所述多個加法器的輸出為偶數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)福尼電路模塊和偶數(shù)項(xiàng)福尼電路模塊的輸出數(shù)據(jù)。優(yōu)選地，所述加法器所做的加法均是伽羅華域上的加法，所述乘法器所做的乘法均是伽羅華域上的乘法，且所述乘法器的系數(shù)均屬于相同的伽羅華域。優(yōu)選地，所述求倒數(shù)模塊為只讀ROM。優(yōu)選地，所述多個計算子模塊的個數(shù)為t/2，其中，t=(n-k)/2, η表示RS譯碼的碼字長度，k表示RS譯碼的信息位長度。
本發(fā)明還提供了一種RS譯碼電路，包括所述的并行電路。(三)有益效果上述技術(shù)方案具有如下優(yōu)點(diǎn)本發(fā)明的并行電路利用偶數(shù)項(xiàng)電路模塊與奇數(shù)項(xiàng)電路模塊的相似性進(jìn)行錯誤位置與錯誤值計算電路模塊化，能夠?qū)崿F(xiàn)在一個時鐘周期檢測多個錯誤位置和多個錯誤值，可以簡化電路結(jié)構(gòu)，節(jié)省電路面積，加快實(shí)現(xiàn)速度，并且可移植性強(qiáng)，且基于該并行電路設(shè)計的RS譯碼電路能夠滿足高速并行處理數(shù)據(jù)的要求。


圖I是RS譯碼電路結(jié)構(gòu)示意圖；圖2是本發(fā)明的并行電路結(jié)構(gòu)圖；圖3是奇數(shù)項(xiàng)電路模塊結(jié)構(gòu)圖；圖4是偶數(shù)項(xiàng)電路模塊結(jié)構(gòu)圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。RS譯碼電路的結(jié)構(gòu)如圖I所示(以RS(255，223)并且p=9為例)，本發(fā)明提供的一種基于錢搜索算法和福尼算法的并行電路，即為圖I中的錯誤位置與錯誤值計算模塊CSEE。RS譯碼過程中的伴隨式多項(xiàng)式為S (X) = So+S^+SaX2+. . . +S21^1X2卜1基于錢搜索算法的錯誤位置多項(xiàng)式為σ (X) = σ 0+ σ jX+ σ 2χ2+. . . + σ txlσ ( α χ) = σ 0+ σ j α χ+ σ 2 ( α χ) 2+. . . + σ t ( α χ)1=ο0+σ odd(a Ο + σ evev(a ')基于福尼算法的錯誤值多項(xiàng)式為ω (X) = ω 0+ ω jX+ ω 2χ2+. · · + ω ^1Xt-1 ω ( α χ) = ω 0+ ω j α χ+ ω 2 ( α χ)2+. . . + ω ( a χ)t_1
=ω0+ωοω(α 0 + ω_(α O關(guān)鍵方程為S(x)σ (X) = ω (χ)解上述關(guān)鍵方程能夠得到ω。，. .，和σ。，· .，σ t將公式變形得到錢搜索算法計算錯誤位置的公式O 0+° odd(Q 0+0 evev(Q O和福尼算法計算錯誤值的公式
權(quán)利要求
1.一種基于錢搜索算法和福尼算法的并行電路，其特征在于，所述并行電路用于計算RS譯碼過程中發(fā)生的錯誤位置與產(chǎn)生的錯誤值，包括偶數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)福尼電路模塊、偶數(shù)項(xiàng)福尼電路模塊、第一加法模塊、第二加法模塊、求倒數(shù)模塊和乘法模塊；其中， 所述偶數(shù)項(xiàng)錢搜索電路模塊用于并行計算錯誤位置多項(xiàng)式中的偶數(shù)項(xiàng)的和，所述奇數(shù)項(xiàng)錢搜索電路模塊用于并行計算錯誤位置多項(xiàng)式中的奇數(shù)項(xiàng)的和，所述偶數(shù)項(xiàng)錢搜索電路模塊和奇數(shù)項(xiàng)錢搜索電路模塊的輸出經(jīng)過第一加法模塊后在一個時鐘周期內(nèi)共計算得到P個錯誤位置；所述奇數(shù)項(xiàng)福尼電路模塊用于并行計算錯誤值多項(xiàng)式中的奇數(shù)項(xiàng)的和，所述偶數(shù)項(xiàng)福尼電路模塊用于并行計算錯誤值多項(xiàng)式中的偶數(shù)項(xiàng)的和，所述奇數(shù)項(xiàng)福尼電路模塊和偶數(shù)項(xiàng)福尼電路模塊經(jīng)過第二加法模塊和乘法模塊后在一個所述時鐘周期內(nèi)共計算得到P個錯誤值； 所述偶數(shù)項(xiàng)錢搜索電路模塊的輸出端連接到所述第一加法模塊的輸入端，所述奇數(shù)項(xiàng)錢搜索電路模塊的輸出端連接到所述第一加法模塊和所述求倒數(shù)模塊的輸入端，所述求倒數(shù)模塊的輸出端連接到所述乘法模塊的輸入端，所述奇數(shù)項(xiàng)福尼電路模塊和偶數(shù)項(xiàng)福尼電路模塊的輸出端連接到所述第二加法模塊的輸入端，所述第二加法模塊的輸出端連接到所述乘法模塊的輸入端，所述第一加法模塊輸出P個錯誤位置，所述乘法模塊輸出P個錯誤值，所述P個錯誤位置和P個錯誤值作為所述并行電路的輸出數(shù)據(jù)，P為大于I的整數(shù)。
2.如權(quán)利要求I所述的并行電路，其特征在于，所述偶數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)福尼電路模塊和偶數(shù)項(xiàng)福尼電路模塊均包括多個計算子模塊以及多個加法器；每個計算子模塊包括二選一選擇器、寄存器以及多個乘法器，且二選一選擇器的輸出端連接到每個乘法器的輸入端，其中一個乘法器的輸出端連接到寄存器的輸入端，寄存器的輸出端連接到二選一選擇器的輸入端；對于每個計算子模塊，其中乘法器的輸出端一對一地連接到加法器的輸入端；所述多個加法器的輸出為偶數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)錢搜索電路模塊、奇數(shù)項(xiàng)福尼電路模塊和偶數(shù)項(xiàng)福尼電路模塊的輸出數(shù)據(jù)。
3.如權(quán)利要求2所述的并行電路，其特征在于，所述加法器所做的加法均是伽羅華域上的加法，所述乘法器所做的乘法均是伽羅華域上的乘法，且所述乘法器的系數(shù)均屬于相同的伽羅華域。
4.如權(quán)利要求I所述的并行電路，其特征在于，所述求倒數(shù)模塊為只讀ROM。
5.如權(quán)利要求2或3所述的并行電路，其特征在于，所述多個計算子模塊的個數(shù)為t/2，其中，t=(n-k)/2, η表示RS譯碼的碼字長度，k表示RS譯碼的信息位長度。
6.一種RS譯碼電路，其特征在于，包括如權(quán)利要求f 5中任一項(xiàng)所述的并行電路。
全文摘要
本發(fā)明涉及譯碼技術(shù)領(lǐng)域，公開了一種基于錢搜索算法和福尼算法的并行電路及RS譯碼電路。本發(fā)明的并行電路利用偶數(shù)項(xiàng)電路模塊與奇數(shù)項(xiàng)電路模塊的相似性進(jìn)行錯誤位置與錯誤值計算電路模塊化，能夠?qū)崿F(xiàn)在一個時鐘周期檢測多個錯誤位置和多個錯誤值，可以簡化電路結(jié)構(gòu)，節(jié)省電路面積，加快實(shí)現(xiàn)速度，并且可移植性強(qiáng)，且基于該并行電路設(shè)計的RS譯碼電路能夠滿足高速并行處理數(shù)據(jù)的要求。
文檔編號H03M13/15GK102970049SQ20121041853
公開日2013年3月13日 申請日期2012年10月26日 優(yōu)先權(quán)日2012年10月26日
發(fā)明者張民, 韓衛(wèi)平, 張治國, 陳雪 申請人:北京郵電大學(xué)