專利名稱：占空比失真校正電路系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本申請一般涉及集成電路，更具體地，涉及具有時鐘產(chǎn)生電路系統(tǒng)的集成電路。
背景技術(shù)：
集成電路通常包括諸如鎖相環(huán)(PLL)這樣的時鐘產(chǎn)生電路系統(tǒng)。鎖相環(huán)通常具有接收基準時鐘信號的輸入端并且具有提供多個時鐘信號的輸出端。在鎖相環(huán)的輸出端產(chǎn)生的多個時鐘信號可以呈現(xiàn)時鐘速率，該時鐘速率是輸入的基準時鐘信號的時鐘速率的整倍數(shù)。使用鎖相環(huán)產(chǎn)生的時鐘信號可以使用時鐘分配電路系統(tǒng)被分配到其上形成有鎖相環(huán)的集成電路的不同區(qū)域。時鐘分配電路系統(tǒng)包括串聯(lián)連接的時鐘緩沖器(即，串聯(lián)連接為串的時鐘緩沖器)，時鐘信號經(jīng)過這些緩沖器。這些緩沖器通常被設(shè)計用于提供相等的上升時間和下降時間(B卩，相等的上升和下降轉(zhuǎn)換延遲)。呈現(xiàn)相等的上升/下降時間的緩沖器能夠被用于保持經(jīng)過該緩沖器的時鐘信號的占空比。例如，由呈現(xiàn)相等的上升/下降時間的緩沖器接收的具有50%占空比的時鐘信號將在該緩沖器的輸出端呈現(xiàn)50%占空比。在實際中，然而，用于傳播時鐘信號的緩沖器和其它電路可能經(jīng)受工藝、電壓和溫度變化，并且因此可能呈現(xiàn)不相等的上升和下降時間(即，不匹配的上升和下降轉(zhuǎn)換延遲)。經(jīng)過具有不匹配的上升/下降時間的緩沖器的時鐘信號將經(jīng)受占空比失真。例如，由呈現(xiàn)不匹配的上升/下降時間的緩沖器接收的具有50%占空比的時鐘信號可能在該緩沖器的輸出端呈現(xiàn)60%占空比。時鐘緩沖器通常被設(shè)計用于提供更強的上拉驅(qū)動強度和相對較弱的下拉驅(qū)動強度。經(jīng)過這種類型的時鐘緩沖器的時鐘信號可能經(jīng)歷快速的上升轉(zhuǎn)換和相對較慢的下降轉(zhuǎn)換。結(jié)果，隨著經(jīng)過每一個連續(xù)的時鐘緩沖器，時鐘信號的占空比趨向于增大。在一些情形下，原始呈現(xiàn)50%占空比的時鐘信號(即，在鎖相環(huán)的輸出端呈現(xiàn)50%占空比的時鐘信號)隨著被傳播經(jīng)過時鐘緩沖器串可能逐漸接近100%占空比，并且可能最終被卡在高占空比，因而使得集成電路不能工作。

發(fā)明內(nèi)容
集成電路可以包括諸如鎖相環(huán)這樣的時鐘產(chǎn)生電路。鎖相環(huán)可以被使用以產(chǎn)生相對于彼此相位偏移的多個時鐘信號?？梢允褂脮r鐘緩沖器塊的至少一個串將多個時鐘信號引導(dǎo)到集成電路的不同部分。每一個時鐘緩沖器塊可以包括并聯(lián)耦合的時鐘緩沖器電路雙向?qū)?。作為示例，時鐘緩沖器塊可以包括用于支持八時鐘相位系統(tǒng)的操作的八個時鐘緩沖器電路雙向?qū)?例如，其中鎖相環(huán)被配置為產(chǎn)生作為彼此的延遲版本的八個時鐘信號的系統(tǒng))。
給定的時鐘緩沖器塊中的每一個時鐘緩沖器電路可以具有可操作用于接收輸入時鐘信號的第一輸入端子、輸出端子，在所述輸出端提供輸入時鐘信號的校正版本(例如，輸出端，在該輸出端提供具有期望占空比的輸出時鐘信號)、可操作用于接收第一延遲時鐘信號(例如，輸入時鐘信號的第一延遲版本)的第二輸入端子以及可操作用于接收第二延遲時鐘信號(例如，輸入時鐘信號的第二延遲版本)的第三輸入端子。第一延遲時鐘信號和第二延遲時鐘信號可以從在緩沖器串中的前面的時鐘緩沖器塊的輸出端產(chǎn)生的多個時鐘信號選擇。當輸入時鐘信號的時鐘電平高時，輸出時鐘信號將升高。第一延遲時鐘信號的上升時鐘沿將造成時鐘緩沖器電路將輸出時鐘信號驅(qū)動為低。輸入時鐘信號和第一延遲時鐘信號之間的相位偏移量可以因此用于設(shè)定輸出時鐘信號的高時鐘相位。第二延遲時鐘信號可以被選擇為使得在第一延遲時鐘信號低的第一時間段第二延遲時鐘信號升高，以及在輸入時鐘信號低的第二時間段第二延遲信號降低(例如，在第一延遲時鐘信號的上升時鐘沿周圍第二延遲時鐘信號應(yīng)為高)。當?shù)诙舆t時鐘信號高時，輸出時鐘信號的下降轉(zhuǎn)換將被第一延遲時鐘信號的上升時鐘沿觸發(fā)而不是被輸入時鐘信號的下降時鐘沿觸發(fā)，這就有效地使緩沖器電路對輸入時鐘信號中的任何已有的占空比失真不敏感。當輸入時鐘信號再次上升時，輸出時鐘信號將升高以完成當前時鐘周期。按照這種方式緩沖時鐘信號可以有效地產(chǎn)生已校正占空比失真的輸出時鐘信號(例如，產(chǎn)生具有期望占空比的輸出時鐘信號)。從所附的附圖和以下詳細描述中，本發(fā)明的其它特征、實質(zhì)和各種優(yōu)點將變得更明顯。


圖1是根據(jù)本發(fā)明的實施方式的具有時鐘緩沖器電路系統(tǒng)的示例性集成電路的示意圖。圖2是根據(jù)本發(fā)明的實施方式的占空比-時鐘緩沖器數(shù)量的曲線圖。圖3是根據(jù)本發(fā)明的實施方式的示例性雙向時鐘緩沖器電路系統(tǒng)的示意圖。圖4是根據(jù)本發(fā)明實施方式的示例性時鐘緩沖器電路的電路圖。圖5是例示根據(jù)本發(fā)明的實施方式的圖4的時鐘緩沖器電路的操作的時序圖。圖6是根據(jù)本發(fā)明的實施方式的由四時鐘相位系統(tǒng)中的時鐘產(chǎn)生電路產(chǎn)生的時鐘信號的時序圖。圖7是根據(jù)本發(fā)明的實施方式的四時鐘相位系統(tǒng)中的示例性雙向塊緩沖器電路系統(tǒng)的不意圖。圖8是示出根據(jù)本發(fā)明的實施方式的四時鐘相位系統(tǒng)中用于提供50%占空比校正的不同時鐘緩沖器之間的示例性連接的表。圖9是示出根據(jù)本發(fā)明的實施方式的六時鐘相位系統(tǒng)中用于提供33%占空比校正的不同時鐘緩沖器之間的示例性連接的表。圖10是示出根據(jù)本發(fā)明的實施方式的八時鐘相位系統(tǒng)中用于提供62.5%占空比校正的不同時鐘緩沖器之間的示例性連接的表。
圖11是根據(jù)本發(fā)明的實施方式的可操作用于使用控制電路系統(tǒng)配置以提供期望的占空比失真校正的示例性時鐘緩沖器電路的示意圖。圖12是根據(jù)本發(fā)明的實施方式的使用圖11中所示類型的時鐘緩沖器電路系統(tǒng)以提供占空比失真校正時涉及的示例性步驟的流程圖。
具體實施例方式本發(fā)明的實施方式涉及具有時鐘產(chǎn)生和分配電路系統(tǒng)的集成電路。這種類型的集成電路可以包括數(shù)字信號處理器、微處理器、專用集成電路、諸如可編程邏輯器件這樣的可編程集成電路等。圖1是包括控制邏輯電路系統(tǒng)18和諸如鎖相環(huán)(PLL)這樣的時鐘產(chǎn)生電路系統(tǒng)12的示例性集成電路器件10的示意圖。電路系統(tǒng)18可以包括鎖存器、組合邏輯電路、時序邏輯電路和可操作用于控制器件10的其它部分的控制電路系統(tǒng)?？梢允褂萌魏芜m當架構(gòu)組織電路系統(tǒng)18中的邏輯。作為示例，可以以較更大邏輯區(qū)域的一系列行和列組織邏輯，其中每一個區(qū)域包含多個更小的邏輯區(qū)域。更小的區(qū)域可以是，例如有時稱為邏輯元件(LE)的邏輯區(qū)域，每一個元件包含查找表、一個或者更多寄存器和可配置的復(fù)用器電路。更小的區(qū)域還可以是例如有時稱為自適應(yīng)邏輯模塊(ALM)的邏輯區(qū)域。每一個自適應(yīng)邏輯模塊可以包括一對加法器、一對關(guān)聯(lián)寄存器和查找表或者其它共享的組合邏輯的塊(作為示例)。更大的區(qū)域例如可以是包含多個LE或者多個ALM的有時稱為邏輯陣列塊(LAB)的邏輯區(qū)域。在典型的集成電路10中，電路系統(tǒng)18可以包括數(shù)十或者數(shù)百個更大的邏輯區(qū)域，每一個區(qū)域包括數(shù)十或者數(shù)百個更小的邏輯區(qū)域。如果期望，則可以以更多的級別或者層排列器件10的邏輯，其中多個大區(qū)域相互連接以形成更大的邏輯部分。其它器件排列可以使用不按行和列排列的邏輯。每一個鎖相環(huán)12可以被配置為產(chǎn)生各具有相應(yīng)時鐘相位的多個時鐘信號。在圖1的示例中，器件10包括兩個鎖相環(huán)12，每一個鎖相環(huán)被配置為產(chǎn)生N個各自的時鐘信號。一般地，器件10可以包括任意期望數(shù)量的鎖相環(huán)，每一個鎖相環(huán)被配置為產(chǎn)生任意適當數(shù)量的時鐘信號。使用鎖相環(huán)12產(chǎn)生的時鐘信號可以使用時鐘緩沖器塊14和時鐘分配網(wǎng)絡(luò)16被分配到器件10上的不同邏輯區(qū)域。時鐘緩沖器塊14可以被耦合成串從而時鐘信號可以從器件10的一部分被驅(qū)動到器件10的另一部分，同時經(jīng)歷最小的信號傳播延遲。時鐘緩沖器塊14可以具有雙向驅(qū)動能力從而時鐘信號可以沿著串在任一方向上被驅(qū)動。時鐘緩沖串中的每一個緩沖器塊14可以具有經(jīng)路徑24從控制電路系統(tǒng)18接收控制設(shè)定(B卩，配置每一個緩沖器塊以提供期望的驅(qū)動強度的設(shè)定)的控制輸入端并且可以具有輸出端，時鐘信號可以通過該輸出端經(jīng)路徑13被傳送到邏輯電路系統(tǒng)18的對應(yīng)部分。時鐘分配網(wǎng)絡(luò)16可以包括串聯(lián)連接的緩沖器塊14的附加分支和以樹形構(gòu)造排列的傳導(dǎo)路由路徑(作為示例)。時鐘分配網(wǎng)絡(luò)16可以是例如H樹型時鐘網(wǎng)絡(luò)，其被配置以確保對電路系統(tǒng)18的不同邏輯區(qū)域的延遲良好匹配(例如，使得時鐘信號同步到達不同區(qū)域)。時鐘分配網(wǎng)絡(luò)16可以通常包括豎直和水平導(dǎo)體。這些導(dǎo)體可以包括基本上在全體器件10上跨越的全局導(dǎo)線、諸如半線或者四分線這樣的在器件10的一部分上跨越的部分線、更小的局部線或者其它適當?shù)南嗷ミB接資源排列。使用全局導(dǎo)線被路由到電路系統(tǒng)18的不同區(qū)域的緩沖的時鐘信號被稱為全局時鐘信號GCLK，而使用更小的局部線被路由到電路系統(tǒng)18的特定區(qū)域的時鐘信號被稱為局部時鐘信號LCLK (參見，例如，圖1中的導(dǎo)線15)。集成電路10可以還包括用于驅(qū)動信號從器件10離開并且用于經(jīng)過I/O針腳22從其它器件接收信號的諸如I/o電路20這樣的輸入-輸出(I/O)電路。輸入-輸出電路20可以包括諸如模數(shù)轉(zhuǎn)換(ADC)電路、時鐘和數(shù)據(jù)恢復(fù)(CDR)電路、雙數(shù)據(jù)率(DDR)轉(zhuǎn)換電路、動態(tài)相位對準(DPA)電路、串并接口( SPI)接口電路和其它輸入-輸出電路這樣的電路。這種類型的輸入-輸出電路可以使用由相關(guān)聯(lián)的時鐘緩沖器塊14產(chǎn)生的時鐘信號來控制，并且可以對時鐘信號的準確性和一致性敏感。例如，如果其接收的時鐘信號遭受不希望的占空比失真，則I/o電路20的性能可能退化。如圖1中所示，每一個輸入-輸出電路20可以被耦合到相關(guān)聯(lián)的緩沖器塊14(例如，每一個電路20可以被從相關(guān)聯(lián)的緩沖器塊產(chǎn)生的時鐘信號控制)并且可以用于經(jīng)過相關(guān)聯(lián)的路徑26和針腳22在電路系統(tǒng)18中的對應(yīng)邏輯電路和外部器件之間傳送數(shù)據(jù)信號(DQ)。每一個輸入-輸出電路20可以被耦合到至少一個針腳22、至少四個針腳22、至少八個針腳22等。I/O電路26和相關(guān)聯(lián)的時鐘緩沖器塊14的每一對可以用于針對相應(yīng)數(shù)據(jù)通道進行數(shù)據(jù)傳遞。如果期望，則器件10可以被配置為支持針對任意數(shù)量通道的數(shù)據(jù)傳遞。呈現(xiàn)相等的上升和下降時間的時鐘緩沖器電路可以被用于最小化占空比失真(例如，提供相等上升和下降轉(zhuǎn)換延遲的時鐘緩沖器電路可以被用以保持時鐘信號占空比)。圖2是繪出占空比-時鐘緩沖串的長度的曲線圖。線32繪出通過遭受不匹配的上升和下降時間的時鐘緩沖器串傳播的時鐘信號的占空比，而線30繪出通過呈現(xiàn)相等的上升/下降時間的時鐘緩沖器串傳播的時鐘信號的占空比。在圖2的示例中，線32描繪通過呈現(xiàn)更短的上升轉(zhuǎn)換和相對較長的下降轉(zhuǎn)換的時鐘緩沖器的串傳播的、原始呈現(xiàn)50%占空比的時鐘信號的占空比。如線32指示的，隨著時鐘信號傳播通過遭受較弱的下降時間的連續(xù)時鐘緩沖器，占空比可能向100%逐漸失真。相反地，通過呈現(xiàn)相等上升/下降延遲的時鐘緩沖器的串的時鐘信號的占空比保持恒定在50% (如線30所示)。然而，提供相等上升/下降時間的時鐘緩沖器電路不校正已經(jīng)遭受占空比失真的時鐘信號的占空比，因為能夠保持占空比的這些時鐘緩沖器電路不能夠?qū)⒄伎毡认蛉魏文繕思墑e改變。因此可以期望時鐘緩沖器電路能夠校正任何已有的占空比失真。例如，考慮其中時鐘信號原始呈現(xiàn)不令人滿意的70%占空比的情形(例如，假定目標占空比是50%)。時鐘信號可以經(jīng)過被配置為提供50%占空比校正的時鐘緩沖器的串。如圖2中的線31指示的，在使時鐘信號經(jīng)過被配置為提供50%占空比校正的時鐘緩沖器串之后，原始時鐘信號的占空比被向目標占空比校正。考慮其中時鐘信號原始呈現(xiàn)不令人滿意的40%占空比的另一個情形(例如，假定目標占空比是50%)。時鐘信號可以經(jīng)過被配置為提供50%占空比校正的時鐘緩沖器的串。如圖2中的線33指示的，在使時鐘信號經(jīng)過被配置為提供50%占空比校正的時鐘緩沖器串之后，原始時鐘信號的占空比被向目標占空比校正。50%的目標占空比僅僅是示例性的。結(jié)合圖2描述的類型的每一個時鐘緩沖器塊14可以被配置為將時鐘信號的占空比校正到任何期望的占空比。圖3是具有η比特寬度的輸入端口 Ιη〈η_1:0>和η比特寬度的輸出端口0ut<n-l:0>的雙向時鐘緩沖器塊14的示意圖。緩沖器塊14可以包括η對交叉耦合的緩沖器電路40。η對緩沖器電路中的每一個緩沖器對可以被配置為提供相同量的占空比失真校正或者可以被配置為提供不同量的占空比失真校正。交叉耦合的緩沖器電路對中的第一緩沖器電路40可以被用于將來自端口 In處的選擇端子的時鐘信號驅(qū)動到端口 Out處的對應(yīng)端子，而交叉耦合的緩沖器電路對中的第二緩沖器電路40可以被用于將來自端口 Out處的對應(yīng)端子的時鐘信號驅(qū)動到端口 In處的選擇端子。因為其雙向驅(qū)動能力，針對時鐘緩沖器塊14的術(shù)語輸入和輸出可以互換使用，并且有時可以被稱為輸入-輸出端子。緩沖器塊14可以包括第一時鐘緩沖器對42-1、第二時鐘緩沖器對42-2等等直到第η時鐘緩沖器對42-η。第一對緩沖器電路40可以耦合在Ιη〈0>和0ut〈0>之間，第二對緩沖器電路40可以耦合在In〈l>和0ut〈l>之間，……，并且第η對緩沖器電路40可以耦合在 Ιη〈η_1> 和 0ut〈n_l> 之間。在時鐘信號從輸入端口被驅(qū)動到輸出端口的情形中，時鐘信號可以到達In〈n-1: 0>并且可以在0 ut〈n-l: 0>輸出?？紤]器件10被用于要求鎖相環(huán)12產(chǎn)生具有四個各自時鐘相位的時鐘信號的系統(tǒng)中的第一情形(例如，其中器件10被配置為在四時鐘相位系統(tǒng)中操作的情形)。在四相位系統(tǒng)(n=4)中，PLL 12可以被用于產(chǎn)生第一時鐘信號、作為第一時鐘信號的延遲版本的第二時鐘信號(即，第二時鐘信號可以相對于第一時鐘信號延遲90°相位)、作為第二時鐘信號的延遲版本的第三時鐘信號(即，第三時鐘信號可以相對于第一時鐘信號延遲180°相位)和作為第三時鐘信號的延遲版本的第四時鐘信號(即，第四時鐘信號可以相對于第一時鐘信號延遲270°相位)。這四個時鐘信號的每一個可以在公共頻率計時。在η等于4的這個情形下，Ιη<0>可以接收第一時鐘信號，Ιη<1>可以接收第二時鐘信號，Ιη<2>可以接收第三時鐘信號并且Ιη〈3>可以接收第四時鐘信號。考慮器件10被用于要求鎖相環(huán)12產(chǎn)生具有六個各自時鐘相位的時鐘信號的系統(tǒng)中的第二情形(例如，其中器件10被配置為在六時鐘相位系統(tǒng)中操作的情形)。在六相位系統(tǒng)(η=6)中，PLL 12可以用于產(chǎn)生第一時鐘信號、作為第一時鐘信號的延遲版本的第二時鐘信號(即，第二時鐘信號可以相對于第一時鐘信號延遲60°相位)、作為第二時鐘信號的延遲版本的第三時鐘信號(即，第三時鐘信號可以相對于第一時鐘信號延遲120°相位)、作為第三時鐘信號的延遲版本的第四時鐘信號(即，第四時鐘信號可以相對于第一時鐘信號延遲180°相位)、作為第四時鐘信號的延遲版本的第五時鐘信號(即，第五時鐘信號可以相對于第一時鐘信號延遲240°相位)以及作為第五時鐘信號的延遲版本的第六時鐘信號(即，第六時鐘信號可以相對于第一時鐘信號延遲300°相位)。這六個時鐘信號的每一個可以在公共頻率計時。在η等于6的這個情形下，Ιη<0>可以接收第一時鐘信號，Ιη<1>可以接收第二時鐘信號，Ιη<2>可以接收第三時鐘信號，Ιη<3>可以接收第四時鐘信號，Ιη<4>可以接收第五時鐘信號并且Ιη〈5>可以接收第六時鐘信號。一般地，緩沖器塊14可以被配置為容納任意數(shù)量的輸入時鐘信號。圖4是示例性的時鐘緩沖器電路40的電路示意圖。如圖4中所示，時鐘緩沖器電路40可以包括輸入端子In、Irelease, Iset和EN和輸出端子Out。時鐘緩沖器電路40可以包括諸如P溝道晶體管72 (例如，P溝道金屬氧化物半導(dǎo)體器件)和η溝道晶體管74(例如，η溝道金屬氧化物半導(dǎo)體器件)這樣的晶體管以及諸如反相器50、56、60和66、邏輯NAND (與非)門52、54、62和68、邏輯AND (與)門58和68以及邏輯NOR (或非)門70這樣的邏輯電路。反相器50可以具有耦合到端子In的輸入端和耦合到邏輯NAND門52的第一輸入端的輸出端。反相器56可以具有耦合到端子Iset的輸入端和耦合到邏輯NAND門54的第一輸入端的輸出端。門54可以具有I禹合到端子Irelease的第二輸入端和I禹合到門52的第二輸入端的輸出端。邏輯AND門58可以具有f禹合到端子Iset的第一輸入端、稱合到端子Irelease的第二輸入端和I禹合到NAND門62的第一輸入端的輸出端。門62可以具有I禹合到門52的輸出端的第二輸入端，以及輸出端。門64可以具有f禹合到門52的輸出端的第一輸入端、I禹合到門62的第二輸入端、以及輸出端。反相器60可以具有耦合到端子EN的輸入端和耦合到邏輯NOR門70的第一輸入端的輸出端。反相器60的輸出端可以經(jīng)反相器66還f禹合到NAND門68的第一輸入端。門64的輸出端可以I禹合到門68的第二輸入端和門70的第二輸入端。P溝道晶體管72和η溝道晶體管74可以串聯(lián)耦合在第一電源線76 (例如，正電源線，其上提供正電源電壓Vcc)和第二電源線78 (例如，地電源線，其上提供地電源電壓Vss)之間。電壓Vcc可以等于1V、0.85V或者其它適當?shù)恼娫措妷?，而電壓Vss可以等于零伏、0.1V、-0，IV或者其它適當?shù)牡?負電源電壓。晶體管72可以具有耦合到門68的輸出端的門，而晶體管74可以具有耦合到門70的輸出端的門。晶體管72和晶體管74連接處的節(jié)點可以用作時鐘緩沖器電路40的端子Out。輸入端子EN可以經(jīng)路徑24從控制電路系統(tǒng)18接收控制信號(參見例如圖1)。該控制信號可以用于啟用或者禁用電路40(例如，將電路40設(shè)置在主動驅(qū)動模式或者三態(tài)浮動模式)。例如，如果控制信號是低，則高電壓信號將在NOR門70的第一輸入端存在，而低電壓信號將在NAND門68的第一輸入端存在。門70的第一輸入端處的高電壓將迫使門70的輸出低，以關(guān)斷下拉晶體管74。門68的第一輸入端處的低電壓將迫使門68的輸出高，以關(guān)斷上拉晶體管72。按此方式將晶體管72和晶體管74兩者設(shè)置在關(guān)狀態(tài)因此導(dǎo)致端子Out不被驅(qū)動，因而有效地禁用緩沖器40。當控制信號是高時，低電壓信號將在NOR門70的第一輸入端存在，而高電壓信號將在NAND門68的第一輸入端存在。門70的第一輸入端處的低電壓將有效地配置門70以將在其第二輸入端接收的信號電平反相。類似地，門68的第一輸入端處的高電壓將有效地配置門68以將在其第二輸入端接收的信號電平反相。因為門64的輸出端連接到門68的第二輸入端和門70的第二輸入端，所以門68和70將一起工作為第一反相級，其將它在門64的輸出端看到的任何電壓反相。因為晶體管72和74用作跟隨第一反相級的第二反相級，邏輯門80 (即，組成第一反相級和第二反相級的邏輯電路)可以一起操作作為緩沖級，其使它在門64的輸出端看到的任何電壓電平通過到端子Out，因而啟用緩沖器電路40以在正常緩沖模式下操作。端子In可以用作針對時鐘緩沖器40的主輸入端,而端子Iset和Irelease可以被用作輔助輸入端。時鐘緩沖器40可以例如在端子In接收遭受占空比失真的輸入時鐘信號，并且可以被配置以在端子Out輸出呈現(xiàn)期望占空比的對應(yīng)的輸出時鐘信號(B卩，緩沖器40可以被配置為提供期望的占空比失真校正)。端子Iset和Irelease可以被配置為接收輸入時鐘信號的不同延遲版本。具體地，基于目標占空比(例如，期望占空比，時鐘緩沖器40輸出的時鐘信號應(yīng)被校正到該期望占空比)，饋送到Iset的時鐘信號可以被選擇。饋送到Irelease的時鐘信號可以基于為Iset選擇的時鐘信號。電路40的操作可以在圖5的時序圖中例示。假定在這個情形中，期望的占空比等于50%。在圖5的示例中，端子In接收呈現(xiàn)70%的不令人滿意的占空比的輸入時鐘信號(例如，高時鐘相位持續(xù)時間Thi等于時鐘周期Tcycle的70%,而低時鐘纖維持續(xù)時間Tlo等于Tcycle的30%)。端子Iset可以被配置為接收輸入時鐘信號的延遲版本(在此稱為第一延遲時鐘信號)，其中第一延遲時鐘信號被策略性地選擇從而其上升時鐘沿在Tcycle的中心轉(zhuǎn)換，如箭頭90所指示的(用于提供50%占空比校正)。一般地，通過將在端子Iset接收的第一延遲時鐘信號的上升時鐘沿仔細定位，緩沖器電路40可以被配置為輸出具有任何期望目標占空比的時鐘信號。端子Irelease還可以被配置為接收輸入時鐘信號的延遲版本(在此稱為第二延遲時鐘信號)，其中第二延遲時鐘信號被定位為使得其在第一延遲時鐘信號低的時段中時鐘電平高，并且其在輸入時鐘信號低的時段中時鐘電平低。第二延遲時鐘信號可以用作釋放信號，其允許當?shù)谝谎舆t時鐘信號的時鐘電平高時輸出時鐘信號(即，在端子Out處產(chǎn)生的輸出信號)下降并且當輸入時鐘信號升高時輸出時鐘信號上升。為了更清楚地例示時鐘緩沖器電路40的功能，還在圖5中繪出了內(nèi)部節(jié)點X、Y和Z處的信號波形(參見例如圖4)。節(jié)點X可以指門58的輸出路徑。節(jié)點Y可以指門52的輸出路徑。節(jié)點Z可以指門62的輸出路徑。節(jié)點X處的電壓電平可以等于第一延遲時鐘信號的當前值和第二延遲時鐘信號的當前值進行AND運算后的值。節(jié)點Z處的電壓電平可以等于節(jié)點X處的當前電平和節(jié)點Y處的當前電平進行NAND運算后的值。端子Out處的電壓電平可以因此等于節(jié)點Y處的當前電平和節(jié)點Z處的當前電平進行AND運算后的值(假定緩沖器電路40不處于三態(tài)模式)。在時間t0, Irelease處的第二延遲時鐘信號的時鐘電平低,造成節(jié)點X處的電壓下降。In處的主輸入時鐘信號可能隨后是時鐘電平高(在時間tl)，因而造成節(jié)點Y處的電壓上升，如箭頭92指示的。因為此時節(jié)點Z的電壓高，所以該上升時鐘沿將被傳播到端子Out以使輸出時鐘信號的時鐘電平高。在時間t2，在Iset處的第一延遲時鐘信號可以是時鐘電平低。在時間t3，在Irelease處的第二延遲時鐘信號可以是時鐘電平高(例如,在第一延遲時鐘信號低時第二延遲時鐘信號應(yīng)僅僅是時鐘電平高)。在時間t2和t3對第一延遲時鐘信號和第二延遲時鐘信號的改變不影響輸出時鐘信號。在時間t4，Iset處的第一延遲時鐘信號的時鐘電平高，造成節(jié)點X處的電壓上升(如箭頭94指示)。節(jié)點X處的這個上升可以造成節(jié)點Z處的電壓下降,如箭頭96指示的(在時間t4，節(jié)點Y處的電壓高因此在節(jié)點X處的任何轉(zhuǎn)換將被相反反映在節(jié)點Z)。因為此時節(jié)點Y的電壓高，所以節(jié)點Z處的該下降時鐘沿將被傳播到端子Out以使輸出時鐘信號的時鐘電平低。端子Iset處的第一延遲時鐘信號的上升時鐘沿的位置可以因此設(shè)定輸出時鐘信號的得到的占空比(參見例如箭頭90)。在時間t5，主輸入時鐘信號可以是時鐘電平低的，因而造成節(jié)點Y處的電壓下降。在時間t5之后的門62的傳播延遲Tg之后，節(jié)點Z處的電壓可以隨后轉(zhuǎn)換到高。應(yīng)注意的是時間t5處的下降時鐘沿不傳播到端子Out，因為節(jié)點Y和節(jié)點Z處的電壓在緊鄰時間t5之前的第一時間點和緊鄰時間t5之后的第二時間點不同。在時間t6，Irelease處的第二延遲時鐘信號的時鐘電平低，造成節(jié)點X處的電壓下降。In處的主輸入時鐘信號可能隨后是時鐘電平高(在時間t7)，因而造成節(jié)點Y處的電壓上升。因為此時節(jié)點Z的電壓高，所以該上升時鐘沿將被傳播到端子Out以使輸出時鐘信號的時鐘電平高?？梢砸虼似谕x擇第二延遲時鐘信號從而僅僅在時間t2的第一延遲時鐘信號的下降時鐘沿之后和在時間t7的輸入時鐘信號的上升時鐘沿之前，第二延遲時鐘信號高(例如，第二延遲時鐘信號的高時鐘相位應(yīng)被定位在時間段Twindow內(nèi))。如圖5所示，端子Out處的輸出時鐘信號可以呈現(xiàn)50%的已校正的占空比。通過響應(yīng)檢測到輸入時鐘信號中的上升時鐘沿而將輸出時鐘信號驅(qū)動到高并且通過響應(yīng)檢測到第一延遲時鐘信號(即，相對于輸入時鐘信號延遲了預(yù)定量的時鐘信號)中的上升時鐘沿而將輸出時鐘信號驅(qū)動到低來產(chǎn)生輸出時鐘信號可以為輸出時鐘信號有效地提供期望的占空比失真校正。圖6不出可以由四時鐘相位系統(tǒng)中的鎖相環(huán)12產(chǎn)生的不同時鐘信號。如圖6中所示，鎖相環(huán)12可以產(chǎn)生第一時鐘信號CLK0、第二時鐘信號CLKl、第三時鐘信號CLK2和第四時鐘信號CLK3。第一時鐘信號CLKO可以用作基準時鐘，有時稱為具有零度相位延遲。第二時鐘信號CLKl可以相對于CLKO延遲四分之一的Tcycle(例如，呈現(xiàn)相對于CLKO的90°相位延遲(360/4*1)的時鐘信號)。第三時鐘信號CLK2可以相對于CLKO延遲半個Tcycle(例如，呈現(xiàn)相對于CLKO的180°相位延遲(360/4*2)的時鐘信號)。第四時鐘信號CLK3可以相對于CLKO延遲四分之三的Tcycle (例如，呈現(xiàn)相對于CLKO的270°相位延遲(360/4*3)的時鐘信號)。這四個時鐘信號CLK0-CLK3的每一個可以呈現(xiàn)相同的占空比。在圖6的示例中，時鐘信號CLK0-3可以呈現(xiàn)約60%占空比?？紤]目標占空比是50%的第一情形。為了校正CLKO的占空比失真，第一緩沖器電路40可以被配置為在其輸入端子In接收CLKO，在其輸入端子Iset接收CLK2 (因為CLK2相對于CLKO偏移180°相位)以及在其輸入端子Irelease接收CLKl (因為圍繞CLK2的上升時鐘沿，CLKl高)。為了校正CLKl的占空比失真，第二緩沖器電路40可以被配置為在其輸入端子In接收CLKl，在其輸入端子Iset接收CLK3 (因為CLK3相對于CLKl偏移180°相位)以及在其輸入端子Irelease接收CLK2 (因為圍繞CLK3的上升時鐘沿，CLK2高)。為了校正CLK2的占空比失真，第三緩沖器電路40可以被配置為在其輸入端子In接收CLK2，在其輸入端子Iset接收CLKO (因為CLKO相對于CLK2偏移180°相位)以及在其輸入端子Irelease接收CLK3 (因為圍繞CLKO的上升時鐘沿，CLK3高)。為了校正CLK3的占空比失真，第四緩沖器電路40可以被配置為在其輸入端子In接收CLK3，在其輸入端子Iset接收CLKl (因為CLKl相對于CLK3偏移180°相位)以及在其輸入端子Irelease接收CLKO (因為圍繞CLK3的上升時鐘沿，CLKO 高)。圖7是示出在為四時鐘相位系統(tǒng)提供50%占空比校正時可以針對緩沖器塊14中的四對雙向緩沖器電路進行的各種連接的示意電路圖。如圖7中所示，每一個時鐘緩沖器電路40可以包括輸入端子In、Is (Iset的縮寫)和Ir (Irelease的縮寫)和輸出端子Out。各個連接點被通常標記為輸入-輸出節(jié)點10〈i>，因為當緩沖器塊14被使用以在第一方向使時鐘信號通過時任何給定路徑可以被認為是輸入路徑，或者當緩沖器塊14被使用以在和第一方向相反的第二方向使時鐘信號通過時任何給定路徑可以被認為是輸出路徑。任何給定通道中的時鐘緩沖器電路40可以被配置為接收從位于緩沖器串中緊前面的緩沖器塊14中的時鐘緩沖器電路40的輸出端路由的時鐘信號(例如，通道#2中的緩沖器電路40可以僅僅被耦合到與通道#1相關(guān)聯(lián)的四個輸出端中被選擇的一個)。圖7中所示的詳細連接可以在如圖8中所示的表中總結(jié)。考慮緩沖器電路40用于在六時鐘相位系統(tǒng)中校正占空比失真的另一個情形。在六時鐘相位系統(tǒng)中，鎖相環(huán)12可以被配置為產(chǎn)生六個時鐘信號CLK0-CLK5。第一時鐘信號CLKO可以用作基準時鐘，有時稱為具有零度相位延遲。第二時鐘信號CLKl可以相對于CLKO延遲Tcycle/6 (例如，呈現(xiàn)相對于CLKO的60°相位延遲(360/6*1)的時鐘信號)。第三時鐘信號CLK2可以相對于CLKO延遲Tcycle/3 (例如，呈現(xiàn)相對于CLKO的120°相位延遲(360/6*2)的時鐘信號)。第四時鐘信號CLK3可以相對于CLKO延遲Tcycle/2 (例如，呈現(xiàn)相對于CLKO的180°相位延遲(360/6*3)的時鐘信號)。第五時鐘信號CLK4可以相對于CLKO延遲Tcycle*2/3 (例如，呈現(xiàn)相對于CLKO的240°相位延遲(360/6*4)的時鐘信號)。第六時鐘信號CLK5可以相對于CLKO延遲Tcycle*5/6 (例如，呈現(xiàn)相對于CLKO的300°相位延遲(360/6*5)的時鐘信號)。六個時鐘信號CLK0-CLK5的每一個可以呈現(xiàn)相同的占空比。為了實現(xiàn)33.3%的目標占空比，緩沖器塊14中的緩沖器電路40可以使用圖9的表中總結(jié)的路由配置相互連接(作為示例)。為了校正CLKO的占空比失真，第一緩沖器電路40可以被配置為在其輸入端子In接收CLK0，在其輸入端子Iset接收CLK2(因為CLK2相對于CLKO偏移120°相位)以及在其輸入端子Irelease接收CLK1(參見行200)。為了校正CLKl的占空比失真，第二緩沖器電路40可以被配置為在其輸入端子In接收CLKl，在其輸入端子Iset接收CLK3 (因為CLK3相對于CLKl偏移120°相位)以及在其輸入端子Irelease接收CLK2 (參見行202)。為了校正CLK2的占空比失真，第三緩沖器電路40可以被配置為在其輸入端子In接收CLK2，在其輸入端子Iset接收CLK4 (因為CLK4相對于CLK2偏移120°相位)以及在其輸入端子Irelease接收CLK3 (參見行204)。為了校正CLK3的占空比失真，第四緩沖器電路40可以被配置為在其輸入端子In接收CLK3，在其輸入端子Iset接收CLK5 (因為CLK5相對于CLK3偏移120°相位)以及在其輸入端子Irelease接收CLK4 (參見行206)。為了校正CLK4的占空比失真，第五緩沖器電路40可以被配置為在其輸入端子In接收CLK4，在其輸入端子Iset接收CLKO (因為CLKO相對于CLK4偏移120°相位)以及在其輸入端子Irelease接收CLK5 (參見行208)。為了校正CLK5的占空比失真，第六緩沖器電路40可以被配置為在其輸入端子In接收CLK5，在其輸入端子Iset接收CLKl (因為CLKl相對于CLK5偏移120°相位)以及在其輸入端子Irelease接收CLKO (參見行210)。結(jié)合圖9描述的配置僅僅是示例性的。如果期望，則這六個緩沖器電路40可以被配置為提供50%占空比校正、66%占空比校正等?？紤]緩沖器電路40用于在八時鐘相位系統(tǒng)中校正占空比失真的另一個情形。在八時鐘相位系統(tǒng)中，鎖相環(huán)12可以被配置為產(chǎn)生八個時鐘信號CLK0-CLK7。第一時鐘信號CLKO可以用作基準時鐘，有時稱為具有零度相位延遲。第二時鐘信號CLKl可以相對于CLKO延遲Tcycle/8(例如，相對于CLKO呈現(xiàn)45°相位延遲(360/8*1)的時鐘信號)。第三時鐘信號CLK2可以相對于CLKO延遲Tcycle/4 (例如，相對于CLKO呈現(xiàn)90。相位延遲(360/8*2)的時鐘信號)。第四時鐘信號CLK3可以相對于CLKO延遲Tcycle*3/8 (例如，相對于CLKO呈現(xiàn)135°相位延遲(360/8*3)的時鐘信號)。第五時鐘信號CLK4可以相對于CLKO延遲Tcycle/2 (例如，相對于CLKO呈現(xiàn)180°相位延遲(360/8*4)的時鐘信號)。第六時鐘信號CLK5可以相對于CLKO延遲Tcycle*5/8(例如，相對于CLKO呈現(xiàn)225°相位延遲(360/8*5)的時鐘信號)。第七時鐘信號CLK6可以相對于CLKO延遲Tcycle*3/4 (例如，相對于CLKO呈現(xiàn)270°相位延遲(360/8*6)的時鐘信號)。第八時鐘信號CLK7可以相對于CLKO延遲Tcycle*7/8 (例如，相對于CLKO呈現(xiàn)315°相位延遲(360/8*7)的時鐘信號)。這八個時鐘信號CLK0-CLK7的每一個可以呈現(xiàn)相同的占空比。為了實現(xiàn)62.5%的目標占空比，緩沖器塊14中的緩沖器電路40可以使用圖10的表中總結(jié)的示例性配置相互連接。為了校正CLKO的占空比失真，第一緩沖器電路40可以被配置為在其輸入端子In接收CLK0，在其輸入端子Iset接收CLK5 (因為CLK5相對于CLKO偏移225°相位)以及在其輸入端子Irelease接收CLK3 (參見行220)。為了校正CLKl的占空比失真，第二緩沖器電路40可以被配置為在其輸入端子In接收CLK1，在其輸入端子Iset接收CLK6 (因為CLK6相對于CLKl偏移225°相位)以及在其輸入端子Irelease接收CLK4 (參見行222)。為了校正CLK2的占空比失真，第三緩沖器電路40可以被配置為在其輸入端子In接收CLK2，在其輸入端子Iset接收CLK7 (因為CLK7相對于CLK2偏移225°相位)以及在其輸入端子Irelease接收CLK5(參見行224)。為了校正CLK3的占空比失真，第四緩沖器電路40可以被配置為在其輸入端子In接收CLK3，在其輸入端子Iset接收CLKO(因為CLKO相對于CLK3偏移225°相位)以及在其輸入端子Irelease接收CLK6 (參見行226)。為了校正CLK4的占空比失真，第五緩沖器電路40可以被配置為在其輸入端子In接收CLK4，在其輸入端子Iset接收CLKl (因為CLKl相對于CLK4偏移225°相位)以及在其輸入端子Irelease接收CLK7 (參見行228)。為了校正CLK5的占空比失真，第六緩沖器電路40可以被配置為在其輸入端子In接收CLK5，在其輸入端子Iset接收CLK2 (因為CLK2相對于CLK5偏移225°相位)以及在其輸入端子Irelease接收CLKO (參見行230)。為了校正CLK6的占空比失真，第七緩沖器電路40可以被配置為在其輸入端子In接收CLK6，在其輸入端子Iset接收CLK3 (因為CLK3相對于CLK6偏移225°相位)以及在其輸入端子Irelease接收CLKl (參見行232)。為了校正CLK7的占空比失真，第八緩沖器電路40可以被配置為在其輸入端子In接收CLK7，在其輸入端子Iset接收CLK4 (因為CLK4相對于CLK7偏移225°相位)以及在其輸入端子Irelease接收CLK2 (參見行234)。結(jié)合圖10描述的配置僅僅是示例性的。如果期望，八個緩沖器電路40可以被配置為提供25%占空比校正、37.5%占空比校正、50%占空比校正、62.5%占空比校正、75%占空比校正等。如圖11中所示，八時鐘相位系統(tǒng)中的每一個緩沖器電路40可以被配置為在其輸入端接收選擇的時鐘信號，用于期望的占空比校正。具體地，在其主輸入端In從端子IO(k)接收第k個時鐘信號的緩沖器電路40可以將其輸入端子Iset耦合到復(fù)用器100以及將其輸入端子Irelease耦合到復(fù)用器102。復(fù)用器100可以接收全部八個時鐘信號并且可以被配置為依賴于在其控制輸入端接收到的信號Bset_k的值使八個時鐘信號中被選擇的一個通過。類似地，復(fù)用器102可以接收全部八個時鐘信號并且可以被配置為依賴于在其控制輸入端接收到的信號Brelease_k的值使八個時鐘信號中被選擇的一個通過?？梢允褂每刂齐娐废到y(tǒng)18設(shè)定控制信號Bset_k和BreleaSe_k以提供期望的占空比校正。
圖12是使用時鐘緩沖器塊14來提供占空比失真校正時所涉及的示例性步驟的流程圖。在步驟110，每一個緩沖器塊14中的時鐘緩沖器電路40可以被配置為使得輸入端子Iset和Irelease接收適當?shù)男盘?例如，從而控制電路系統(tǒng)18可以配置復(fù)用器100和102以提供期望的占空比校正，如結(jié)合圖11描述的)。如果期望，則向復(fù)用器100和102提供的控制比特可以被存儲在CRAM單元、熔絲、反熔絲、可編程只讀存儲器存儲單元、掩模編程和激光編程的結(jié)構(gòu)等中。在步驟112，器件10可以被布置在正常操作中。在步驟114，緩沖器塊40可以接收使用鎖相環(huán)12產(chǎn)生的輸入時鐘信號。在器件10的正常操作期間，緩沖器塊14可以被用于經(jīng)時鐘分配網(wǎng)絡(luò)16將時鐘信號驅(qū)動到器件10上的各種區(qū)域(步驟116)。在每一個時鐘緩沖器塊14的輸出端產(chǎn)生的時鐘信號可以呈現(xiàn)校正的占空比。在步驟118，緩沖器電路40可以等待輸入端子In處的上升沿。作為對在端子In處檢測到上升轉(zhuǎn)換的響應(yīng)，緩沖器電路40可以將其輸出驅(qū)動到高(步驟120)?？梢噪S后使在端子Irelease處的時鐘信號的時鐘電平高。在端子Irelease處的時鐘信號升高之后，緩沖器電路40可以被配置為等待Iset處的上升轉(zhuǎn)換(步驟122)。作為對在端子Iset處檢測到上升轉(zhuǎn)換的響應(yīng)，緩沖器電路40可以將其輸出驅(qū)動到低(步驟124)，因而鎖定在適當量的高時鐘相位?？梢噪S后使端子Irelease處的時鐘信號的時鐘電平低，并且處理可以循環(huán)回到步驟118以檢測輸入端子In處的下一個上升沿(如路徑126指示的)。在步驟120將其輸出驅(qū)動到高的緩沖器電路40可以用于鎖定在適當量的低時鐘相位中，因而導(dǎo)致期望量的占空比失真校正。116的示例性步驟可以實時連續(xù)進行以確保緩沖器塊14適當?shù)貙r鐘信號在時鐘分配網(wǎng)絡(luò)16中沿每一個時鐘緩沖器串傳播(參見例如圖1)。附加實施方式附加實施方式1、一種緩沖器電路，所述緩沖器電路包括:第一輸入端，所述第一輸入端可操作用于接收第一時鐘信號；輸出端，在所述輸出端產(chǎn)生呈現(xiàn)期望占空比的對應(yīng)的輸出時鐘信號；以及第二輸入端，所述第二輸入端可操作用于接收不同于所述第一時鐘信號的第二時鐘信號，其中所述第二時鐘信號相對于所述第一時鐘信號延遲相位偏移量，其中，基于輸出時鐘信號的期望占空比確定所述相位偏移量。附加實施方式2、根據(jù)附加實施方式I所述的緩沖器電路，其中所述緩沖器電路包括可操作用于從鎖相環(huán)電路接收第一時鐘信號和第二時鐘信號的時鐘緩沖器電路。附加實施方式3、根據(jù)附加實施方式I所述的緩沖器電路，所述緩沖器電路還包括:第三輸入端，其可操作用于接收不同于所述第一時鐘信號和所述第二時鐘信號的第三時鐘信號，其中所述第三時鐘信號周期性地被激活以允許所述第二時鐘信號中的轉(zhuǎn)換設(shè)定所述輸出時鐘信號的期望占空比。附加實施方式4、根據(jù)附加實施方式3所述的緩沖器電路，其中所述第一時鐘信號、第二時鐘信號和第三時鐘信號包括呈現(xiàn)相等時鐘頻率的時鐘信號。附加實施方式5、根據(jù)附加實施方式3所述的緩沖器電路，所述緩沖器電路還包括:第四輸入端，所述第四輸入端可操作用于接收控制信號，其中當所述控制信號具有第一值時所述緩沖器電路被置于三態(tài)模式，以及其中當所述控制信號具有不同于所述第一值的第二值時所述緩沖器電路被置于主動模式。
附加實施方式6、根據(jù)附加實施方式3所述的緩沖器電路，所述緩沖器電路還包括:具有可操作用于接收所述第二時鐘信號的第一輸入端和可操作用于接收所述第三時鐘信號的第二輸入端的第一邏輯門，其中所述第一邏輯門可操作用于在所述第三控制信號被激活時使所述第二時鐘信號中的轉(zhuǎn)換通過，以及其中所述第一邏輯門可操作用于在所述第三時鐘信號被去激活時輸出在固定電平的信號。附加實施方式7、根據(jù)附加實施方式6所述的緩沖器電路，所述緩沖器電路還包括:具有耦合到所述緩沖器電路的第一輸入端的第一輸入端和耦合到所述第一邏輯門的輸出端的第二輸入端的第二邏輯門。附加實施方式8、根據(jù)附加實施方式7所述的緩沖器電路，所述緩沖器電路還包括:稱合在所述第二邏輯門的輸出端和所述緩沖器電路的輸出端之間的反相電路。附加實施方式9、一種集成電路，所述集成電路包括:可操作用于產(chǎn)生多個時鐘信號的時鐘產(chǎn)生電路系統(tǒng)；以及可操作用于接收所述多個時鐘信號的緩沖器電路系統(tǒng)，其中，所述緩沖器電路系統(tǒng)包括可操作用于接收所述多個時鐘信號中的至少第一時鐘信號和第二時鐘信號并且可操作用于至少部分地基于接收到的第一時鐘信號和第二時鐘信號產(chǎn)生具有預(yù)定占空比的對應(yīng)的輸出時鐘信號的至少一個緩沖器電路。附加實施方式10、根據(jù)附加實施方式9所述的集成電路，其中所述時鐘產(chǎn)生電路系統(tǒng)包括至少一個鎖相環(huán)電路。附加實施方式11、根據(jù)附加實施方式9所述的集成電路，其中所述緩沖器電路系統(tǒng)包括與所述至少一個緩沖器電路交叉耦合的附加緩沖器電路以提供雙向緩沖功能。附加實施方式12、根據(jù)附加實施方式9所述的集成電路，其中所述至少一個緩沖器電路還可操作用于接收所述多個時鐘信號中的第三時鐘信號，其中所述第二時鐘信號和所述第三時鐘信號是所述第一時鐘信號的相應(yīng)延遲版本，以及其中所述第三時鐘信號周期性地被激活以允許所述第二時鐘信號中的轉(zhuǎn)換設(shè)定所述輸出時鐘信號的期望占空比。附加實施方式13、根據(jù)附加實施方式9所述的集成電路，其中所述緩沖器電路系統(tǒng)包括與所述至少一個緩沖器電路并聯(lián)耦合的附加緩沖器電路。附加實施方式14、根據(jù)附加實施方式9所述的集成電路，其中所述緩沖器電路系統(tǒng)包括與所述至少一個緩沖器電路串聯(lián)耦合的附加緩沖器電路。附加實施方式15、一種使用具有輸出端和至少第一輸入端和第二輸入端的緩沖器電路的方法，所述方法包括:用所述緩沖器電路的第一輸入端接收第一時鐘信號；用所述緩沖器電路的第二輸入端接收第二時鐘信號，其中，所述第二時鐘信號是所述第一時鐘信號的延遲版本；以及至少部分地基于接收到的第一時鐘信號和第二時鐘信號在所述緩沖器電路的輸出端產(chǎn)生呈現(xiàn)預(yù)定的占空比的輸出時鐘信號。附加實施方式16、根據(jù)附加實施方式15所述的方法，所述方法還包括:作為對在所述第一時鐘信號中檢測到上升沿的響應(yīng)，將所述輸出時鐘信號驅(qū)動到高。附加實施方式17、根據(jù)附加實施方式16所述的方法，所述方法還包括:作為對在所述第二時鐘信號中檢測到上升沿的響應(yīng)，將所述輸出時鐘信號驅(qū)動到低。附加實施方式18、根據(jù)附加實施方式15所述的方法，所述方法還包括:作為對在所述第二時鐘信號中檢測到上升沿的響應(yīng)，將所述輸出時鐘信號驅(qū)動到低。附加實施方式19、根據(jù)附加實施方式15所述的方法，其中，所述緩沖器電路包括第三輸入端，所述方法還包括:用所述緩沖器電路的第三輸入端接收第三時鐘信號，其中所述第三時鐘信號是所述第一時鐘信號的延遲版本；其中所述第三時鐘信號不同于所述第二時鐘信號，以及其中所述第三時鐘信號被配置為在所述第二時鐘信號低的第一時間段期間轉(zhuǎn)換到高，并且被配置為在所述第一時鐘信號低的第二時間段期間轉(zhuǎn)換到低。附加實施方式20、根據(jù)附加實施方式19所述的方法，其中，用所述緩沖器電路的第二輸入端接收所述第二時鐘信號包括通過第一復(fù)用電路接收所述第二時鐘信號，以及其中用所述緩沖器電路的第三輸入端接收所述第三時鐘信號包括通過第二復(fù)用電路接收所述第三時鐘信號。附加實施方式21、根據(jù)附加實施方式15所述的方法，其中，所述緩沖器電路包括第三輸入端，所述方法還包括:用所述緩沖器電路的第三輸入端接收控制信號；當所述控制信號具有第一值時將所述緩沖器電路置于三態(tài)模式；以及當所述控制信號具有不同于所述第一值的第二值時將所述緩沖器電路置于正常操作中。以上僅僅是本發(fā)明的原理的例示，并且不背離本發(fā)明的范圍和精神下本領(lǐng)域技術(shù)人員可以進行各種修改。上述實施方式可以單獨實施或者任意組合實施。
權(quán)利要求
1.一種緩沖器電路，所述緩沖器電路包括: 第一輸入端，所述第一輸入端可操作用于接收第一時鐘信號； 輸出端，在所述輸出端產(chǎn)生呈現(xiàn)期望占空比的對應(yīng)的輸出時鐘信號；以及 第二輸入端，所述第二輸入端可操作用于接收不同于所述第一時鐘信號的第二時鐘信號，其中所述第二時鐘信號相對于所述第一時鐘信號延遲相位偏移量，其中基于所述輸出時鐘信號的期望占空比確定所述相位偏移量。
2.根據(jù)權(quán)利要求1所述的緩沖器電路，其中所述緩沖器電路包括可操作用于從鎖相環(huán)電路接收所述第一時鐘信號和所述第二時鐘信號的時鐘緩沖器電路。
3.根據(jù)權(quán)利要求1所述的緩沖器電路，還包括: 第三輸入端，其可操作用于接收不同于所述第一時鐘信號和所述第二時鐘信號的第三時鐘信號，其中所述第三時鐘信號周期性地被激活以允許所述第二時鐘信號中的轉(zhuǎn)換從而設(shè)定所述輸出時鐘信號的期望占空比。
4.根據(jù)權(quán)利要求3所述的緩沖器電路，其中所述第一時鐘信號、第二時鐘信號和第三時鐘信號包括呈現(xiàn)相等時鐘頻率的時鐘信號。
5.根據(jù)權(quán)利要求3所述的緩沖器電路，還包括: 第四輸入端，所述第四輸入端可操作用于接收控制信號，其中當所述控制信號具有第一值時所述緩沖器電路被置于三態(tài)模式，以及其中當所述控制信號具有不同于所述第一值的第二值時所述緩沖器電路被置于主動模式。
6.根據(jù)權(quán)利要求3所述的緩沖器電路，還包括: 第一邏輯門，其具有可操作用于接收所述第二時鐘信號的第一輸入端和可操作用于接收所述第三時鐘信號的第二輸入端，其中所述第一邏輯門可操作用于在所述第三時鐘信號被激活時使所述第二時鐘信號中的轉(zhuǎn)換通過，以及其中所述第一邏輯門可操作用于在所述第三時鐘信號被去激活時輸出在固定電平的信號。
7.根據(jù)權(quán)利要求6所述的緩沖器電路，還包括: 具有耦合到所述緩沖器電路的第一輸入端的第一輸入端和耦合到所述第一邏輯門的輸出端的第二輸入端的第二邏輯門。
8.根據(jù)權(quán)利要求7所述的緩沖器電路，還包括: 耦合在所述第二邏輯門的輸出端和所述緩沖器電路的所述輸出端之間的反相電路。
9.一種集成電路,所述集成電路包括: 可操作用于產(chǎn)生多個時鐘信號的時鐘產(chǎn)生電路系統(tǒng)；以及 可操作用于接收所述多個時鐘信號的緩沖器電路系統(tǒng)，其中所述緩沖器電路系統(tǒng)包括至少一個緩沖器電路，其可操作用于接收所述多個時鐘信號中的至少第一時鐘信號和第二時鐘信號并且可操作用于至少部分地基于接收到的第一時鐘信號和第二時鐘信號產(chǎn)生具有預(yù)定占空比的對應(yīng)的輸出時鐘信號。
10.根據(jù)權(quán)利要求9所述的集成電路，其中，所述時鐘產(chǎn)生電路系統(tǒng)包括至少一個鎖相環(huán)電路。
11.根據(jù)權(quán)利要求9所述的集成電路，其中，所述緩沖器電路系統(tǒng)包括與所述至少一個緩沖器電路交叉耦合的附加緩沖器電路以提供雙向緩沖功能。
12.根據(jù)權(quán)利要求9所述的集成電路，其中所述至少一個緩沖器電路還可操作用于接收所述多個時鐘信號中的第三時鐘信號，其中所述第二時鐘信號和所述第三時鐘信號是所述第一時鐘信號的相應(yīng)延遲版本，以及其中所述第三時鐘信號被周期性地激活以允許所述第二時鐘信號中的轉(zhuǎn)換從而設(shè)定所述輸出時鐘信號的期望占空比。
13.根據(jù)權(quán)利要求9所述的集成電路，其中，所述緩沖器電路系統(tǒng)包括與所述至少一個緩沖器電路并聯(lián)耦合的附加緩沖器電路。
14.根據(jù)權(quán)利要求9所述的集成電路，其中，所述緩沖器電路系統(tǒng)包括與所述至少一個緩沖器電路串聯(lián)耦合的附加緩沖器電路。
15.一種使用具有輸出端和至少第一輸入端和第二輸入端的緩沖器電路的方法，所述方法包括: 用所述緩沖器電路的第一輸入端接收第一時鐘信號； 用所述緩沖器電路的第二輸入端接收第二時鐘信號，其中所述第二時鐘信號是所述第一時鐘信號的延遲版本；以及 至少部分地基于接收到的第一時鐘信號和第二時鐘信號在所述緩沖器電路的輸出端產(chǎn)生呈現(xiàn)預(yù)定占空比的輸出時鐘信號。
16.根據(jù)權(quán)利要求15所述的方法，所述方法還包括: 作為對在所述第一時鐘信號中檢測到上升沿的響應(yīng)，將所述輸出時鐘信號驅(qū)動到高。
17.根據(jù)權(quán)利要求16所述的方法，所述方法還包括: 作為對在所述第二時鐘信號中檢測到上升沿的響應(yīng)，將所述輸出時鐘信號驅(qū)動到低。
18.根據(jù)權(quán)利 要求15所述的方法，所述方法還包括: 作為對在所述第二時鐘信號中檢測到上升沿的響應(yīng)，將所述輸出時鐘信號驅(qū)動到低。
19.根據(jù)權(quán)利要求15所述的方法，其中所述緩沖器電路包括第三輸入端，所述方法還包括: 用所述緩沖器電路的第三輸入端接收第三時鐘信號，其中所述第三時鐘信號是所述第一時鐘信號的延遲版本；其中所述第三時鐘信號不同于所述第二時鐘信號，以及其中所述第三時鐘信號被配置為在所述第二時鐘信號低的第一時間段期間轉(zhuǎn)換到高，并且被配置為在所述第一時鐘信號低的第二時間段期間轉(zhuǎn)換到低。
20.根據(jù)權(quán)利要求19所述的方法，其中用所述緩沖器電路的第二輸入端接收所述第二時鐘信號包括通過第一復(fù)用電路接收所述第二時鐘信號，以及其中用所述緩沖器電路的第三輸入端接收所述第三時鐘信號包括通過第二復(fù)用電路接收所述第三時鐘信號。
21.根據(jù)權(quán)利要求15所述的方法，其中所述緩沖器電路包括第三輸入端，所述方法還包括: 用所述緩沖器電路的所述第三輸入端接收控制信號； 當所述控制信號具有第一值時將所述緩沖器電路置于三態(tài)模式；以及 當所述控制信號具有不同于所述第一值的第二值時將所述緩沖器電路置于正常操作。
全文摘要
本發(fā)明為占空比失真校正電路系統(tǒng)，提供一種具有時鐘產(chǎn)生和分配電路系統(tǒng)的集成電路。集成電路可以包括被配置為產(chǎn)生作為彼此延遲版本的多個時鐘信號的鎖相環(huán)?？梢允褂么?lián)連接的時鐘緩沖器塊將時鐘信號分配到集成電路上的各個區(qū)域。每一個緩沖器塊可以包括并聯(lián)耦合的緩沖器電路雙向?qū)?。每一個緩沖器電路可以具有被配置為接收輸入時鐘信號的第一輸入端，輸出端，在所述輸出端提供輸入時鐘信號的校正版本(例如，輸出端，在該輸出端提供具有期望占空比的輸出時鐘信號)，第二輸入端，其接收用于設(shè)定針對輸出時鐘信號的期望占空比的第一延遲時鐘信號；以及第三輸入端，其接收至少在第一延遲時鐘信號升高時處于高的第二延遲時鐘信號。
文檔編號H03L7/183GK103107808SQ20121045905
公開日2013年5月15日 申請日期2012年11月14日 優(yōu)先權(quán)日2011年11月14日
發(fā)明者J·H·布依, L·H·邱, K·阮, C·宋, K·C·辛 申請人:阿爾特拉公司