運算放大器的制造方法
【專利摘要】本發(fā)明公開了一種運算放大器，包括：兩級放大電路、雙共模反饋電路和偏置電路。兩級放大電路由折疊式共源共柵全差分放大電路和共源全差分放大電路組成，雙共模反饋電路包括兩個分支電路，分別為折疊式共源共柵全差分放大電路和共源全差分放大電路提供共模反饋電壓。偏置電路采用寬擺幅的偏置電壓生成電路。本發(fā)明的兩級放大電路的第一級能為電路提供高增益，第二級能提供大擺幅，能實現(xiàn)增益與擺幅的要求分開處理，能提高增益、增大擺幅。本發(fā)明的雙共模反饋電路能夠減小兩級放大電路的共模增益，提高共模抑制比，雙共模反饋結(jié)構(gòu)還能夠增大反饋控制的響應(yīng)速度。
【專利說明】運算放大器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種運算放大器。
【背景技術(shù)】
[0002]運算放大器廣泛應(yīng)用于電子電路的控制中，應(yīng)用極其廣泛，根據(jù)其具體的應(yīng)用對運算放大器的多種指標(biāo)如輸入失調(diào)電壓、輸入失調(diào)電流、輸入偏置電流、輸入失調(diào)電壓溫度系數(shù)、差模輸入阻抗、共模輸入阻抗、最大共模輸入電壓、最大差模輸入電壓、輸入噪聲電壓、電源抑制比、共模抑制比、最大輸出電流、輸出短路電流、開環(huán)輸出阻抗、開環(huán)差分增益、輸出壓擺、線性與諧波失真、輸出電壓轉(zhuǎn)換速率、建立時間、單位增益帶寬和大信號帶寬等又有各種不同的要求，通常需要根據(jù)具體的設(shè)計指標(biāo)重新進(jìn)行設(shè)計優(yōu)化。如圖1所示，是現(xiàn)有運算放大器的結(jié)構(gòu)原理圖，一般現(xiàn)有運算放大器有以下幾個部分構(gòu)成:輸入級101、增益級103、輸出驅(qū)動級105等構(gòu)成，輸入級101和增益級103之間、以及增益級103和輸出驅(qū)動級105之間都分別包括有一個緩沖器或電平移位102和10 ;輸入級101為差分輸入到單端輸出轉(zhuǎn)換器，增益級103主要用于提供高增益；輸出驅(qū)動級105主要用于提供小的輸出阻抗r0,或驅(qū)動大電容Q及小負(fù)載運算放大器又可分為單級運放、二級運放、多級運放等，其中單級運放一般由圖1中所示的從輸入信號Vi到虛線AA部分之間的電路組成；二級運放一般由圖1中所示的從輸入信號Vi到虛線BB部分之間的電路組成；三級運放一般由圖1中所示的從輸入信號Vi到虛線CC部分之間的電路組成。
[0003]在現(xiàn)代CMOS工藝中通常使用全差分運算放大器。全差分運算放大器具有大輸出擺幅、無鏡像極點等優(yōu)點，因此可以得到高的閉環(huán)速度。但其共模電平必須小心定義以使之能正常工作。一般都采用共模反饋的方法。在高增益放大器中，其輸出共模電平對器件特性與失配非常敏感，不能通過觀察確定，而且不能通過差分反饋來達(dá)到穩(wěn)定。因此，必須采用一共模反饋網(wǎng)絡(luò)來檢測輸出端的共模電平，有效調(diào)節(jié)放大器的偏置電流。
[0004]引入共模反饋(CMFB)的兩個目的:為輸出節(jié)點提供一個穩(wěn)定的共模電平和減小共模增益，以提高共模抑制比。共模反饋設(shè)計時應(yīng)考慮:只為共模信號創(chuàng)建一個負(fù)反饋回路，而對于差分信號，即共模反饋不能影響電路的性能，盡量減小共模反饋電路的功耗與面積。在單端輸出的運放中，不需要CMFB，但可以利用CMFB來提高共模抑制比，而在全差分運算放大器中則必須有CMFB。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是提供一種運算放大器，具有高增益和寬帶寬，能提聞電路性能。
[0006]為解決上述技術(shù)問題，本發(fā)明提供的運算放大器包括:兩級放大電路、雙共模反饋電路和偏置電路。
[0007]所述兩級放大電路的第一級為折疊式共源共柵全差分放大電路，第二級為共源全差分放大電路。[0008]所述折疊式共源共柵全差分放大電路包括差分輸入電路和共柵放大電路。所述差分輸入電路包括第一 PMOS管和第二 PMOS管組成的差分對管，所述第一 PMOS管和所述第二PMOS管的源極連接在一起，所述第一 PMOS管和所述第二 PMOS管的柵極為差分電壓輸入信號的輸入端，所述第一 PMOS管和所述第二 PMOS管的漏極分別輸出兩路差分電流信號；所述共柵放大電路包括兩個柵極連接在一起的第一 NMOS管和第二 NMOS管，由所述第一 PMOS管和所述第一 NMOS管組成第一折疊式共源共柵結(jié)構(gòu)支路，由所述第二 PMOS管和所述第二NMOS管組成第二折疊式共源共柵結(jié)構(gòu)支路，所述第一 NMOS管接收由所述第一 PMOS管的漏極輸出的所述差分電流信號，所述第二 NMOS管接收由所述第二 PMOS管的漏極輸出的所述差分電流信號，所述第一 NMOS管和所述第二 NMOS管的漏極輸出一對差分第一輸出信號。
[0009]所述共源全差分放大電路的輸入端接收兩個所述差分第一輸出信號，所述共源全差分放大電路的輸出端輸出一對差分第二輸出信號；所述共源全差分放大電路的兩個差分支路的輸出端和輸入端之間分別串聯(lián)有電容和電阻，用于實現(xiàn)米勒補(bǔ)充。
[0010]所述雙共模反饋電路包括兩個分支電路，第一分支電路包括兩個差分輸入端，該兩個差分輸入端分別接收所述差分第一輸出信號中的一個，兩個所述差分第一輸出信號和第一參考信號進(jìn)行比較并輸出第一共模反饋電壓到所述共柵放大電路中用于穩(wěn)定所述共柵放大電路的共模輸出電壓；第二分支電路的輸入端接收由兩個所述差分第二輸出信號分壓得到的共模信號，將該共模信號和第二參考電壓信號進(jìn)行比較并輸出第二共模反饋電壓到所述共源全差分放大電路中用于穩(wěn)定所述共源全差分放大電路的共模輸出電壓。
[0011 ] 所述偏置電路用于為所述兩級放大電路和所述雙共模反饋電路提供偏置電壓，所述偏置電路提供的偏置電壓能使所述第一 NMOS管和所述第二 NMOS管的工作于飽和區(qū)邊緣并使所述差分第一輸出信號的擺幅達(dá)到最大。
[0012]進(jìn)一步改進(jìn)是，所述差分輸入電路的第一 PMOS管和第二 PMOS管的源極和第三PMOS管的漏極相連，所述第三PMOS管的源極接正電源，所述第三PMOS管的柵極接第二偏置電壓。所述第一 PMOS管的漏極和第三NMOS管的漏極相連,所述第二 PMOS管的漏極和第四NMOS管的漏極相連，所述第三NMOS管和所述第四NMOS管的源極都接地或負(fù)電源，所述第三NMOS管和所述第四NMOS管的柵極都連接第三偏置電壓。
[0013]進(jìn)一步改進(jìn)是，所述第一 NMOS管的源極和第五NMOS管的漏極相連，所述第二 NMOS管的源極和第六NMOS管的漏極相連，所述第五NMOS管和所述第六NMOS管的源極都接地或負(fù)電源，所述第五NMOS管和所述第六NMOS管的柵極都連接所述第一共模反饋電壓。所述第一 NMOS管和所述第二 NMOS管的柵極都連接第四偏置電壓。所述第一 NMOS管的漏極和第四PMOS管的漏極相連，所述第二 NMOS管的漏極和第五PMOS管的漏極相連，所述第四PMOS管和所述第五PMOS管的柵極都連接第一偏置電壓。所述第四PMOS管的源極和第六PMOS管的漏極相連，所述第五PMOS管的源極和第七PMOS管的漏極相連，所述第六PMOS管和所述第七PMOS管的柵極都連接第二偏置電壓，所述第六PMOS管和所述第七PMOS管的源極都連接正電源。
[0014]進(jìn)一步改進(jìn)是，所述共源全差分放大電路包括:
[0015]第七NMOS管和第八NMOS管，所述第七NMOS管和所述第八NMOS管的源極都接地或負(fù)電源，所述第七NMOS管和所述第八NMOS管的柵極分別連接兩個所述差分第一輸出信號中的一個；所述第七NMOS管和第八NMOS管的漏極分別輸出所述差分第二輸出信號中的一個。
[0016]第八PMOS管和第九PMOS管，所述第八PMOS管的漏極和所述第七NMOS管的漏極相連，所述第九PMOS管的漏極和所述第八NMOS管的漏極相連，所述第八PMOS管和所述第九PMOS管的源極都接正電源，所述第八PMOS管和所述第九PMOS管的柵極都接所述第二共模反饋電壓。
[0017]在所述第七NMOS管的漏極和柵極之間串聯(lián)有第一電容和第一電阻，在所述第八NMOS管的漏極和柵極之間串聯(lián)有第二電容和第二電阻。
[0018]在所述第七NMOS管的漏極和所述第八NMOS管的漏極之間連接有第三電阻和第四電阻，在所述第三電阻和所述第四電阻的連接處輸出兩個所述差分第二輸出信號分壓得到的共模信號。
[0019]進(jìn)一步的改進(jìn)是，所述雙共模反饋電路的第一分支電路包括:
[0020]第十PMOS管、第十一 PMOS管、第十二 PMOS管和第十三PMOS管，所述第十PMOS管和所述第十一 PMOS管的源極連接組成第一差分比較對，所述第十二 PMOS管和所述第十三PMOS管的源極連接組成第二差分比較對，所述第十一 PMOS管和所述第十二 PMOS管的柵極都連接第一參考信號，所述第十PMOS管和所述第十三PMOS管的柵極分別連接所述差分第一輸出信號中的一個；所述第十PMOS管和所述第十三PMOS管的漏極連接在一起，所述第十一 PMOS管和所述第十二 PMOS管的漏極連接在一起并輸出所述第一共模反饋電壓。
[0021]第十四PMOS管和第十五PMOS管，所述第十四PMOS管的漏極和所述第十PMOS管的源極連接，所述第十五PMOS管的漏極和所述第十二PMOS管的源極連接，所述第十四PMOS管和所述第十五PMOS管的柵極都連接第二偏置電壓，所述第十四PMOS管和所述第十五PMOS管的源極都連接正電源。
[0022]第九NMOS管、第十NMOS管、第十`一 NMOS管、第十二 NMOS管和第十三NMOS管，所述第九NMOS管的漏極、所述第十一 PMOS管的漏極、所述第十一 NMOS管的柵極和所述第十三NMOS管的漏極連接在一起，所述第九NMOS管的源極和所述第十一 NMOS管的漏極連接；所述第十NMOS管的漏極、所述第十PMOS管的漏極和所述第十二 NMOS管的柵極連接在一起，所述第十NMOS管的源極和所述第十二 NMOS管的漏極連接；所述第十一 NMOS管、所述第十二 NMOS管和所述第十三NMOS管的源極都接地或負(fù)電源，第十三NMOS管的柵極連接第一關(guān)斷信號。
[0023]第十六PMOS管、第十四NMOS管和第十五NMOS管，所述第十六PMOS管的源極連接正電源，所述第十六PMOS管的柵極連接第二偏置電壓；所述第十四NMOS管的源極和柵極都和所述第十六PMOS管的漏極相連，所述第十五NMOS管的漏極和柵極都和所述第十四NMOS管的源極相連，所述第十四NMOS管的源極輸出所述第一參考信號，所述第十五NMOS管的源極接地或負(fù)電源。
[0024]所述雙共模反饋電路的第二分支電路包括:
[0025]第十六NMOS管和第十七NMOS管，所述第十六NMOS管和所述第十七NMOS管的源極連接在一起并組成第三差分比較對，所述第十六NMOS管的柵極連接兩個所述差分第二輸出信號分壓得到的共模信號，所述第十七NMOS管的柵極連接第二參考電壓。
[0026]第十八NMOS管和第十九NMOS管，所述第十八NMOS管的漏極和所述第十六NMOS管的源極連接，所述第十八NMOS管的柵極和所述第十九NMOS管的漏極連接，所述第十八NMOS管和所述第十九NMOS管的源極都接地或負(fù)電源，所述第十九NMOS管的柵極接所述第一關(guān)斷信號。
[0027]第十七PMOS管、第十八PMOS管和第十九PMOS管，所述第十七PMOS管的漏極和柵極都連接所述第十六NMOS管的漏極，所述第十八PMOS管的漏極和柵極、所述第十七NMOS管的漏極和所述第十九PMOS管的漏極連接在一起，所述第十七PMOS管、所述第十八PMOS管和所述第十九PMOS管的源極都接正電源，所述第十九PMOS管的柵極接第二關(guān)斷信號，所述第一關(guān)斷信號和所述第二關(guān)斷信號為互補(bǔ)信號，當(dāng)所述第一關(guān)斷信號為高電平、所述第二關(guān)斷信號為低電平時所述雙共模反饋電路關(guān)斷，當(dāng)所述第一關(guān)斷信號為低電平、所述第二關(guān)斷信號為高電平時所述雙共模反饋電路正常工作。
[0028]進(jìn)一步改進(jìn)是，所述偏置電路包括:
[0029]第二十NMOS管，所述第二十NMOS管的漏極和柵極連接并從漏極接入偏置電流源。
[0030]第二^^一匪OS管，所述第二十一 NMOS管的漏極和所述第二十NMOS管的漏極連接，所述第二十一 NMOS管的源極接地或負(fù)電源，所述第二十一 NMOS管的柵極接第一關(guān)斷信號。
[0031]第一鏡像支路，包括:第二十二 NMOS管、第二十PMOS管、第二十一 PMOS管、第二十二 PMOS管、第二十三PMOS管和第二十四PMOS管；所述第二十二 NMOS管的柵極和所述第二十匪OS管的柵極連接，所述第二十二 NMOS管的源極接地極；所述第二十二 NMOS管的漏極和所述第二十PMOS管的漏極連接，所述二十PMOS管的源極和所述二十一 PMOS管的漏極連接，所述二十一 PMOS管的源極和所述二十二 PMOS管的漏極連接，所述二十二 PMOS管的源極和所述二十三PMOS管的漏極連接，所述二十三PMOS管的源極連接正電源，所述第二十PMOS管、所述第二十一 PMOS管、所述第二十二 PMOS管和所述第二十三PMOS管的柵極連接在一起并輸出第一偏置電壓；所述第二十四PMOS管的漏極連接所述第二十三PMOS管的柵極，所述第二十四PMOS管的源極連接正電源，所述第二十四PMOS管的柵極連接第二關(guān)斷信號，所述第一關(guān)斷信號和所述第二關(guān)斷信號為互補(bǔ)信號。
[0032]第二鏡像支路，包括:第二十三NMOS管、第二十五PMOS管和第二十六PMOS管；所述第二十三NMOS管的柵極和所述第二十NMOS管的柵極連接，所述第二十三NMOS管的源極接地或負(fù)電源，所述第二十三NMOS管的漏極和所述第二十五PMOS管的漏極連接，所述第二十五PMOS管的源極和所述第二十六PMOS管的漏極連接，所述第二十六PMOS管的源極連接正電源，所述第二十五PMOS管的柵極連接所述第二十PMOS管的柵極，所述第二十六PMOS管的柵極連接所述第二 十五PMOS管的漏極并輸出第二偏置電壓。
[0033]第三鏡像支路，包括:第二十四NMOS管、第二十五NMOS管、第二十七PMOS管和第二十八PMOS管；所述第二十四NMOS管的源極接地或負(fù)電源，所述第二十四NMOS管的漏極和所述第二十五NMOS管的源極連接，所述第二十四NMOS管的柵極連接所述第二十五NMOS管的漏極并輸出第三偏置電壓；所述第二十七PMOS管的漏極連接所述第二十五NMOS管的漏極，所述第二十七PMOS管的源極連接所述第二十八PMOS管的漏極，所述第二十八PMOS管的源極接正電源，所述第二十七PMOS管的柵極連接所述第二十PMOS管的柵極，所述第二十八PMOS管的柵極連接所述第二十六PMOS管的柵極。
[0034]第四鏡像支路，包括:第二十六NMOS管、第二十九PMOS管和第三十PMOS管；所述第二十六匪OS管的源極接地或負(fù)電源，所述第二十六NMOS管的漏極和柵極都連接所述第二十五NMOS管的柵極，所述第二十六NMOS管的漏極和所述第二十九PMOS管的漏極連接，所述第二十九PMOS管的源極和所述第三十PMOS管的漏極連接，所述第三十PMOS管的源極連接正電源，所述第二十九PMOS管的柵極連接所述第二十PMOS管的柵極，所述第三十PMOS管的柵極連接所述第二十六PMOS管的柵極。
[0035]第二十七匪OS管和第三^^一 PMOS管，所述第二十七NMOS管的源極接地或負(fù)電源，所述第二十七NMOS管的漏極連接所述第二十六NMOS管的柵極，所述第二十七NMOS管的柵極連接所述第一關(guān)斷信號；所述第三十一 PMOS管的源極連接正電源，所述第三十一PMOS管的漏極連接所述第二十六PMOS管的柵極，所述第三十一 PMOS管的柵極連接所述第二關(guān)斷信號；當(dāng)所述第一關(guān)斷信號為高電平、所述第二關(guān)斷信號為低電平時所述偏置電路關(guān)斷，當(dāng)所述第一關(guān)斷信號為低電平、所述第二關(guān)斷信號為高電平時所述偏置電路正常工作。
[0036]本發(fā)明采用兩級放大電路的結(jié)構(gòu)，第一級的折疊式共源共柵全差分放大電路能為電路提供高增益，第二級的共源全差分放大電路能提供大擺幅，與現(xiàn)有級聯(lián)運放相比，本發(fā)明的二級結(jié)構(gòu)能把增益與擺幅的要求分開處理，能進(jìn)一步提高增益、增大擺幅。本發(fā)明的雙共模反饋電路能分別為第一級和第二級放大電路提供一個共模反饋電壓，且能實現(xiàn)電壓連續(xù)實時比較反饋，能為第一級和第二級放大電路的輸出節(jié)點分別提供穩(wěn)定的共模電平，能夠減小放大電路的共模增益，以提高共模抑制比；且本發(fā)明的第一級和第二級放大電路均有的雙共模反饋電路，能夠增大反饋控制的響應(yīng)速度。
【專利附圖】

【附圖說明】
[0037]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明:
[0038]圖1是現(xiàn)有運算放大器的結(jié)構(gòu)原理圖；
[0039]圖2A是本發(fā)明實施例運算放大器的兩級放大電路的電路圖；
[0040]圖2B是本發(fā)明實施例運算放大器的`雙共模反饋電路的電路圖；
[0041]圖2C是本發(fā)明實施例運算放大器的偏置電路的電路圖。
【具體實施方式】
[0042]本發(fā)明實施例運算放大器包括:兩級放大電路、雙共模反饋電路和偏置電路。
[0043]如圖2A所示，是本發(fā)明實施例運算放大器的兩級放大電路的電路圖；所述兩級放大電路的第一級為折疊式共源共柵全差分放大電路，第二級為共源全差分放大電路。
[0044]所述折疊式共源共柵全差分放大電路包括差分輸入電路和共柵放大電路。
[0045]所述差分輸入電路包括第一 PMOS管MPl和第二 PMOS管MP2組成的差分對管，所述第一 PMOS管MPl和所述第二 PMOS管MP2的源極連接在一起，所述第一 PMOS管MPl和所述第二 PMOS管MP2的柵極為差分電壓輸入信號vinp和vinn的輸入端，所述第一 PMOS管MPl和所述第二 PMOS管MP2的漏極分別輸出兩路差分電流信號。所述差分輸入電路的第一PMOS管MPl和第二 PMOS管MP2的源極和第三PMOS管MP3的漏極相連，所述第三PMOS管MP3的源極接正電源AVDD，所述第三PMOS管MP3的柵極接第二偏置電壓vbiasl。
[0046]所述第一 PMOS管MPl的漏極和第三NMOS管MN3的漏極相連，所述第二 PMOS管MP2的漏極和第四NMOS管MN4的漏極相連，所述第三NMOS管MN3和所述第四NMOS管MN4的源極都接地或負(fù)電源AVSS，所述第三NMOS管MN3和所述第四NMOS管MN4的柵極都連接第二偏置電壓vbias2。
[0047]所述共柵放大電路包括兩個柵極連接在一起的第一 NMOS管麗I和第二 NMOS管麗2，由所述第一 PMOS管MPl和所述第一 NMOS管麗I組成第一折疊式共源共柵結(jié)構(gòu)支路，由所述第二 PMOS管MP2和所述第二 NMOS管MN2組成第二折疊式共源共柵結(jié)構(gòu)支路，所述第一 NMOS管麗I接收由所述第一 PMOS管MPl的漏極輸出的所述差分電流信號，所述第二NMOS管麗2接收由所述第二 PMOS管MP2的漏極輸出的所述差分電流信號，所述第一 NMOS管麗I和所述第二 NMOS管麗2的漏極輸出一對差分第一輸出信號vmidN和vmidP。
[0048]所述第一 NMOS管MNl的源極和第五NMOS管MN5的漏極相連，所述第二 NMOS管MN2的源極和第六NMOS管MN6的漏極相連，所述第五NMOS管MN5和所述第六NMOS管MN6的源極都接地或負(fù)電源AVSS，所述第五NMOS管MN5和所述第六NMOS管MN6的柵極都連接所述第一共模反饋電壓vbias5。
[0049]所述第一 NMOS管麗I和所述第二 NMOS管麗2的柵極都連接第四偏置電壓vbias3。
[0050]所述第一 NMOS管麗I的漏極和第四PMOS管MP4的漏極相連，所述第二 NMOS管MN2的漏極和第五PMOS管MP5的漏極相連，所述第四PMOS管MP4和所述第五PMOS管MP5的柵極都連接第一偏置電壓vbiasO。
[0051]所述第四PMOS管MP4的源極和第六PMOS管MP6的漏極相連，所述第五PMOS管MP5的源極和第七PMOS管MP7的漏極相連，所述第六PMOS管MP6和所述第七PMOS管MP7的柵極都連接第二偏置電壓vbiasl，所述第六PMOS管MP6和所述第七PMOS管MP7的源極都連接正電源AVDD。
[0052]所述共源全差分放大電路的輸入端接收兩個所述差分第一輸出信號vmidN和vmidP,所述共源全差分放大電路的輸出端輸出一對差分第二輸出信號voutp和voutn ;所述共源全差分放大電路的兩個差分支路的輸出端和輸入端之間分別串聯(lián)有電容Cl和C2和電阻Rl和R2，用于實現(xiàn)米勒補(bǔ)充。所述共源全差分放大電路包括:
[0053]第七NMOS管MN7和第八NMOS管MN8，所述第七NMOS管MN7和所述第八NMOS管MN8的源極都接地或負(fù)電源AVSS，所述第七NMOS管MN7和所述第八NMOS管MN8的柵極分別連接兩個所述差分第一輸出信號vmidN和vmidP中的一個；所述第七NMOS管麗7和第八NMOS管MN8的漏極分別輸出所述差分第二輸出信號voutp和voutn中的一個；
[0054]第八PMOS管MP8和第九PMOS管MP9，所述第八PMOS管MP8的漏極和所述第七NMOS管MN7的漏極相連，所述第九PMOS管MP9的漏極和所述第八NMOS管MN8的漏極相連，所述第八PMOS管MP8和所述第九PMOS管MP9的源極都接正電源AVDD，所述第八PMOS管MP8和所述第九PMOS管MP9的柵極都接所述第二共模反饋電壓vbias6。
[0055]在所述第七NMOS管MN7的漏極和柵極之間串聯(lián)有第一電容Cl和第一電阻R1，在所述第八NMOS管MN8的漏極和柵極之間串聯(lián)有第二電容C2和第二電阻R2。
[0056]在所述第七NMOS管麗7的漏極和所述第八NMOS管MN8的漏極之間連接有第三電阻R3和第四電阻R4，在所述第三電阻R3和所述第四電阻R4的連接處輸出兩個所述差分第二輸出信號VOUtp和VOUtn分壓得到的共模信號vocm。
[0057]如圖2B所示，是本發(fā)明實施例運算放大器的雙共模反饋電路的電路圖；所述雙共模反饋電路包括兩個分支電路，第一分支電路包括兩個差分輸入端，該兩個差分輸入端分別接收所述差分第一輸出信號vmidN和vmidP中的一個，兩個所述差分第一輸出信號vmidN和vmidP和第一參考信號vbias4進(jìn)行比較并輸出第一共模反饋電壓vbias5到所述共柵放大電路中用于穩(wěn)定所述共柵放大電路的共模輸出電壓；第二分支電路的輸入端接收由兩個所述差分第二輸出信號VOUtp和VOUtn分壓得到的共模信號vocm,將該共模信號voc和第二參考電壓vcm信號進(jìn)行比較并輸出第二共模反饋電壓vbias6到所述共源全差分放大電路中用于穩(wěn)定所述共源全差分放大電路的共模輸出電壓。
[0058]所述雙共模反饋電路的第一分支電路包括:[0059]第十PMOS 管 MP10、第^^一 PMOS 管 MPl1、第十二 PMOS 管 MP12 和第十三 PMOS 管MP13，所述第十PMOS管MPlO和所述第十一 PMOS管MPll的源極連接組成第一差分比較對，所述第十二 PMOS管MP12和所述第十三PMOS管MP13的源極連接組成第二差分比較對，所述第十一 PMOS管MPll和所述第十二 PMOS管MP12的柵極都連接第一參考信號vbias4，所述第十PMOS管MPlO和所述第十三PMOS管MP13的柵極分別連接所述差分第一輸出信號vmidN和vmidP中的一個；所述第十PMOS管MPlO和所述第十三PMOS管MP13的漏極連接在一起，所述第十一 PMOS管MPll和所述第十二 PMOS管MP12的漏極連接在一起并輸出所述第一共模反饋電壓vbias5。
[0060]第十四PMOS管MP14和第十五PMOS管MP15，所述第十四PMOS管MP14的漏極和所述第十PMOS管MPlO的源極連接，所述第十五PMOS管MP15的漏極和所述第十二 PMOS管MP12的源極連接，所述第十四PMOS管MP14和所述第十五PMOS管MP15的柵極都連接第二偏置電壓vbiasl，所述第十四PMOS管MP14和所述第十五PMOS管MP15的源極都連接正電源細(xì)D。
[0061]第九NMOS 管 MN9、第十 NMOS 管 MNlO、第^^一 NMOS 管 MNl1、第十二 NMOS 管 MNl2 和第十三NMOS管MN13，所述第九NMOS管MN9的漏極、所述第十一 PMOS管MPll的漏極、所述第十一 NMOS管MNll的柵極和所述第十三NMOS管MN13的漏極連接在一起，所述第九NMOS管MN9的源極和所述第十一 NMOS管MNll的漏極連接；所述第十NMOS管MNlO的漏極、所述第十PMOS管MPlO的漏極和所述第十二 NMOS管MN12的柵極連接在一起，所述第十NMOS管MNlO的源極和所述第十二 NMOS管MN12的漏極連接；所述第十一 NMOS管MNl1、所述第十二NMOS管麗12和所述第十三NMOS管麗13的源極都接地或負(fù)電源AVSS，第十三NMOS管麗13的柵極連接第一關(guān)斷信號Pdn。
[0062]第十六PMOS管MP16、第十四NMOS管MNl4和第十五NMOS管MNl5，所述第十六PMOS管MP16的源極連接正電源AVDD，所述第十六PMOS管MP16的柵極連接第二偏置電壓vbiasI ;所述第十四NMOS管麗14的源極和柵極都和所述第十六PMOS管MP16的漏極相連，所述第十五NMOS管麗15的漏極和柵極都和所述第十四NMOS管麗14的源極相連，所述第十四NMOS管麗14的源極輸出所述第一參考信號vbias4，所述第十五NMOS管麗15的源極接地或負(fù)電源AVSS。
[0063]所述雙共模反饋電路的第二分支電路包括:
[0064]第十六NMOS管麗16和第十七NMOS管麗17，所述第十六NMOS管麗16和所述第十七NMOS管MN17的源極連接在一起并組成第三差分比較對，所述第十六NMOS管MN16的柵極連接兩個所述差分第二輸出信號VOUtp和VOUtn分壓得到的共模信號vocm,所述第十七NMOS管麗17的柵極連接第二參考電壓vcm。[0065]第十八NMOS管麗18和第十九NMOS管麗19，所述第十八NMOS管麗18的漏極和所述第十六NMOS管麗16的源極連接，所述第十八NMOS管麗18的柵極和所述第十九NMOS管麗19的漏極連接，所述第十八NMOS管麗18和所述第十九NMOS管麗19的源極都接地或負(fù)電源AVSS，所述第十九NMOS管麗19的柵極接所述第一關(guān)斷信號pdn。
[0066]第十七PMOS管MP17、第十八PMOS管MP18和第十九PMOS管MP19，所述第十七PMOS管MP17的漏極和柵極都連接所述第十六NMOS管麗16的漏極，所述第十八PMOS管MP18的漏極和柵極、所述第十七NMOS管MN17的漏極和所述第十九PMOS管MP19的漏極連接在一起，所述第十七PMOS管MP17、所述第十八PMOS管MP18和所述第十九PMOS管MP19的源極都接正電源AVDD，所述第十九PMOS管MP19的柵極接第二關(guān)斷信號pdnb，所述第一關(guān)斷信號pdn和所述第二關(guān)斷信號pdnb為互補(bǔ)信號，當(dāng)所述第一關(guān)斷信號pdn為高電平、所述第二關(guān)斷信號Pdnb為低電平時所述雙共模反饋電路關(guān)斷，當(dāng)所述第一關(guān)斷信號pdn為低電平、所述第二關(guān)斷信號Pdnb為高電平時所述雙共模反饋電路正常工作。
[0067]如圖2C所示，是本發(fā)明實施例運算放大器的偏置電路的電路圖。所述偏置電路用于為所述兩級放大電路和所述雙共模反饋電路提供偏置電壓，所述偏置電路提供的偏置電壓能使所述第一 NMOS管MNl和所述第二 NMOS管MN2的工作于飽和區(qū)邊緣并使所述差分第一輸出信號vmidN和vmidP的擺幅達(dá)到最大。所述偏置電路包括:
[0068]第二十NMOS管MN20，所述第二十NMOS管MN20的漏極和柵極連接并從漏極接入偏置電流源Ibias。
[0069]第二^^一 NMOS管MN21，所述第二十一 NMOS管MN21的漏極和所述第二十NMOS管麗20的漏極連接，所述第二十一 NMOS管麗21的源極接地或負(fù)電源AVSS，所述第二十一NMOS管麗21的柵極接第一關(guān)斷信號pdn。
[0070]第一鏡像支路，包括:第二十二 NMOS管MN22、第二十PMOS管MP20、第二^^一 PMOS管MP21、第二十二 PMOS管MP22、第二十三PMOS管MP23和第二十四PMOS管MP24 ;所述第二十二 NMOS管MN22的柵極和所述第二十NM`OS管MN20的柵極連接，所述第二十二 NMOS管麗22的源極接地極；所述第二十二 NMOS管麗22的漏極和所述第二十PMOS管MP20的漏極連接，所述二十PMOS管的源極和所述二十一 PMOS管的漏極連接，所述二十一 PMOS管的源極和所述二十二 PMOS管的漏極連接，所述二十二 PMOS管的源極和所述二十三PMOS管的漏極連接，所述二十三PMOS管的源極連接正電源AVDD，所述第二十PMOS管MP20、所述第二十一 PMOS管MP21、所述第二十二 PMOS管MP22和所述第二十三PMOS管MP23的柵極連接在一起并輸出第一偏置電壓vbiasO ;所述第二十四PMOS管MP24的漏極連接所述第二十三PMOS管MP23的柵極，所述第二十四PMOS管MP24的源極連接正電源AVDD，所述第二十四PMOS管MP24的柵極連接所述第二關(guān)斷信號pdnb。
[0071]第二鏡像支路，包括:第二十三NMOS管麗23、第二十五PMOS管MP25和第二十六PMOS管MP26 ;所述第二十三NMOS管麗23的柵極和所述第二十NMOS管麗20的柵極連接，所述第二十三NMOS管麗23的源極接地或負(fù)電源AVSS，所述第二十三NMOS管麗23的漏極和所述第二十五PMOS管MP25的漏極連接，所述第二十五PMOS管MP25的源極和所述第二十六PMOS管MP26的漏極連接，所述第二十六PMOS管MP26的源極連接正電源AVDD，所述第二十五PMOS管MP25的柵極連接所述第二十PMOS管MP20的柵極，所述第二十六PMOS管MP26的柵極連接所述第二十五PMOS管MP25的漏極并輸出第二偏置電壓vbiasl。[0072]第三鏡像支路，包括:第二十四NMOS管麗24、第二十五NMOS管麗25、第二十七PMOS管MP27和第二十八PMOS管MP28 ;所述第二十四NMOS管麗24的源極接地或負(fù)電源AVSS，所述第二十四NMOS管麗24的漏極和所述第二十五NMOS管麗25的源極連接，所述第二十四NMOS管MN24的柵極連接所述第二十五NMOS管MN25的漏極并輸出第三偏置電壓vbias2 ;所述第二十七PMOS管MP27的漏極連接所述第二十五NMOS管麗25的漏極，所述第二十七PMOS管MP27的源極連接所述第二十八PMOS管MP28的漏極，所述第二十八PMOS管MP28的源極接正電源AVDD，所述第二十七PMOS管MP27的柵極連接所述第二十PMOS管MP20的柵極，所述第二十八PMOS管MP28的柵極連接所述第二十六PMOS管MP26的柵極。
[0073]第四鏡像支路，包括:第二十六NMOS管麗26、第二十九PMOS管MP29和第三十PMOS管MP30 ;所述第二十六NMOS管麗26的源極接地或負(fù)電源AVSS，所述第二十六NMOS管麗26的漏極和柵極都連接所述第二十五NMOS管麗25的柵極，所述第二十六NMOS管麗26的漏極和所述第二十九PMOS管MP29的漏極連接，所述第二十九PMOS管MP29的源極和所述第三十PMOS管MP30的漏極連接，所述第三十PMOS管MP30的源極連接正電源AVDD，所述第二十九PMOS管MP29的柵極連接所述第二十PMOS管MP20的柵極，所述第三十PMOS管MP30的柵極連接所述第二十六PMOS管MP26的柵極。
[0074]第二十七NMOS管MN27和第三十一 PMOS管MP31，所述第二十七NMOS管MN27的源極接地或負(fù)電源AVSS，所述第二十七NMOS管麗27的漏極連接所述第二十六NMOS管麗26的柵極，所述第二十七NMOS管MN27的柵極連接所述第一關(guān)斷信號pdn ;所述第三十一 PMOS管MP31的源極連接正電源AVDD，所述第三十一PMOS管MP31的漏極連接所述第二十六PMOS管MP26的柵極，所述第三十一 PMOS管MP31的柵極連接所述第二關(guān)斷信號pdnb ;當(dāng)所述第一關(guān)斷信號Pdn為高電平、所述第二關(guān)斷信號pdnb為低電平時所述偏置電路關(guān)斷，當(dāng)所述第一關(guān)斷信號Pdn為低電平、所述第二關(guān)斷信號pdnb為高電平時所述偏置電路正常工作。
[0075]以上通過具體實施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。`
【權(quán)利要求】
1.一種運算放大器，其特征在于，包括:兩級放大電路、雙共模反饋電路和偏置電路； 所述兩級放大電路的第一級為折疊式共源共柵全差分放大電路，第二級為共源全差分放大電路； 所述折疊式共源共柵全差分放大電路包括差分輸入電路和共柵放大電路； 所述差分輸入電路包括第一 PMOS管和第二 PMOS管組成的差分對管，所述第一 PMOS管和所述第二 PMOS管的源極連接在一起，所述第一 PMOS管和所述第二 PMOS管的柵極為差分電壓輸入信號的輸入端，所述第一 PMOS管和所述第二 PMOS管的漏極分別輸出兩路差分電流號; 所述共柵放大電路包括兩個柵極連接在一起的第一 NMOS管和第二 NMOS管，由所述第一PMOS管和所述第一 NMOS管組成第一折疊式共源共柵結(jié)構(gòu)支路，由所述第二 PMOS管和所述第二 NMOS管組成第二折疊式共源共柵結(jié)構(gòu)支路，所述第一 NMOS管接收由所述第一 PMOS管的漏極輸出的所述差分電流信號，所述第二 NMOS管接收由所述第二 PMOS管的漏極輸出的所述差分電流信號，所述第一匪OS管和所述第二 NMOS管的漏極輸出一對差分第一輸出信號; 所述共源全差分放大電路的輸入端接收兩個所述差分第一輸出信號，所述共源全差分放大電路的輸出端輸出一對差分第二輸出信號；所述共源全差分放大電路的兩個差分支路的輸出端和輸入端之間分別串聯(lián)有電容和電阻，用于實現(xiàn)米勒補(bǔ)充； 所述雙共模反饋電路包括兩個分支電路，第一分支電路包括兩個差分輸入端，該兩個差分輸入端分別接收所述差分第一輸出信號中的一個，兩個所述差分第一輸出信號和第一參考信號進(jìn)行比較并輸出第一共模反饋電壓到所述共柵放大電路中用于穩(wěn)定所述共柵放大電路的共模輸出電壓；第二分支電路的輸入端接收由兩個所述差分第二輸出信號分壓得到的共模信號，將該共模信·號和第二參考電壓信號進(jìn)行比較并輸出第二共模反饋電壓到所述共源全差分放大電路中用于穩(wěn)定所述共源全差分放大電路的共模輸出電壓； 所述偏置電路用于為所述兩級放大電路和所述雙共模反饋電路提供偏置電壓，所述偏置電路提供的偏置電壓能使所述第一 NMOS管和所述第二 NMOS管的工作于飽和區(qū)邊緣并使所述差分第一輸出信號的擺幅達(dá)到最大。
2.如權(quán)利要求1所述運算放大器，其特征在于:所述差分輸入電路的第一PMOS管和第二PMOS管的源極和第三PMOS管的漏極相連，所述第三PMOS管的源極接正電源，所述第三PMOS管的柵極接第二偏置電壓； 所述第一 PMOS管的漏極和第三NMOS管的漏極相連，所述第二 PMOS管的漏極和第四NMOS管的漏極相連，所述第三NMOS管和所述第四NMOS管的源極都接地或負(fù)電源，所述第三NMOS管和所述第四NMOS管的柵極都連接第三偏置電壓。
3.如權(quán)利要求1所述運算放大器，其特征在于:所述第一NMOS管的源極和第五NMOS管的漏極相連，所述第二 NMOS管的源極和第六NMOS管的漏極相連，所述第五NMOS管和所述第六NMOS管的源極都接地或負(fù)電源，所述第五NMOS管和所述第六NMOS管的柵極都連接所述第一共模反饋電壓； 所述第一 NMOS管和所述第二 NMOS管的柵極都連接第四偏置電壓； 所述第一 NMOS管的漏極和第四PMOS管的漏極相連,所述第二 NMOS管的漏極和第五PMOS管的漏極相連，所述第四PMOS管和所述第五PMOS管的柵極都連接第一偏置電壓；所述第四PMOS管的源極和第六PMOS管的漏極相連，所述第五PMOS管的源極和第七PMOS管的漏極相連，所述第六PMOS管和所述第七PMOS管的柵極都連接第二偏置電壓，所述第六PMOS管和所述第七PMOS管的源極都連接正電源。
4.如權(quán)利要求1所述運算放大器，其特征在于:所述共源全差分放大電路包括: 第七NMOS管和第八NMOS管，所述第七NMOS管和所述第八NMOS管的源極都接地或負(fù)電源，所述第七NMOS管和所述第八NMOS管的柵極分別連接兩個所述差分第一輸出信號中的一個；所述第七NMOS管和第八NMOS管的漏極分別輸出所述差分第二輸出信號中的一個；第八PMOS管和第九PMOS管，所述第八PMOS管的漏極和所述第七NMOS管的漏極相連，所述第九PMOS管的漏極和所述第八NMOS管的漏極相連，所述第八PMOS管和所述第九PMOS管的源極都接正電源，所述第八PMOS管和所述第九PMOS管的柵極都接所述第二共模反饋電壓； 在所述第七NMOS管的漏極和柵極之間串聯(lián)有第一電容和第一電阻，在所述第八NMOS管的漏極和柵極之間串聯(lián)有第二電容和第二電阻； 在所述第七NMOS管的漏極和所述第八NMOS管的漏極之間連接有第三電阻和第四電阻，在所述第三電阻和所述第四電阻的連接處輸出兩個所述差分第二輸出信號分壓得到的共模信號。
5.如權(quán)利要求1所述運算放大器，其特征在于: 所述雙共模反饋電路的第一分支電路包括: 第十PMOS管、第十一 PMOS管、第十二 PMOS管和第十三PMOS管，所述第十PMOS管和所述第十一 PMOS管的源極連接組成第一差分比較對，所述第十二 PMOS管和所述第十三PMOS管的源極連接組成第二差分比較對，所述第十一 PMOS管和所述第十二 PMOS管的柵極都連接第一參考信號，所述第十PMOS管和所述第十三PMOS管的柵極分別連接所述差分第一輸出信號中的一個；所述第十PMOS管和所述第十三PMOS管的漏極連接在一起，所述第十一PMOS管和所述第十二 PMOS管的漏極連接在一起并輸出所述第一共模反饋電壓； 第十四PMOS管和第十五PMOS管，所述第十四PMOS管的漏極和所述第十PMOS管的源極連接，所述第十五PMOS管的漏極和所述第十二 PMOS管的源極連接，所述第十四PMOS管和所述第十五PMOS管的柵極都連接第二偏置電壓，所述第十四PMOS管和所述第十五PMOS管的源極都連接正電源； 第九NMOS管、第十NMOS管、第十一 NMOS管、第十二 NMOS管和第十三NMOS管，所述第九NMOS管的漏極、所述第十一 PMOS管的漏極、所述第十一 NMOS管的柵極和所述第十三NMOS管的漏極連接在一起，所述第九NMOS管的源極和所述第十一NMOS管的漏極連接；所述第十NMOS管的漏極、所述第十PMOS管的漏極和所述第十二 NMOS管的柵極連接在一起，所述第十NMOS管的源極和所述第十二 NMOS管的漏極連接；所述第十一 NMOS管、所述第十二 NMOS管和所述第十三NMOS管的源極都接地或負(fù)電源，第十三NMOS管的柵極連接第一關(guān)斷信號；第十六PMOS管、第十四NMOS管和第十五NMOS管，所述第十六PMOS管的源極連接正電源，所述第十六PMOS管的柵極連接第二偏置電壓；所述第十四NMOS管的源極和柵極都和所述第十六PMOS管的漏極相連，所述第十五NMOS管的漏極和柵極都和所述第十四NMOS管的源極相連，所述第十四NMOS管的源極輸出所述第一參考信號，所述第十五NMOS管的源極接地或負(fù)電源；所述雙共模反饋電路的第二分支電路包括: 第十六NMOS管和第十七NMOS管，所述第十六NMOS管和所述第十七NMOS管的源極連接在一起并組成第三差分比較對，所述第十六NMOS管的柵極連接兩個所述差分第二輸出信號分壓得到的共模信號，所述第十七NMOS管的柵極連接第二參考電壓； 第十八NMOS管和第十九NMOS管，所述第十八NMOS管的漏極和所述第十六NMOS管的源極連接，所述第十八NMOS管的柵極和所述第十九NMOS管的漏極連接，所述第十八NMOS管和所述第十九NMOS管的源極都接地或負(fù)電源，所述第十九NMOS管的柵極接所述第一關(guān)斷信號； 第十七PMOS管、第十八PMOS管和第十九PMOS管，所述第十七PMOS管的漏極和柵極都連接所述第十六NMOS管的漏極，所述第十八PMOS管的漏極和柵極、所述第十七NMOS管的漏極和所述第十九PMOS管的漏極連接在一起，所述第十七PMOS管、所述第十八PMOS管和所述第十九PMOS管的源極都接正電源，所述第十九PMOS管的柵極接第二關(guān)斷信號，所述第一關(guān)斷信號和所述第二關(guān)斷信號為互補(bǔ)信號，當(dāng)所述第一關(guān)斷信號為高電平、所述第二關(guān)斷信號為低電平時所述雙共模反饋電路關(guān)斷，當(dāng)所述第一關(guān)斷信號為低電平、所述第二關(guān)斷信號為高電平時所述雙共模反饋電路正常工作。
6.如權(quán)利要求1所述運算放大器，其特征在于，所述偏置電路包括: 第二十NMOS管，所述第二十NMOS管的漏極和柵極連接并從漏極接入偏置電流源；第二十一 NMOS管,所述第二十一 NMOS管的漏極和所述第二十NMOS管的漏極連接,所述第二十一 NMOS管的源極接地或負(fù)電源，所述第二十一 NMOS管的柵極接第一關(guān)斷信號；第一鏡像支路，包括:第二十二 NMOS管、第二十PMOS管、第二十一 PMOS管、第二十二PMOS管、第二十三PMOS管和第二十四PMOS管；所述第二十二 NMOS管的柵極和所述第二十NMOS管的柵極連接，所述第二十二 NMOS管的源極接地極；所述第二十二 NMOS管的漏極和所述第二十PMOS管的漏極 連接，所述二十PMOS管的源極和所述二十一 PMOS管的漏極連接，所述二十一 PMOS管的源極和所述二十二 PMOS管的漏極連接，所述二十二 PMOS管的源極和所述二十三PMOS管的漏極連接，所述二十三PMOS管的源極連接正電源，所述第二十PMOS管、所述第二十一 PMOS管、所述第二十二 PMOS管和所述第二十三PMOS管的柵極連接在一起并輸出第一偏置電壓；所述第二十四PMOS管的漏極連接所述第二十三PMOS管的柵極，所述第二十四PMOS管的源極連接正電源，所述第二十四PMOS管的柵極連接第二關(guān)斷信號，所述第一關(guān)斷信號和所述第二關(guān)斷信號為互補(bǔ)信號； 第二鏡像支路，包括:第二十三NMOS管、第二十五PMOS管和第二十六PMOS管；所述第二十三NMOS管的柵極和所述第二十NMOS管的柵極連接，所述第二十三NMOS管的源極接地或負(fù)電源，所述第二十三NMOS管的漏極和所述第二十五PMOS管的漏極連接，所述第二十五PMOS管的源極和所述第二十六PMOS管的漏極連接，所述第二十六PMOS管的源極連接正電源，所述第二十五PMOS管的柵極連接所述第二十PMOS管的柵極，所述第二十六PMOS管的柵極連接所述第二十五PMOS管的漏極并輸出第二偏置電壓； 第三鏡像支路，包括:第二十四NMOS管、第二十五NMOS管、第二十七PMOS管和第二十八PMOS管；所述第二十四NMOS管的源極接地或負(fù)電源，所述第二十四NMOS管的漏極和所述第二十五NMOS管的源極連接，所述第二十四NMOS管的柵極連接所述第二十五NMOS管的漏極并輸出第三偏置電壓；所述第二十七PMOS管的漏極連接所述第二十五NMOS管的漏極，所述第二十七PMOS管的源極連接所述第二十八PMOS管的漏極，所述第二十八PMOS管的源極接正電源，所述第二十七PMOS管的柵極連接所述第二十PMOS管的柵極，所述第二十八PMOS管的柵極連接所述第二十六PMOS管的柵極； 第四鏡像支路，包括:第二十六NMOS管、第二十九PMOS管和第三十PMOS管；所述第二十六NMOS管的源極接地或負(fù)電源，所述第二十六NMOS管的漏極和柵極都連接所述第二十五NMOS管的柵極，所述第二十六NMOS管的漏極和所述第二十九PMOS管的漏極連接，所述第二十九PMOS管的源極和所述第三十PMOS管的漏極連接，所述第三十PMOS管的源極連接正電源，所述第二十九PMOS管的柵極連接所述第二十PMOS管的柵極，所述第三十PMOS管的柵極連接所述第二十六PMOS管的柵極； 第二十七NMOS管和第三十一 PMOS管，所述第二十七NMOS管的源極接地或負(fù)電源，所述第二十七NMOS管的漏極連接所述第二十六NMOS管的柵極，所述第二十七NMOS管的柵極連接所述第一關(guān)斷信號；所述第三十一 PMOS管的源極連接正電源，所述第三十一 PMOS管的漏極連接所述第二十六PMOS管的柵極，所述第三十一 PMOS管的柵極連接所述第二關(guān)斷信號；當(dāng)所述第一關(guān)斷信號為高電平、所述第二關(guān)斷信號為低電平時所述偏置電路關(guān)斷，當(dāng)所述第一關(guān)斷信號為低電平、所述第二關(guān)斷信號為高電平時所述偏置電路正常工作。
【文檔編號】H03F3/45GK103825565SQ201210462250
【公開日】2014年5月28日 申請日期:2012年11月16日 優(yōu)先權(quán)日:2012年11月16日
【發(fā)明者】朱紅衛(wèi), 唐敏, 劉國軍 申請人:上海華虹宏力半導(dǎo)體制造有限公司