用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路，包括依次連接的鑒頻鑒相器、電荷泵、環(huán)路濾波器、壓控振蕩器和檔位時(shí)序產(chǎn)生電路。檔位時(shí)序產(chǎn)生電路通過(guò)對(duì)環(huán)路濾波器輸出的控制電壓和兩個(gè)閾值電壓進(jìn)行比較來(lái)得到兩個(gè)檔位信號(hào)，通過(guò)兩個(gè)檔位信號(hào)動(dòng)態(tài)地改變鎖相環(huán)的電荷泵電流、環(huán)路濾波器的電阻值和壓控振蕩器的增益進(jìn)而動(dòng)態(tài)地調(diào)整整個(gè)鎖相環(huán)的各種參數(shù)，從而能實(shí)時(shí)地跟蹤速率變化極寬的各種輸入數(shù)據(jù)，能提高跟蹤鎖定的數(shù)據(jù)傳輸速率范圍，能實(shí)現(xiàn)對(duì)從0到2Gbps的寬范圍的輸入數(shù)據(jù)中動(dòng)態(tài)地提取時(shí)鐘，進(jìn)而完成數(shù)據(jù)的同步和提取。
【專(zhuān)利說(shuō)明】用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路法，特別是涉及一種用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路。
【背景技術(shù)】
[0002]鎖相環(huán)(phase-locked loop, PLL)技術(shù)雖然已提出近100年,在電子系統(tǒng)中應(yīng)用廣泛，同時(shí)對(duì)性能的要求也越來(lái)越高?，F(xiàn)在的PLL芯片向著頻率高、頻帶寬、集成度大、功耗低、價(jià)格低廉、功能強(qiáng)大等方向發(fā)展，但是如何設(shè)計(jì)能夠跟蹤輸入數(shù)據(jù)變化范圍大的鎖相環(huán)電路還是具有相當(dāng)?shù)奶魬?zhàn)性的。在時(shí)鐘數(shù)據(jù)恢復(fù)領(lǐng)域，由于要跨域極寬的數(shù)據(jù)傳輸速率范圍(O?Gbps)，現(xiàn)有單個(gè)鎖相環(huán)無(wú)法克服這么寬廣的速率區(qū)間。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路，能提高跟蹤鎖定的數(shù)據(jù)傳輸速率范圍，能實(shí)現(xiàn)對(duì)從O到2Gbps的寬范圍的輸入數(shù)據(jù)中動(dòng)態(tài)地提取時(shí)鐘，進(jìn)而完成數(shù)據(jù)的同步和提取。
[0004]為解決上述技術(shù)問(wèn)題，本發(fā)明提供的用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路，包括依次連接的鑒頻鑒相器、電荷泵、環(huán)路濾波器和壓控振蕩器，所述壓控振蕩器為一個(gè)由多級(jí)差分延遲子單元串聯(lián)而成的環(huán)形結(jié)構(gòu)，各級(jí)差分延遲子單元的結(jié)構(gòu)相同且都包括:
[0005]差分增益電路，包括第一 CMOS反相器和第二 CMOS反相器,所述第一 CMOS反相器和所述第二 CMOS反相器的PMOS管的源極相連并接所述環(huán)路濾波器輸出的控制電壓，所述第一 CMOS反相器和所述第二 CMOS反相器的NMOS管的源極相連并接地；所述第一 CMOS反相器和所述第二 CMOS反相器的柵極作為差分信號(hào)的輸入端、漏極作為差分信號(hào)的輸出端。
[0006]工作區(qū)域選擇電路，用于選擇所述各級(jí)差分延遲子單元的工作頻率區(qū)域，包括第一檔位電容和第二檔位電容，所述第一檔位電容通過(guò)由第一檔位信號(hào)控制的第一 NMOS管開(kāi)關(guān)實(shí)現(xiàn)與所述第一 CMOS反相器和所述第二 CMOS反相器的輸出端連接，所述第二檔位電容通過(guò)由所述第一檔位信號(hào)控制的第一 NMOS管開(kāi)關(guān)和第二檔位信號(hào)控制的第二 NMOS管開(kāi)關(guān)實(shí)現(xiàn)和所述第一 CMOS反相器和所述第二 CMOS反相器的輸出端連接。
[0007]檔位時(shí)序產(chǎn)生電路，用于產(chǎn)生所述第一檔位信號(hào)和所述第二檔位信號(hào)，所述檔位時(shí)序產(chǎn)生電路通過(guò)將所述環(huán)路濾波器輸出的控制電壓和兩個(gè)閾值電壓進(jìn)行比較來(lái)得到所述第一檔位信號(hào)和所述第二檔位信號(hào)；當(dāng)所述控制電壓大于較大的第一閾值電壓時(shí)，所述第一檔位信號(hào)和所述第二檔位信號(hào)都為0，所述各級(jí)差分延遲子單元的工作頻率區(qū)域的頻率值最大；當(dāng)所述控制電壓小于較小的第二閾值電壓時(shí)，所述第一檔位信號(hào)和所述第二檔位信號(hào)都為1，所述各級(jí)差分延遲子單元的工作頻率區(qū)域的頻率值最小；當(dāng)所述控制電壓小于所述第一閾值電壓且大于所述第二閾值電壓時(shí)，所述第一檔位信號(hào)為1、所述第二檔位信號(hào)為0，所述各級(jí)差分延遲子單元的工作頻率區(qū)域的頻率值處于中間。
[0008]進(jìn)一步的改進(jìn)是，所述電荷泵包括上拉電流源和下泄電流源。[0009]所述上拉電流源用于對(duì)所述環(huán)路濾波器的電容進(jìn)行充電，并使所述環(huán)路濾波器輸出的控制電壓增加；所述下泄電流源用于對(duì)所述環(huán)路濾波器的電容進(jìn)行放電，并使所述環(huán)路濾波器輸出的控制電壓降低；所述上拉電流源和所述環(huán)路濾波器的連接通過(guò)由所述鑒頻鑒相器輸出的上升控制信號(hào)控制的開(kāi)關(guān)進(jìn)行切換，所述下泄電流源和所述環(huán)路濾波器的連接通過(guò)由所述鑒頻鑒相器輸出的下降控制信號(hào)控制的開(kāi)關(guān)進(jìn)行切換。
[0010]所述上拉電流源包括三個(gè)具有鏡像關(guān)系的上拉支路，每一個(gè)上拉支路分別連接一個(gè)PMOS管作為開(kāi)關(guān)控制，第一個(gè)上拉支路的PMOS管的柵極連接低電位并保持常開(kāi)，第二個(gè)上拉支路的PMOS管的柵極連接第二控制信號(hào)，所述第二控制信號(hào)為所述第一檔位信號(hào)的同相信號(hào)；第三個(gè)上拉支路的PMOS管的柵極連接第三控制信號(hào)，所述第三控制信號(hào)為所述第二檔位信號(hào)的同相信號(hào)。
[0011]所述下泄電流源包括三個(gè)具有鏡像關(guān)系的下泄支路，每一個(gè)下泄支路分別連接一個(gè)NMOS管作為開(kāi)關(guān)控制，第一個(gè)下泄支路的NMOS管的柵極連接高電位并保持常開(kāi)，第二個(gè)下泄支路的NMOS管的柵極連接第四控制信號(hào)，所述第四控制信號(hào)為所述第二控制信號(hào)的反相信號(hào)；第三個(gè)下泄支路的NMOS管的柵極連接第五控制信號(hào)，所述第五控制信號(hào)為所述第三控制信號(hào)的反相信號(hào)；通過(guò)所述第一檔位信號(hào)和所述第二檔位信號(hào)動(dòng)態(tài)實(shí)現(xiàn)對(duì)所述上拉電流源和所述下泄電流源的電流大小選擇。
[0012]進(jìn)一步的改進(jìn)是，所述環(huán)路濾波器的輸出端輸出控制電壓，所述環(huán)路濾波器包括第一電容、第二電容和多個(gè)串聯(lián)起來(lái)的第一電阻；所述多個(gè)串聯(lián)起來(lái)的第一電阻和所述第一電容串接在所述控制電壓端和地之間，所述第二電容連接于所述控制電壓端和地之間。
[0013]所述環(huán)路濾波器還包括兩個(gè)開(kāi)關(guān)，第一開(kāi)關(guān)通過(guò)由互為反相的第二控制信號(hào)和第四控制信號(hào)組成的差分對(duì)控制信號(hào)進(jìn)行控制，所述第二控制信號(hào)為所述第一檔位信號(hào)的同相信號(hào)，所述第一開(kāi)關(guān)導(dǎo)通時(shí)實(shí)現(xiàn)將第一部分的所述第一電阻短路，使整個(gè)串聯(lián)起來(lái)的所述第一電阻的電阻降低。
[0014]第二開(kāi)關(guān)通過(guò)由互為反相的第三控制信號(hào)和第五控制信號(hào)組成的差分對(duì)控制信號(hào)進(jìn)行控制，所述第三控制信號(hào)為所述第二檔位信號(hào)的同相信號(hào)，所述第二開(kāi)關(guān)導(dǎo)通時(shí)實(shí)現(xiàn)將第二部分的所述第一電阻短路，使整個(gè)串聯(lián)起來(lái)的所述第一電阻的電阻降低；通過(guò)所述第一檔位信號(hào)和所述第二檔位信號(hào)動(dòng)態(tài)實(shí)現(xiàn)對(duì)所述所述環(huán)路濾波器的串聯(lián)的電阻大小進(jìn)行調(diào)整。
[0015]進(jìn)一步的改進(jìn)是，多相位鎖相環(huán)電路還包括多相位輸出電路，所述多相位輸出電路用于從所述壓控振蕩器的任意一級(jí)所述差分延遲子單元的差分輸出端中取出差分輸出信號(hào)并輸出不同相位的輸出頻率信號(hào)，該輸出頻率信號(hào)的相位由所述多相位輸出電路的輸入的差分輸出信號(hào)所對(duì)應(yīng)的所述差分延遲子單元的級(jí)數(shù)確定。
[0016]所述多相位輸出電路包括振蕩電源驅(qū)動(dòng)電路和電平恢復(fù)電路；所述振蕩電源驅(qū)動(dòng)電路包括差分輸入端和差分輸出端，所述電平恢復(fù)電路包括差分輸入端和單端輸出端，所述振蕩電源驅(qū)動(dòng)電路的差分輸入端連接從所述壓控振蕩器的任意一級(jí)所述差分延遲子單元的差分輸出端中取出差分輸出信號(hào)，所述振蕩電源驅(qū)動(dòng)電路的差分輸出端連接所述電平恢復(fù)電路的差分輸入端，所述振蕩電源驅(qū)動(dòng)電路的差分輸出端和所述電平恢復(fù)電路的輸出端都作為所述輸出頻率信號(hào)的輸出端。
[0017]所述電平恢復(fù)電路包括:由第一 NMOS管和第二 NMOS管組成的第一差分放大電路部分，所述第一 NMOS管和第二 NMOS管的源極相連，所述第一 NMOS管和所述第二 NMOS管的柵極作為兩個(gè)差分信號(hào)的輸入端，所述第二 NMOS管的漏極作為差分放大電路的單端輸出端；由第一 PMOS管和第二 PMOS管組成的鏡像電流作為差分放大電路的負(fù)載，所述第一NMOS管的漏極連接第一 PMOS管的漏極、所述第二 NMOS管的漏極連接第二 PMOS管的漏極，所述第一 PMOS管的漏極和柵極都和所述第二 PMOS管的漏極相連，所述第一 PMOS管和所述第二 PMOS管的源極都接正電源；所述第二 NMOS管的漏極連接到第三CMOS反相器的輸入端，所述第三CMOS反相器的輸出端連接第四CMOS反相器的輸入端，所述第四CMOS反相器的輸出端作為所述電平恢復(fù)電路的輸出端。
[0018]所述振蕩電源驅(qū)動(dòng)電路包括:由第五CMOS反相器和第六CMOS反相器組成的第二差分放大電路部分，所述第五CMOS反相器和所述第六CMOS反相器的PMOS管的源極相連并接正電源，所述第五CMOS反相器和所述第六CMOS反相器的NMOS管的源極相連并接地；所述第五CMOS反相器和所述第六CMOS反相器的柵極作為所述第二差分放大電路的輸入端、漏極作為所述第二差分放大電路的輸出端；由第七CMOS反相器和第八CMOS反相器組成的第三差分放大電路部分，所述第七CMOS反相器和所述第八CMOS反相器的PMOS管的源極相連并接正電源，所述第七CMOS反相器和所述第八CMOS反相器的NMOS管的源極相連并接地；所述第七CMOS反相器和所述第八CMOS反相器的柵極作為所述第三差分放大電路的輸入端、漏極作為所述第三差分放大電路的輸出端；所述第二差分放大電路的輸入端作為所述振蕩電源驅(qū)動(dòng)電路的輸入端、所述第二差分放大電路的輸出端連接所述第三差分放大電路的輸入端、所述第三差分放大電路的輸出端作為所述振蕩電源驅(qū)動(dòng)電路的輸出端。
[0019]進(jìn)一步的改進(jìn)是，多相位鎖相環(huán)電路還包括鎖住監(jiān)測(cè)器電路，所述鎖住監(jiān)測(cè)器電路包括第一比較器、第二比較器和RS觸發(fā)器；所述第一比較器的反相輸入端連接第三閾值電壓、正相輸入端連接由所述鑒頻鑒相器輸出的上升控制信號(hào)和下降控制信號(hào)異或后得到的異或電壓，所述第一比較器的輸出端連接所述RS觸發(fā)器的復(fù)位端；所述第二比較器的反相輸入端連接所述異或電壓、正相輸入端連接第四閾值電壓、輸出端連接所述RS觸發(fā)器的置位端；所述第三閾值電壓大于所述第四閾值電壓，所述第三閾值電壓和所述第四閾值電壓由第二電阻串的不同位置處分壓后得到，所述RS觸發(fā)器的反相狀態(tài)輸出端連接一反相器并通過(guò)該反相器輸出鎖住信號(hào)。
[0020]本發(fā)明能實(shí)時(shí)對(duì)環(huán)路濾波器輸出的模擬電壓進(jìn)行監(jiān)控，并能根據(jù)監(jiān)控結(jié)果動(dòng)態(tài)地改變鎖相環(huán)的電荷泵電流、環(huán)路濾波器的電阻值和壓控振蕩器的增益來(lái)動(dòng)態(tài)地調(diào)整整個(gè)鎖相環(huán)的各種參數(shù)，從而實(shí)時(shí)地跟蹤速率變化極寬的各種輸入數(shù)據(jù)，從而能提高跟蹤鎖定的數(shù)據(jù)傳輸速率范圍，能實(shí)現(xiàn)對(duì)從O到2Gbps的寬范圍的輸入數(shù)據(jù)中動(dòng)態(tài)地提取時(shí)鐘，進(jìn)而完成數(shù)據(jù)的同步和提取。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0021]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明:
[0022]圖1是本發(fā)明實(shí)施例多相位鎖相環(huán)電路圖；
[0023]圖2是本發(fā)明實(shí)施例的鑒頻鑒相器電路圖；
[0024]圖3是本發(fā)明實(shí)施例的電荷泵電路圖；
[0025]圖4是本發(fā)明實(shí)施例的環(huán)路濾波器電路圖；[0026]圖5是本發(fā)明實(shí)施例的多相位壓控振蕩器電路圖；
[0027]圖6是本發(fā)明實(shí)施例的多相位壓控振蕩器的差分延遲子單元電路圖；
[0028]圖7是本發(fā)明實(shí)施例的鎖住監(jiān)測(cè)器電路圖；
[0029]圖8是本發(fā)明實(shí)施例的電平恢復(fù)電路圖；
[0030]圖9是本發(fā)明實(shí)施例的振蕩電源驅(qū)動(dòng)電路圖；
[0031]圖10是圖7中的比較器電路圖；
[0032]圖11是本發(fā)明實(shí)施例檔位時(shí)序產(chǎn)生電路圖；
[0033]圖12是圖11中的分頻電路圖；
[0034]圖13是本發(fā)明實(shí)施例多相位鎖相環(huán)的S域示意圖；
[0035]圖14是本發(fā)明實(shí)施例多相位鎖相環(huán)的波特圖。
【具體實(shí)施方式】
[0036]如圖1所示，是本發(fā)明實(shí)施例多相位鎖相環(huán)電路圖；本發(fā)明實(shí)施例用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路包括依次連接的鑒頻鑒相器1、電荷泵2、環(huán)路濾波器3、壓控振蕩器4和鎖住監(jiān)測(cè)器電路5。信號(hào)Pd用于為環(huán)路濾波器3、壓控振蕩器4和鎖住監(jiān)測(cè)器電路5提供一關(guān)斷信號(hào)，信號(hào)pdb為信號(hào)pd的反相信號(hào),信號(hào)ib50、ib50sl和ib50s2用于提供正電源電壓，信號(hào)OVSS用于提供負(fù)電壓。信號(hào)gearl為第一檔位信號(hào)gearl、信號(hào)gear2為第二檔位信號(hào)gear2 ;信號(hào)bw2為信號(hào)gearl的反相信號(hào)、信號(hào)bw, 3為信號(hào)gear2的反相信號(hào)。
[0037]所述鑒頻鑒相器I的輸入端接收輸入頻率fin以及壓控振蕩器輸出的信號(hào)clkb<0>,輸出端輸出差分的上升控制信號(hào)up和upd、以及差分的下降控制信號(hào)dn和dnb。所述電荷泵2分別接收上升控制信號(hào)up和upd和下降控制信號(hào)dn和dnb，形成充電電流和放電電流，完成對(duì)環(huán)路濾波器3的電容的充放電，從而輸出一控制電壓vctrl到所述壓控振蕩器4中，所述壓控振蕩器4能夠輸出多相位的信號(hào)如輸出信號(hào)ck_vco〈0:19>以及ck_int〈0:19>。如圖2所示，是本發(fā)明實(shí)施例的鑒頻鑒相器電路圖；所述鑒頻鑒相器I比較輸入頻率信號(hào)FREF和分頻信號(hào)FINP的頻差或相差后輸出上升控制信號(hào)UP和下降控制信號(hào)DOffN0所述上升控制信號(hào)UP由所述輸入頻率信號(hào)FREF的上升沿激活，下降控制信號(hào)DOWN由所述分頻信號(hào)的上升沿激活。所述上升控制信號(hào)UP和所述下降控制信號(hào)DOWN的交疊由所述鑒頻鑒相器的內(nèi)部延遲決定。通過(guò)所述上升控制信號(hào)UP和所述下降控制信號(hào)DOWN檢測(cè)出輸入頻率信號(hào)FREF和分頻信號(hào)的頻差或相差。
[0038]如圖3所示,是本發(fā)明實(shí)施例的電荷泵電路圖；所述電荷泵2包括上拉電流源21和下泄電流源22。
[0039]所述上拉電流源21用于對(duì)所述環(huán)路濾波器3的電容進(jìn)行充電，并使所述環(huán)路濾波器3輸出的控制電壓vctrl增加,控制電壓vctrl也即控制端vent的電壓。所述下泄電流源22用于對(duì)所述環(huán)路濾波器3的電容進(jìn)行放電，并使所述環(huán)路濾波器3輸出的控制電壓降低；所述上拉電流源21和所述環(huán)路濾波器3的連接通過(guò)由所述鑒頻鑒相器I輸出的上升控制信號(hào)up和upb控制的開(kāi)關(guān)23a進(jìn)行切換，所述下泄電流源22和所述環(huán)路濾波器3的連接通過(guò)由所述鑒頻鑒相器I輸出的下降控制信號(hào)dn和dnb控制的開(kāi)關(guān)23c進(jìn)行切換。
[0040]所述上拉電流源21包括三個(gè)具有鏡像關(guān)系的上拉支路，每一個(gè)上拉支路分別連接一個(gè)PMOS管作為開(kāi)關(guān)控制，第一個(gè)上拉支路的PMOS管的柵極連接低電位ovss并保持常開(kāi)，第二個(gè)上拉支路的PMOS管的柵極連接第二控制信號(hào)bw2b，所述第二控制信號(hào)bw2b為所述第一檔位信號(hào)gearl的同相信號(hào)；第三個(gè)上拉支路的PMOS管的柵極連接第三控制信號(hào)bw3b，所述第三控制信號(hào)bw3b為所述第二檔位信號(hào)gear2的同相信號(hào)。所述上拉電流源21還包括由三個(gè)柵極都連接信號(hào)Pref的PMOS管組成的鏡像電路分別為三個(gè)上拉支路提供電流源。
[0041]所述下泄電流源22包括三個(gè)具有鏡像關(guān)系的下泄支路，每一個(gè)下泄支路分別連接一個(gè)NMOS管作為開(kāi)關(guān)控制，第一個(gè)下泄支路的NMOS管的柵極連接高電位ib50并保持常開(kāi)，第二個(gè)下泄支路的NMOS管的柵極連接第四控制信號(hào)bw2，所述第四控制信號(hào)bw2為所述第二控制信號(hào)bw2b的反相信號(hào)；第三個(gè)下泄支路的NMOS管的柵極連接第五控制信號(hào)bw3，所述第五控制信號(hào)bw3為所述第三控制信號(hào)bw3b的反相信號(hào)；通過(guò)所述第一檔位信號(hào)gearl和所述第二檔位信號(hào)gear2動(dòng)態(tài)實(shí)現(xiàn)對(duì)所述上拉電流源21和所述下泄電流源22的電流大小選擇。
[0042]鏡像電流24用于在PMOS柵端產(chǎn)生驅(qū)動(dòng)電壓pref供給充電荷泵使用。單位增益放大器25主要用于消除在開(kāi)關(guān)開(kāi)啟關(guān)斷的時(shí)候產(chǎn)生的電荷共享現(xiàn)象，單位增益放大器25的輸入端通過(guò)通過(guò)開(kāi)關(guān)23b和所述上拉電流源21連接、通過(guò)開(kāi)關(guān)23d和所述下泄電流源22連接，所述開(kāi)關(guān)23b的切換由上升控制信號(hào)up和upb控制，所述開(kāi)關(guān)23d的切換由下降控制信號(hào)dn和dnb控制。
[0043]如圖4所示，是本發(fā)明實(shí)施例的環(huán)路濾波器電路圖；所述環(huán)路濾波器3的輸出端輸出控制電壓，所述環(huán)路濾波器3包括第一電容32、第二電容33和多個(gè)串聯(lián)起來(lái)的第一電阻31 ;所述多個(gè)串聯(lián)起來(lái)的第一電阻31和所述第一電容32串接在所述控制電壓端和地之間，所述第二電容33連接于所述控制電壓端和地之間。本發(fā)明實(shí)施例中，各第一電阻31的電阻值為IK歐姆，第一電容32的大小為160pf，第一電容32的大小為15pf，當(dāng)然根據(jù)需要也能取其它值。
[0044]所述環(huán)路濾波器3還包括兩個(gè)開(kāi)關(guān)34a和34b，還包括一個(gè)備用開(kāi)關(guān)。第一開(kāi)關(guān)34b通過(guò)由互為反相的第二控制信號(hào)bw2b和第四控制信號(hào)bw2組成的差分對(duì)控制信號(hào)進(jìn)行控制，所述第二控制信號(hào)bw2b為所述第一檔位信號(hào)gearl的同相信號(hào)，所述第一開(kāi)關(guān)34b導(dǎo)通時(shí)實(shí)現(xiàn)將第一部分的所述第一電阻31短路，使整個(gè)串聯(lián)起來(lái)的所述第一電阻31的電阻降低。
[0045]第二開(kāi)關(guān)34a通過(guò)由互為反相的第三控制信號(hào)bw3b和第五控制信號(hào)bw3組成的差分對(duì)控制信號(hào)進(jìn)行控制，所述第三控制信號(hào)bw3b為所述第二檔位信號(hào)gear2的同相信號(hào)，所述第二開(kāi)關(guān)34a導(dǎo)通時(shí)實(shí)現(xiàn)將第二部分的所述第一電阻31短路，使整個(gè)串聯(lián)起來(lái)的所述第一電阻31的電阻降低；通過(guò)所述第一檔位信號(hào)gearl和所述第二檔位信號(hào)gear2動(dòng)態(tài)實(shí)現(xiàn)對(duì)所述所述環(huán)路濾波器3的串聯(lián)的電阻大小進(jìn)行調(diào)整。信號(hào)reset能夠通過(guò)控制兩個(gè)NMOS管分別實(shí)現(xiàn)第一電容32、第二電容33的放電復(fù)位。
[0046]如圖5所示，是本發(fā)明實(shí)施例的多相位壓控振蕩器電路圖；所述壓控振蕩器4為一個(gè)由多級(jí)差分延遲子單元41串聯(lián)而成的環(huán)形結(jié)構(gòu)，各級(jí)差分延遲子單元41的差分輸入端inp和inn連接上一級(jí)差分延遲子單元41的差分輸出端outp和outn,本發(fā)明實(shí)施例中以10級(jí)即IOstage為例。每一級(jí)的一個(gè)輸出端都能分別取出一個(gè)時(shí)鐘信號(hào)ck_vco〈x>,x為O至19，共能取出20個(gè)相位的出差信號(hào)。電源電壓為ovdd，控制信號(hào)vctrl控制一 NMOS管，NMOS管的源極的信號(hào)vreg為控制信號(hào)vctrl的源極跟隨信號(hào)，通過(guò)控制信號(hào)vctrl通過(guò)信號(hào)vreg加入到各級(jí)差分延遲子單元41中并控制各級(jí)差分延遲子單元41的輸出信號(hào)的頻率。信號(hào)H)通過(guò)各級(jí)差分延遲子單元41的pdcell端輸入到各級(jí)差分延遲子單元41并用于對(duì)各級(jí)差分延遲子單元41的關(guān)斷。
[0047]振蕩信號(hào)通過(guò)多相位輸出電路輸出，所述多相位輸出電路包括振蕩電源驅(qū)動(dòng)電路7和電平恢復(fù)電路6。振蕩電源驅(qū)動(dòng)電路7的兩個(gè)差分輸入端inp和inn分別輸入各時(shí)鐘信號(hào)ck_vco〈0:9>和ck_vco〈10:19>,兩個(gè)差分輸出端outp和outn分別輸出時(shí)鐘信號(hào)ock_vco〈0:9>和ock_vco〈10:19>。電平恢復(fù)電路6的兩個(gè)差分輸入端inp和inn分別輸入各時(shí)鐘信號(hào)ock_vco〈0:9>和ock_vco〈10:19>,電平恢復(fù)電路6的輸出入端out輸出時(shí)鐘信號(hào)ck_int〈0:19>，能夠輸出19個(gè)相位的信號(hào)。
[0048]如圖6所示，是本發(fā)明實(shí)施例的多相位壓控振蕩器的差分延遲子單元電路圖；各級(jí)差分延遲子單元41的結(jié)構(gòu)相同且都包括:
[0049]差分增益電路，包括:由PMOS管42a和NMOS管42b組成的第一 CMOS反相器和由PMOS管43a和NMOS管43b組成的第二 CMOS反相器，所述第一 CMOS反相器和所述第二 CMOS反相器的PMOS管42a和43a的源極相連并接所述環(huán)路濾波器3輸出的控制電壓即通過(guò)端口 vddf連接控制電壓vctrl，所述第一 CMOS反相器和所述第二 CMOS反相器的NMOS管42b和43b的源極相連并接地即ovss ;所述第一 CMOS反相器和所述第二 CMOS反相器的柵極作為差分信號(hào)的輸入端inp和inn、漏極作為差分信號(hào)的輸出端outn和outp。
[0050]工作區(qū)域選擇電路，用于選擇所述各級(jí)差分延遲子單元41的工作頻率區(qū)域，包括第一檔位電容44a和44b和第二檔位電容45a和45b,所述第一檔位電容44a和44b通過(guò)由第一檔位信號(hào)gearl控制的第一 NMOS管61開(kāi)關(guān)46a和46b實(shí)現(xiàn)與所述第一 CMOS反相器和所述第二 CMOS反相器的輸出端outn和outp連接,所述第二檔位電容45a和45b通過(guò)由所述第一檔位信號(hào)gearl控制的第一 NMOS管61開(kāi)關(guān)46a和46b和第二檔位信號(hào)gear2控制的第二 NMOS管62開(kāi)關(guān)47a和47b實(shí)現(xiàn)和所述第一 CMOS反相器和所述第二 CMOS反相器的輸出端outn和outp連接。在第一 NMOS管61開(kāi)關(guān)46a和46b的兩個(gè)漏極和地之間、源極和地之間、以及第二 NMOS管62開(kāi)關(guān)47a和47b的兩個(gè)源極和地之間分別連接有由兩個(gè)NMOS管的柵極和漏極交叉連接形成的結(jié)構(gòu)48a、48b和48c，用于穩(wěn)定各節(jié)點(diǎn)處的電壓。在電壓vddf處連接有由PMOS管形成的電容結(jié)構(gòu)，在地ovss處連接有由NMOS管形成的電容結(jié)構(gòu)。端口 pdcell分別通過(guò)一個(gè)NMOS管實(shí)現(xiàn)電路的關(guān)斷。
[0051]如圖7所示，是本發(fā)明實(shí)施例的鎖住監(jiān)測(cè)器電路圖；多相位鎖相環(huán)電路還包括鎖住監(jiān)測(cè)器電路5，所述鎖住監(jiān)測(cè)器電路5包括第一比較器8a、第二比較器8b、RS觸發(fā)器51、第二電阻串52、異或門(mén)53。
[0052]所述第一比較器8a的反相輸入端inn連接第三閾值電壓、正相輸入端inp連接由所述鑒頻鑒相器I輸出的上升控制信號(hào)up和下降控制信號(hào)dn異或后得到的異或電壓，所述第一比較器8a的輸出端out連接所述RS觸發(fā)器51的復(fù)位端reset。
[0053]所述第二比較器8b的反相輸入端inn連接所述異或電壓、正相輸入端inp連接第四閾值電壓、輸出端連接所述RS觸發(fā)器51的置位端set。
[0054]所述第三閾值電壓大于所述第四閾值電壓，所述第三閾值電壓和所述第四閾值電壓由第二電阻串52的不同位置處分壓后得到，所述RS觸發(fā)器51的反相狀態(tài)輸出端unlock連接一反相器，并通過(guò)該反相器輸出鎖住信號(hào)lock ;該反相器由與非門(mén)54的輸入端連接信號(hào)disabled組成,信號(hào)disabled為I時(shí),鎖住信號(hào)為lock為信號(hào)unlock的反相信號(hào),信號(hào)disabled為O時(shí),屏蔽了信號(hào)unlock。
[0055]本發(fā)明實(shí)施例中所述第二電阻串52共包括3個(gè)串聯(lián)的電阻，電阻值分別為29.4K歐姆、4.8K歐姆和1.8K歐姆。上升控制信號(hào)up和下降控制信號(hào)dn異或后得到的異或電壓通過(guò)一電阻和電容和輸入到比較器8a或Sb中。
[0056]如圖8所示，是本發(fā)明實(shí)施例的電平恢復(fù)電路圖；所述電平恢復(fù)電路6包括:由第
一NMOS管61和第二 NMOS管62組成的第一差分放大電路部分，所述第一 NMOS管61和第
二NMOS管62的源極相連，所述第一 NMOS管61和所述第二 NMOS管62的柵極作為兩個(gè)差分信號(hào)的輸入端inp和inn，所述第二 NMOS管62的漏極作為差分放大電路的單端輸出端；由第一 PMOS管63和第二 PMOS管64組成的鏡像電流作為差分放大電路的負(fù)載，所述第一NMOS管61的漏極連接第一 PMOS管63的漏極、所述第二 NMOS管62的漏極連接第二 PMOS管64的漏極,所述第一 PMOS管63的漏極和柵極都和所述第二 PMOS管64的漏極相連,所述第一 PMOS管63和所述第二 PMOS管64的源極都接正電源；所述第二 NMOS管62的漏極連接到由PMOMS管65和NMOS管66組成的第三CMOS反相器的輸入端，所述第三CMOS反相器的輸出端連接由PMOMS管67和NMOS管68組成的第四CMOS反相器的輸入端，所述第四CMOS反相器的輸出端作為所述電平恢復(fù)電路6的輸出端out。
[0057]如圖9所示,是本發(fā)明實(shí)施例的振蕩電源驅(qū)動(dòng)電路圖；所述振蕩電源驅(qū)動(dòng)電路7包括:由第五CMOS反相器和第六CMOS反相器組成的第二差分放大電路部分，第五CMOS反相器由PMOMS管71和NMOS管72組成的，第六CMOS反相器由PMOMS管73和NMOS管74組成的，所述第五CMOS反相器和所述第六CMOS反相器的PMOS管的源極相連并接正電源即電源vddf,所述第五CMOS反相器和所述第六CMOS反相器的NMOS管的源極相連并接地ovss ;所述第五CMOS反相器和所述第六CMOS反相器的柵極作為所述第二差分放大電路的輸入端inp和inn、漏極作為所述第二差分放大電路的輸出端。
[0058]由第七CMOS反相器和第八CMOS反相器組成的第三差分放大電路部分，第七CMOS反相器由PMOMS管75和NMOS管76組成的，第八CMOS反相器由PMOMS管77和NMOS管78組成的，所述第七CMOS反相器和所述第八CMOS反相器的PMOS管的源極相連并接正電源，所述第七CMOS反相器和所述第八CMOS反相器的NMOS管的源極相連并接地；所述第七CMOS反相器和所述第八CMOS反相器的柵極作為所述第三差分放大電路的輸入端、漏極作為所述第三差分放大電路的輸出端；所述第二差分放大電路的輸入端作為所述振蕩電源驅(qū)動(dòng)電路7的輸入端、所述第二差分放大電路的輸出端連接所述第三差分放大電路的輸入端、所述第三差分放大電路的輸出端作為所述振蕩電源驅(qū)動(dòng)電路7的輸出端outn和outp。
[0059]如圖10所示，是圖7中的比較器電路圖；所述第一比較器8a和所述第二比較器Sb都采用比較器8的結(jié)構(gòu)，比較器8包括:由PMOS管81和82組成的差分增益部分；由PMOS管83組成的電流源部分；由NMOS管84和85組成的電流鏡負(fù)載部分；由PMOS管86和NMOS管87組成的輸出部分并形成在PMOS管86和NMOS管87的漏極連接出形成輸出端out。由PMOS管88和NMOS管89組成的偏置部分，NMOS管89的柵極連接偏置電壓vb，PM0S管88、83和86的柵極相連形成鏡像關(guān)系。[0060]如圖11所示，是本發(fā)明實(shí)施例檔位時(shí)序產(chǎn)生電路圖；檔位時(shí)序產(chǎn)生電路9，用于產(chǎn)生所述第一檔位信號(hào)gearl和所述第二檔位信號(hào)gear2,所述檔位時(shí)序產(chǎn)生電路9通過(guò)將所述環(huán)路濾波器3輸出的控制電壓VCtrl_pll和兩個(gè)閾值電壓vhi和vlo進(jìn)行比較來(lái)得到所述第一檔位信號(hào)gearl和所述第二檔位信號(hào)gear2。
[0061]所述檔位時(shí)序產(chǎn)生電路9包括比較器91和92，D觸發(fā)器93和94，比較器91和92的反相輸入端inn都連接信號(hào)Vctrl_pll，比較器91的同相輸入端連接第一閾值電壓vhi,比較器92的同相輸入端連接第二閾值電壓vlo，比較器91和92分別連接由電源信號(hào)ib50p3。比較器91的輸出端接D觸發(fā)器93的D觸發(fā)端，D觸發(fā)器93的數(shù)據(jù)q端輸出所述第一檔位信號(hào)gearl ;比較器92的輸出端接D觸發(fā)器94的D觸發(fā)端，D觸發(fā)器94的數(shù)據(jù)q端輸出所述第二檔位信號(hào)gear2。
[0062]分頻電路95提供分頻信號(hào)到D觸發(fā)器93和94的時(shí)鐘信號(hào)端，D觸發(fā)器93的復(fù)位端連接信號(hào)reset的反相信號(hào)，D觸發(fā)器94的復(fù)位端連接信號(hào)reset。分頻電路95通過(guò)信號(hào)pdb、reset和lock以及l(fā)ock_gear的組合信號(hào)進(jìn)行復(fù)位。分頻電路95的輸入頻率信號(hào)idclk由所述壓控振蕩器中取出。分頻電路95能夠輸出多個(gè)分頻時(shí)鐘，其中一個(gè)分頻時(shí)鐘div64用于產(chǎn)生信號(hào)pulse64，分頻時(shí)鐘div256輸入到D觸發(fā)器93和94中。
[0063]當(dāng)所述控制電壓vctrl_pll大于較大的第一閾值電壓vhi時(shí),所述第一檔位信號(hào)gearl和所述第二檔位信號(hào)gear2都為0，所述各級(jí)差分延遲子單元41的工作頻率區(qū)域的頻率值最大；當(dāng)所述控制電壓vctrl_pll小于較小的第二閾值電壓vlo時(shí),所述第一檔位信號(hào)gearl和所述第二檔位信號(hào)gear2都為I，所述各級(jí)差分延遲子單元41的工作頻率區(qū)域的頻率值最?。划?dāng)所述控制電壓VCtrl_pll小于所述第一閾值電壓vhi且大于所述第二閾值電壓vlo時(shí),所述第一檔位信號(hào)gearl為1、所述第二檔位信號(hào)gear2為O,所述各級(jí)差分延遲子單元41的工作頻率區(qū)域的頻率值處于中間。
[0064]如圖12所示，是圖11中的分頻電路圖；分頻電路95包括多級(jí)D觸發(fā)器95a，各級(jí)觸發(fā)器的q數(shù)據(jù)端和D觸發(fā)端連接一反相器，第一級(jí)D觸發(fā)器95a的時(shí)鐘端接時(shí)鐘信號(hào)ckin,后面各級(jí)D觸發(fā)器95a的時(shí)鐘端`接`上一級(jí)的D觸發(fā)器95a的D觸發(fā)端，每一級(jí)觸發(fā)器95a使時(shí)鐘信號(hào)分頻2倍即除2，如圖12中分別取出了信號(hào)div64、div256和div512的三個(gè)時(shí)鐘。復(fù)位信號(hào)rstn通過(guò)兩個(gè)反相器連接到各級(jí)D觸發(fā)器95a的復(fù)位端。
[0065]鎖相環(huán)是具有非線(xiàn)性的反饋系統(tǒng)。然而，通過(guò)線(xiàn)性分析可以對(duì)其基本的操作做出很好的近似。在這樣的分析中，Laplace變換是一個(gè)很有用的工具。傳輸函數(shù)的相關(guān)概念，即描述一個(gè)線(xiàn)性電路的輸入端和輸出端在S域的關(guān)系，被用于分析PLL的開(kāi)環(huán)和閉環(huán)特性。如圖13所示，為一個(gè)簡(jiǎn)化的本發(fā)明實(shí)施例鎖相環(huán)的S域示意圖。鑒頻鑒相器和電荷泵合并為一個(gè)模塊101,由傳輸參數(shù)Kpfd表不，傳輸參數(shù)Kpfd等于Iep/2 η ,處Icp也即為圖13中的1ut (S)。二階環(huán)路濾波器形成的低通濾波器的阻抗由Zut表示。壓控振蕩器(VCO)由模塊103表示，其轉(zhuǎn)換增益Ktoq表示對(duì)于調(diào)諧電壓Vcont (s)頻率的敏感度。預(yù)分頻電路104和低頻分頻器105分頻比例分別由P和N表示，模塊103輸出頻率信號(hào)Fout，預(yù)分頻電路104輸出頻率信號(hào)Fout/P，低頻分頻器105輸出頻率信號(hào)Fbek。上述綜合器即鎖相環(huán)的開(kāi)環(huán)傳輸函數(shù)可以定義成:
U /?\ K PFDKvcoZ LPF{/)
[0066]H OL (S)=-——-
N-P-s(I)[0067]顯示了一個(gè)由VCO引起的在原點(diǎn)處的極點(diǎn)。整個(gè)環(huán)路的動(dòng)態(tài)特性由環(huán)路濾波器的傳輸函數(shù)決定，在這個(gè)例子中它是一個(gè)阻抗函數(shù)，它將電荷泵電流轉(zhuǎn)換成VCO的調(diào)諧電壓。Zlpf(S)表不成
【權(quán)利要求】
1.一種用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路，其特征在于，包括依次連接的鑒頻鑒相器、電荷泵、環(huán)路濾波器和壓控振蕩器，所述壓控振蕩器為一個(gè)由多級(jí)差分延遲子單元串聯(lián)而成的環(huán)形結(jié)構(gòu)，各級(jí)差分延遲子單元的結(jié)構(gòu)相同且都包括: 差分增益電路，包括第一 CMOS反相器和第二 CMOS反相器，所述第一 CMOS反相器和所述第二 CMOS反相器的PMOS管的源極相連并接所述環(huán)路濾波器輸出的控制電壓，所述第一CMOS反相器和所述第二 CMOS反相器的NMOS管的源極相連并接地；所述第一 CMOS反相器和所述第二 CMOS反相器的柵極作為差分信號(hào)的輸入端、漏極作為差分信號(hào)的輸出端； 工作區(qū)域選擇電路，用于選擇所述各級(jí)差分延遲子單元的工作頻率區(qū)域，包括第一檔位電容和第二檔位電容，所述第一檔位電容通過(guò)由第一檔位信號(hào)控制的第一 NMOS管開(kāi)關(guān)實(shí)現(xiàn)與所述第一 CMOS反相器和所述第二 CMOS反相器的輸出端連接，所述第二檔位電容通過(guò)由所述第一檔位信號(hào)控制的第一 NMOS管開(kāi)關(guān)和第二檔位信號(hào)控制的第二 NMOS管開(kāi)關(guān)實(shí)現(xiàn)和所述第一 CMOS反相器和所述第二 CMOS反相器的輸出端連接； 檔位時(shí)序產(chǎn)生電路，用于產(chǎn)生所述第一檔位信號(hào)和所述第二檔位信號(hào)，所述檔位時(shí)序產(chǎn)生電路通過(guò)將所述環(huán)路濾波器輸出的控制電壓和兩個(gè)閾值電壓進(jìn)行比較來(lái)得到所述第一檔位信號(hào)和所述第二檔位信號(hào)；當(dāng)所述控制電壓大于較大的第一閾值電壓時(shí)，所述第一檔位信號(hào)和所述第二檔位信號(hào)都為0，所述各級(jí)差分延遲子單元的工作頻率區(qū)域的頻率值最大；當(dāng)所述控制電壓小于較小的第二閾值電壓時(shí)，所述第一檔位信號(hào)和所述第二檔位信號(hào)都為1，所述各級(jí)差分延遲子單元的工作頻率區(qū)域的頻率值最??；當(dāng)所述控制電壓小于所述第一閾值電壓且大于所述第二閾值電壓時(shí)，所述第一檔位信號(hào)為1、所述第二檔位信號(hào)為0，所述各級(jí)差分延遲子單元的工作頻率區(qū)域的頻率值處于中間。
2.如權(quán)利要求所述的用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路，其特征在于:所述電荷泵包括上拉電流源和下泄電流源；` 所述上拉電流源用于對(duì)所述環(huán)路濾波器的電容進(jìn)行充電，并使所述環(huán)路濾波器輸出的控制電壓增加；所述下泄電流源用于對(duì)所述環(huán)路濾波器的電容進(jìn)行放電，并使所述環(huán)路濾波器輸出的控制電壓降低；所述上拉電流源和所述環(huán)路濾波器的連接通過(guò)由所述鑒頻鑒相器輸出的上升控制信號(hào)控制的開(kāi)關(guān)進(jìn)行切換，所述下泄電流源和所述環(huán)路濾波器的連接通過(guò)由所述鑒頻鑒相器輸出的下降控制信號(hào)控制的開(kāi)關(guān)進(jìn)行切換； 所述上拉電流源包括三個(gè)具有鏡像關(guān)系的上拉支路，每一個(gè)上拉支路分別連接一個(gè)PMOS管作為開(kāi)關(guān)控制，第一個(gè)上拉支路的PMOS管的柵極連接低電位并保持常開(kāi)，第二個(gè)上拉支路的PMOS管的柵極連接第二控制信號(hào)，所述第二控制信號(hào)為所述第一檔位信號(hào)的同相信號(hào)；第三個(gè)上拉支路的PMOS管的柵極連接第三控制信號(hào)，所述第三控制信號(hào)為所述第二檔位信號(hào)的同相信號(hào)； 所述下泄電流源包括三個(gè)具有鏡像關(guān)系的下泄支路，每一個(gè)下泄支路分別連接一個(gè)NMOS管作為開(kāi)關(guān)控制，第一個(gè)下泄支路的NMOS管的柵極連接高電位并保持常開(kāi)，第二個(gè)下泄支路的NMOS管的柵極連接第四控制信號(hào)，所述第四控制信號(hào)為所述第二控制信號(hào)的反相信號(hào)；第三個(gè)下泄支路的NMOS管的柵極連接第五控制信號(hào)，所述第五控制信號(hào)為所述第三控制信號(hào)的反相信號(hào)；通過(guò)所述第一檔位信號(hào)和所述第二檔位信號(hào)動(dòng)態(tài)實(shí)現(xiàn)對(duì)所述上拉電流源和所述下泄電流源的電流大小選擇。
3.如權(quán)利要求所述的用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路，其特征在于:所述環(huán)路濾波器的輸出端輸出控制電壓，所述環(huán)路濾波器包括第一電容、第二電容和多個(gè)串聯(lián)起來(lái)的第一電阻；所述多個(gè)串聯(lián)起來(lái)的第一電阻和所述第一電容串接在所述控制電壓端和地之間，所述第二電容連接于所述控制電壓端和地之間； 所述環(huán)路濾波器還包括兩個(gè)開(kāi)關(guān)，第一開(kāi)關(guān)通過(guò)由互為反相的第二控制信號(hào)和第四控制信號(hào)組成的差分對(duì)控制信號(hào)進(jìn)行控制，所述第二控制信號(hào)為所述第一檔位信號(hào)的同相信號(hào)，所述第一開(kāi)關(guān)導(dǎo)通時(shí)實(shí)現(xiàn)將第一部分的所述第一電阻短路，使整個(gè)串聯(lián)起來(lái)的所述第一電阻的電阻降低； 第二開(kāi)關(guān)通過(guò)由互為反相的第三控制信號(hào)和第五控制信號(hào)組成的差分對(duì)控制信號(hào)進(jìn)行控制，所述第三控制信號(hào)為所述第二檔位信號(hào)的同相信號(hào)，所述第二開(kāi)關(guān)導(dǎo)通時(shí)實(shí)現(xiàn)將第二部分的所述第一電阻短路，使整個(gè)串聯(lián)起來(lái)的所述第一電阻的電阻降低；通過(guò)所述第一檔位信號(hào)和所述第二檔位信號(hào)動(dòng)態(tài)實(shí)現(xiàn)對(duì)所述所述環(huán)路濾波器的串聯(lián)的電阻大小進(jìn)行調(diào)整。
4.如權(quán)利要求所述的用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路，其特征在于:多相位鎖相環(huán)電路還包括多相位輸出電路，所述多相位輸出電路用于從所述壓控振蕩器的任意一級(jí)所述差分延遲子單元的差分輸出端中取出差分輸出信號(hào)并輸出不同相位的輸出頻率信號(hào)，該輸出頻率信號(hào)的相位由所述多相位輸出電路的輸入的差分輸出信號(hào)所對(duì)應(yīng)的所述差分延遲子單元的級(jí)數(shù)確定； 所述多相位輸出電路包括振蕩電源驅(qū)動(dòng)電路和電平恢復(fù)電路；所述振蕩電源驅(qū)動(dòng)電路包括差分輸入端和差分輸出 端，所述電平恢復(fù)電路包括差分輸入端和單端輸出端，所述振蕩電源驅(qū)動(dòng)電路的差分輸入端連接從所述壓控振蕩器的任意一級(jí)所述差分延遲子單元的差分輸出端中取出差分輸出信號(hào)，所述振蕩電源驅(qū)動(dòng)電路的差分輸出端連接所述電平恢復(fù)電路的差分輸入端，所述振蕩電源驅(qū)動(dòng)電路的差分輸出端和所述電平恢復(fù)電路的輸出端都作為所述輸出頻率信號(hào)的輸出端； 所述電平恢復(fù)電路包括:由第一 NMOS管和第二 NMOS管組成的第一差分放大電路部分，所述第一 NMOS管和第二 NMOS管的源極相連，所述第一 NMOS管和所述第二 NMOS管的柵極作為兩個(gè)差分信號(hào)的輸入端，所述第二 NMOS管的漏極作為差分放大電路的單端輸出端；由第一 PMOS管和第二 PMOS管組成的鏡像電流作為差分放大電路的負(fù)載，所述第一 NMOS管的漏極連接第一 PMOS管的漏極、所述第二 NMOS管的漏極連接第二 PMOS管的漏極,所述第一PMOS管的漏極和柵極都和所述第二 PMOS管的漏極相連，所述第一 PMOS管和所述第二 PMOS管的源極都接正電源；所述第二 NMOS管的漏極連接到第三CMOS反相器的輸入端，所述第三CMOS反相器的輸出端連接第四CMOS反相器的輸入端，所述第四CMOS反相器的輸出端作為所述電平恢復(fù)電路的輸出端； 所述振蕩電源驅(qū)動(dòng)電路包括:由第五CMOS反相器和第六CMOS反相器組成的第二差分放大電路部分，所述第五CMOS反相器和所述第六CMOS反相器的PMOS管的源極相連并接正電源，所述第五CMOS反相器和所述第六CMOS反相器的NMOS管的源極相連并接地；所述第五CMOS反相器和所述第六CMOS反相器的柵極作為所述第二差分放大電路的輸入端、漏極作為所述第二差分放大電路的輸出端；由第七CMOS反相器和第八CMOS反相器組成的第三差分放大電路部分，所述第七CMOS反相器和所述第八CMOS反相器的PMOS管的源極相連并接正電源，所述第七CMOS反相器和所述第八CMOS反相器的NMOS管的源極相連并接地；所述第七CMOS反相器和所述第八CMOS反相器的柵極作為所述第三差分放大電路的輸入端、漏極作為所述第三差分放大電路的輸出端；所述第二差分放大電路的輸入端作為所述振蕩電源驅(qū)動(dòng)電路的輸入端、所述第二差分放大電路的輸出端連接所述第三差分放大電路的輸入端、所述第三差分放大電路的輸出端作為所述振蕩電源驅(qū)動(dòng)電路的輸出端。
5.如權(quán)利要求所述的用于時(shí)鐘數(shù)據(jù)恢復(fù)的多相位鎖相環(huán)電路，其特征在于:多相位鎖相環(huán)電路還包括鎖住監(jiān)測(cè)器電路，所述鎖住監(jiān)測(cè)器電路包括第一比較器、第二比較器和RS觸發(fā)器； 所述第一比較器的反相輸入端連接第三閾值電壓、正相輸入端連接由所述鑒頻鑒相器輸出的上升控制信號(hào)和下降控制信號(hào)異或后得到的異或電壓，所述第一比較器的輸出端連接所述RS觸發(fā)器的復(fù)位端； 所述第二比較器的反相輸入端連接所述異或電壓、正相輸入端連接第四閾值電壓、輸出端連接所述RS觸發(fā)器的置位端； 所述第三閾值電壓大于所述第四閾值電壓，所述第三閾值電壓和所述第四閾值電壓由第二電阻串的不同位置處分壓后得到，所述RS觸發(fā)器的反相狀態(tài)輸出端連接一反相器并通過(guò)該反相器輸出鎖住信號(hào)。`
【文檔編號(hào)】H03L7/093GK103873050SQ201210535904
【公開(kāi)日】2014年6月18日 申請(qǐng)日期:2012年12月12日 優(yōu)先權(quán)日:2012年12月12日
【發(fā)明者】朱紅衛(wèi), 王旭, 楊光華 申請(qǐng)人:上海華虹宏力半導(dǎo)體制造有限公司