一種不增加總線數(shù)目的避免串?dāng)_編碼方法及裝置制造方法
【專利摘要】本發(fā)明提供了一種應(yīng)用于片上系統(tǒng)中的不增加總線數(shù)目的避免串?dāng)_編碼方法及裝置，所述編碼方法包括：在總線的輸入端進行非歸零碼到歸零碼的轉(zhuǎn)換，同時在總線的輸出端進行歸零碼到非歸零碼的轉(zhuǎn)換。所述編碼裝置包括：非歸零碼到歸零碼轉(zhuǎn)換模塊，其設(shè)置于總線的輸入端，用于對總線輸入信號進行非歸零碼到歸零碼編碼；歸零碼到非歸零碼轉(zhuǎn)換模塊，其設(shè)置于總線的輸出端，用于對總線待輸出信號進行歸零碼到非歸零碼編碼。本發(fā)明是在總線上的任何兩個連續(xù)模式之間添加一個過渡模式“000”，避免了總線上“010”模式與“101”模式的連續(xù)出現(xiàn)，在保持總線數(shù)目不變的前提下，使總線上的最差串?dāng)_延時降為(1+2λ)τ0。
【專利說明】一種不增加總線數(shù)目的避免串?dāng)_編碼方法及裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種應(yīng)用于片上系統(tǒng)中的不增加總線數(shù)目的避免串?dāng)_編碼方法。
【背景技術(shù)】
[0002]隨著超大規(guī)模集成電路技術(shù)進入深亞微米(DSM, deep sub-micrometer)技術(shù)時代，一個重要的挑戰(zhàn)就是基于總線互連的性能已經(jīng)成為影響整個系統(tǒng)性能的瓶頸。在一些大型設(shè)計上，例如在片上系統(tǒng)(SOC, system on chip)中使用寬和長的全局總線，總線互連的延時會導(dǎo)致邏輯的延時，從而影響系統(tǒng)性能。目前，串?dāng)_已經(jīng)成為片上系統(tǒng)中總線延時和功率消耗的主要因素。
[0003]根據(jù)現(xiàn)有技術(shù)可知:片上系統(tǒng)中總線上的串?dāng)_模型如圖1所示，Cl為總線中傳輸線上驅(qū)動器端的負載電容，C1為總線中兩條相鄰傳輸線間的互相耦合電容，λ為耦合電容與負載電容的比值，即λ =C1A^如果^為總線中傳輸線上沒有串?dāng)_時的延時，則當(dāng)傳輸線上有串?dāng)_時，中間傳輸線上的延時為(1+ρλ) τ0, (ρ = 0，1，2，3，4)，決定ρ值大小的是三條相鄰傳輸線上信號的變化情況，當(dāng)P值為4時，總線上最差延時為(1+4 λ) τ0Ο
[0004]決定串?dāng)_延時的是總線上任何3條相鄰傳輸線上信號的變化情況，在文獻[Duan Cj， Tirumala A， Khatri S P.Analysis and avoidance of crosstalk in on-chip buses[C]//Hot Interconnects 9 2001.Stanford:2001, pp.133-138.]中給出了 3 條相鄰傳輸線上信號變化情況和串?dāng)_延時之間的關(guān)系，把P等于0，1，2，3，4這五種情況下的串?dāng)_命名為0C，1C，2C，3C，4C串?dāng)_延時并給出了定義。
[0005]定義I對于一個η位總線,假設(shè)信號線分別為Id1, Ivlv1, bn。h的向量V為
[0006]IDi = Vi, (I < i < η 且 Vi e {0,1})(I)
[0007]定義2向量V為禁止向量,滿足的條件是
[0008]bj = V,且夂+1 = ▽，且 bi+2 = V, (I < i < n~2 且 v e {0,1})(2)
[0009]定義3向量V的補，記為F，滿足的條件是
[0010]夂=R，(I≤i Sn且Vi e {0，I})(3)
[0011]考慮到2個連續(xù)的向量 ' 和'+1在總線上傳輸，對于向量 '，假設(shè)bp = Vp(I 且 V，e {0,1})，類似的，對于向量 Vj+1，假設(shè) =V,~(I ^ i ^ η 且.^1 € {0,1})，考慮到向量序列V1, V2,…V」，Vj+1...Vk在總線上傳輸，假設(shè)O≤i≤n-2且O≤j≤k_l，那么就會有以下五種串?dāng)_情況。
[0012]定義4 4C串?dāng)_延時為
[0013]存在i，j，使得
【權(quán)利要求】
1.一種不增加總線數(shù)目的避免串?dāng)_的編碼方法，應(yīng)用于片上系統(tǒng)，其特征在于，編碼包括以下步驟: a)在總線的輸入端對輸入信號進行非歸零碼到歸零碼的轉(zhuǎn)換； b)變換后的信號在總線上傳輸； c)在總線的輸出端對待輸出信號進行歸零碼到非歸零碼的轉(zhuǎn)換，并輸出。
2.如權(quán)利要求1所述的編碼方法，其特征在于，所述編碼方法應(yīng)用于所述總線中數(shù)量大于等于3的一組相鄰傳輸線或者多組相鄰傳輸線。
3.如權(quán)利要求1所述的編碼方法，其特征在于，所述在總線的輸入端進行非歸零碼到歸零碼的轉(zhuǎn)換，該轉(zhuǎn)換方法為將輸入信號的非歸零碼和時鐘進行邏輯與運算。
4.如權(quán)利要求1所述的編碼方法，其特征在于，所述在總線的輸出端進行歸零碼到非歸零碼的轉(zhuǎn)換，該轉(zhuǎn)換方法為將待輸出信號的歸零碼與其經(jīng)延時Tb后樣本進行邏輯或運笪
ο
5.如權(quán)利要求1所述的編碼方法，其特征在于，在所述總線上進行的非歸零碼到歸零碼的轉(zhuǎn)換和歸零碼到非歸零碼的轉(zhuǎn)換是成對出現(xiàn)的，非歸零碼到歸零碼轉(zhuǎn)換的出現(xiàn)位置是總線輸入端到總線輸出端上不含總線輸出端的任意位置，同時，歸零碼到非歸零碼轉(zhuǎn)換的出現(xiàn)位置在非歸零碼到歸零碼轉(zhuǎn)換的出現(xiàn)位置和總線輸出端之間的任意位置、且異于所述非歸零碼到歸零碼轉(zhuǎn)換位置。
6.如權(quán)利要求1所述的編碼方法，其特征在于，在所述總線上的任何兩個連續(xù)模式之間添加一個過渡模式“000”。
7.一種應(yīng)用于片上系統(tǒng)的不增加總線數(shù)目的避免串?dāng)_的編碼裝置，其特征在于，所述編碼裝置包括: a)非歸零碼到歸零碼轉(zhuǎn)換模塊，其設(shè)置于總線的輸入端，用于對總線輸入信號進行非歸零碼到歸零碼編碼； b)歸零碼到非歸零碼轉(zhuǎn)換模塊，其設(shè)置于總線的輸出端，用于對總線待輸出信號進行歸零碼到非歸零碼編碼。
8.如權(quán)利要求7所述的編碼裝置，其特征在于，所述編碼裝置應(yīng)用于所述總線中數(shù)量大于等于3的一組相鄰傳輸線或者多組相鄰傳輸線。
9.如權(quán)利要求7所述的編碼裝置，其特征在于，添加在所述總線上非歸零碼到歸零碼轉(zhuǎn)換模塊和歸零碼到非歸零碼轉(zhuǎn)換模塊是成對出現(xiàn)的，且設(shè)置所述非歸零碼到歸零碼轉(zhuǎn)換模塊的位置是總線輸入端到總線輸出端上不含總線輸出端的任意位置，同時，設(shè)置所述歸零碼到非歸零碼轉(zhuǎn)換模塊的位置是所述非歸零碼到歸零碼轉(zhuǎn)換模塊位置和所述總線輸出端之間的任意位置、且該位置異于所述非歸零碼到歸零碼轉(zhuǎn)換模塊的位置。
10.如權(quán)利要求7所述的編碼裝置，其特征在于，所述的非歸零碼到歸零碼轉(zhuǎn)換模塊是把總線輸入端每條傳輸線上的信息分別與時鐘信號進行邏輯與運算后輸出，其中時鐘的周期與總線輸入信息的 非歸零碼碼元寬度相同。
11.如權(quán)利要求7所述的編碼裝置，其特征在于，所述的歸零碼到非歸零碼轉(zhuǎn)換模塊是把總線輸出端每條傳輸線上的待輸出信息分別與其經(jīng)延時Tb后樣本進行邏輯或運算后輸出，其中Tb為前述非歸零碼碼元一半的時間寬度。
【文檔編號】H03M13/11GK103780266SQ201210558903
【公開日】2014年5月7日 申請日期:2012年12月21日 優(yōu)先權(quán)日:2012年12月21日
【發(fā)明者】王亞飛, 李學(xué)華, 楊曙輝, 陳迎潮 申請人:北京信息科技大學(xué)