專(zhuān)利名稱(chēng)：電容失配校正電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子電路領(lǐng)域，尤其涉及ー種電容失配校正電路。
背景技術(shù)：
如圖I所示，為現(xiàn)有技術(shù)中電容并聯(lián)電路的電路圖，該電容并聯(lián)電路包括兩個(gè)以上并聯(lián)連接的電容C1、C2、……、Cn，其中，n為大于或等于2的自然數(shù)。當(dāng)圖I所示電容并聯(lián)電路應(yīng)用在集成電路中時(shí)，理論上，電容CI、C2、……、Cn之間的電容值應(yīng)該匹配，但是，如果電容Cl、C2、……、Cn之間的電容值不匹配即失配，會(huì)限制電容并聯(lián)電路的效能，進(jìn)而影響整個(gè)集成電路的精準(zhǔn)度。因此，如何校正電容值失配是ー個(gè)重要的設(shè)計(jì)要素。為了保證電容C1、C2、……、Cn之間的電容值匹配，可以采用串并聯(lián)相結(jié)合的電容校正方案，將各個(gè)電容用電容的組合來(lái)實(shí)現(xiàn)，如圖2所示，為現(xiàn)有技術(shù)中采用電容組實(shí)現(xiàn)電 容的電路示意圖，電容C(TC6、Ca Ce以串、并聯(lián)相結(jié)合的方式連接，一組開(kāi)關(guān)b(Tb6分別控制電容C(TC6的連接方式，從而控制整個(gè)電容組的取值，實(shí)現(xiàn)調(diào)節(jié)電容的大小，進(jìn)而達(dá)到校正電容之間失配的目的。該校正技術(shù)存在如下缺陷該校正技術(shù)用ー個(gè)電容組代替單個(gè)電容，改變了集成電路的原有電路結(jié)構(gòu)；此外，并聯(lián)電容電路具有多個(gè)電容，需要采用多個(gè)電容組，多個(gè)電容組具有較大的面積和較高的復(fù)雜度，大大增加了集成電路的面積和復(fù)雜度。

實(shí)用新型內(nèi)容本實(shí)用新型提供一種電容失配校正電路，用以實(shí)現(xiàn)校正電容間的失配，同時(shí)保持集成電路的原有電路結(jié)構(gòu)不變，降低對(duì)集成電路的面積和復(fù)雜度的影響。本實(shí)用新型提供ー種電容失配校正電路，應(yīng)用于集成電路，所述集成電路包括電容并聯(lián)電路，所述電容并聯(lián)電路包括兩個(gè)以上并聯(lián)連接的電容，所述電容失配校正電路集成在所述集成電路中，所述電容失配校正電路用于提供校正信號(hào)，將所述校正信號(hào)發(fā)送到所述集成電路的節(jié)點(diǎn)或支路，所述校正信號(hào)用于對(duì)所述節(jié)點(diǎn)或支路的信號(hào)進(jìn)行補(bǔ)償以對(duì)所述電容并聯(lián)電路的電容失配進(jìn)行校正。在本實(shí)用新型中，電容失配校正電路提供校正信號(hào)并將校正信號(hào)發(fā)送到集成電路的節(jié)點(diǎn)或支路，通過(guò)校正信號(hào)對(duì)該節(jié)點(diǎn)或支路的信號(hào)進(jìn)行補(bǔ)償來(lái)完成對(duì)電容并聯(lián)電路的電容失配進(jìn)行校正，相較于現(xiàn)有技術(shù)，不需要改變集成電路的原有電路結(jié)構(gòu)，此外，電容失配校正電路的面積和復(fù)雜度均小于現(xiàn)有技術(shù)中的電容組，從而對(duì)集成電路的面積和復(fù)雜度的影響較小。

圖I為現(xiàn)有技術(shù)中電容并聯(lián)電路的電路圖；圖2為現(xiàn)有技術(shù)中采用電容組實(shí)現(xiàn)電容的電路示意圖；圖3為本實(shí)用新型電容失配校正電路第一實(shí)施例的電路示意圖；圖4為本實(shí)用新型電容失配校正電路第二實(shí)施例的電路示意圖；[0011]圖5為本實(shí)用新型電容失配校正電路第三實(shí)施例的電路示意圖；圖6為本實(shí)用新型電容失配校正電路第三實(shí)施例中流水線(xiàn)模數(shù)轉(zhuǎn)換器的電路示意圖；圖7為本實(shí)用新型電容失配校正電路第三實(shí)施例的電路示意圖。
具體實(shí)施方式
下面結(jié)合說(shuō)明書(shū)附圖和具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)ー步的描述。如圖3所示，為本實(shí)用新型電容失配校正電路第一實(shí)施例的電路示意圖，電容失配校正電路311應(yīng)用于集成電路31，集成電路31中包括電容并聯(lián)電路312，電容并聯(lián)電路312包括兩個(gè)以上并聯(lián)連接的電容C1、C2、……、Cn，n為大于或等于2的自然數(shù)，各個(gè)電容C1、C2、......、Cn可以為電容的組合。 當(dāng)電容C1、C2、……、Cn失配引起集成電路31的節(jié)點(diǎn)或支路的信號(hào)的誤差是與輸入電容并聯(lián)電路312的信號(hào)Vin無(wú)關(guān)的“加性”誤差時(shí)，會(huì)使得校正電容失配變得容易，即無(wú)論輸入多大的信號(hào)，只需根據(jù)電容C1、C2、……、Cn之間的匹配誤差，在集成電路31的節(jié)點(diǎn)或支路上“加上”或“減去”相對(duì)應(yīng)的誤差信號(hào)即可。在本實(shí)施例中，電容失配校正電路311用于提供校正信號(hào)，將校正信號(hào)發(fā)送到集成電路31的節(jié)點(diǎn)或支路，該校正信號(hào)用于對(duì)節(jié)點(diǎn)或支路的信號(hào)進(jìn)行補(bǔ)償以對(duì)電容并聯(lián)電路312的電容失配進(jìn)行校正。電容失配校正電路311集成在集成電路31中。在本實(shí)施例中，電容失配校正電路311提供校正信號(hào)并將校正信號(hào)發(fā)送到集成電路31的節(jié)點(diǎn)或支路，通過(guò)校正信號(hào)對(duì)該節(jié)點(diǎn)或支路的信號(hào)進(jìn)行補(bǔ)償來(lái)完成對(duì)電容并聯(lián)電路312的電容失配進(jìn)行校正，相較于現(xiàn)有技術(shù)，不需要改變集成電路的原有電路結(jié)構(gòu)，此夕卜，電容失配校正電路311的面積和復(fù)雜度均小于現(xiàn)有技術(shù)中的電容組，從而對(duì)集成電路的面積和復(fù)雜度的影響較小。如圖4所示，為本實(shí)用新型電容失配校正電路第二實(shí)施例的電路示意圖，與上一實(shí)施例的不同之處在于，電容并聯(lián)電路312中的電容為開(kāi)關(guān)電容，在圖3所示結(jié)構(gòu)示意圖的基礎(chǔ)上，集成電路31中還可以包括控制信號(hào)生成模塊313,用于根據(jù)在第一時(shí)鐘相位①I(mǎi)施加在電容并聯(lián)電路312上的電壓Vin，生成用于在第二時(shí)鐘相位の2控制施加在開(kāi)關(guān)電容
C1、C2、......、Cn上的電壓的控制信號(hào)；電容失配校正電路311用于根據(jù)時(shí)鐘信號(hào)的相位和
控制信號(hào)，提供校正信號(hào)?？刂菩盘?hào)生成模塊313具體可以為模數(shù)轉(zhuǎn)換器。具體地，電容失配校正電路311在第一時(shí)鐘相位，提供第一校正信號(hào)，在第二時(shí)鐘相位，根據(jù)控制信號(hào)提供第二校正信號(hào)。進(jìn)ー步地，為了提高校正電壓的精確度，控制信號(hào)生成模塊313生成的控制信號(hào)包括兩路以上控制子信號(hào)dl、d2、……、dn，控制子信號(hào)dl、d2、……、dn與開(kāi)關(guān)電容Cl、C2、……、Cn—一對(duì)應(yīng)，一個(gè)控制子信號(hào)控制ー個(gè)開(kāi)關(guān)電容。電容失配校正電路311包括兩個(gè)以上電容失配校正單元3111、31112、……、3111n，兩個(gè)以上電容失配校正單元3111、
31112、......、3111n與控制子信號(hào)dl、d2、......、dn——對(duì)應(yīng)。電容失配校正單元3111、
31112、……、3111n用于分別根據(jù)接收的控制子信號(hào)dl、d2、……、dn和時(shí)鐘信號(hào)的相位，提供校正子信號(hào)。電容失配校正電路311提供的校正信號(hào)是各個(gè)電容失配校正單元3111、31112、……、3111n提供的校正子信號(hào)的疊加。[0022]具體地，電容失配校正單元3111、31112、......、3111n在第一時(shí)鐘相位，提供第一
校正信號(hào)，在第二時(shí)鐘相位，根據(jù)控制子信號(hào)，提供第二校正信號(hào)。在本實(shí)施例中，由于電容失配校正單元3111、31112、……、3111n分別根據(jù)其接收的控制子信號(hào)提供校正子信號(hào)，而校正信號(hào)是校正子信號(hào)的疊加，因此電容失配校正電路311提供的校正信號(hào)的精確度較高。如圖5所示，為本實(shí)用新型電容失配校正電路第三實(shí)施例的電路示意圖，與圖4所示電路示意圖的不同之處在于，在本實(shí)施例中，集成電路31包括串聯(lián)的N級(jí)流水線(xiàn)電路
stageUstage2........stageN，N為大于或等于2的自 然數(shù)。電容并聯(lián)電路31配置在各級(jí) 流水線(xiàn)電路中。電容失配校正電路311對(duì)N級(jí)流水線(xiàn)電路stagel、stage2、......、stageN
中的至少ー級(jí)流水線(xiàn)電路中的電容并聯(lián)電路進(jìn)行電容失配校正。在本實(shí)施例中，當(dāng)電容失配校正電路311對(duì)第M級(jí)流水線(xiàn)電路中的電容并聯(lián)電路的電容失配進(jìn)行校正吋，電容失配校正電路311將校正信號(hào)發(fā)送到第P級(jí)流水線(xiàn)電路的節(jié)點(diǎn)或支路，M為大于或等于I并且小于或等于N的自然數(shù)，P為大于M并且小于或等于N的自然數(shù)。如圖6所示，為本實(shí)用新型電容失配校正電路第三實(shí)施例中流水線(xiàn)模數(shù)轉(zhuǎn)換器的
電路示意圖，流水線(xiàn)ADC包括串聯(lián)的N級(jí)流水線(xiàn)電路stagel、stage2、......、stageN、末端
ADC 61和數(shù)字校正模塊62，其中，N為大于或等于2的自然數(shù)。末端ADC 61與N級(jí)流水線(xiàn)電路串聯(lián)連接，數(shù)字校正模塊分別與各級(jí)流水線(xiàn)電路和末端ADC連接。模擬輸入信號(hào)AVin輸入流水線(xiàn)ADC，由第一級(jí)流水線(xiàn)電路stagel、第二級(jí)流水線(xiàn)電路stage2、……、末端ADC 61依次量化，并將各級(jí)的量化結(jié)果D1、D2、……、DN、DBackend輸出到數(shù)字校正模塊62，去除冗余，得到數(shù)字輸出Dout。如圖7所示，為本實(shí)用新型電容失配校正電路第三實(shí)施例的電路示意圖，假設(shè)電容失配校正電路對(duì)圖6所示流水線(xiàn)模數(shù)轉(zhuǎn)換器的第M級(jí)流水線(xiàn)電路進(jìn)行電容失配校正，校正信號(hào)發(fā)送到第P級(jí)流水線(xiàn)電路的節(jié)點(diǎn)或支路，M為大于或等于I并且小于或等于N的自然數(shù)，P為大于或等于M并且小于或等于N的自然數(shù)。在本實(shí)施例中，控制信號(hào)生成模塊313具體可以為量化単元，控制信號(hào)具體可以為量化單元輸出的量化結(jié)果。第M級(jí)流水線(xiàn)電路包括電容并聯(lián)電路312、量化単元71、余量放大單元72和編碼単元73。電容并聯(lián)電路312包括并聯(lián)連接的采樣電容Csl、Cs2、……、Csn，n=2m，第M級(jí)流水線(xiàn)電路的有效精度為mbit，m為大于或等于I的自然數(shù)。其中，量化単元71與電容并聯(lián)電路31連接，余量放大單元與電容并聯(lián)電路31連接，編碼單元73與量化單元71連接。該流水線(xiàn)電路在兩相時(shí)鐘下工作，分別是時(shí)鐘采樣相のI和時(shí)鐘建立相の2。在時(shí)鐘米樣相①I(mǎi)下，輸入模擬信號(hào)AVin被米樣電容Csl Csn米樣,量化單兀71將輸入模擬
信號(hào)AVin進(jìn)行量化得到n路量化結(jié)果Dsl、Ds2、......、Dsn, n路量化結(jié)果Dsl Dsn經(jīng)過(guò)
編碼單元73編碼后，得到數(shù)字信號(hào)Dm傳遞給數(shù)字校正模塊62。在時(shí)鐘建立相の2下，采樣電容Csl Csn與n路量化結(jié)果Dsl Dsn——對(duì)應(yīng)，采樣電容Csl Csn的下極板在對(duì)應(yīng)的量化結(jié)果的控制下連接參考電壓信號(hào)+Vref或-Vref，同時(shí)，余量放大單元72對(duì)采樣電容Csl Csn采樣后的信號(hào)與對(duì)應(yīng)的參考電壓信號(hào)的差值進(jìn)行放大，產(chǎn)生余差電壓信號(hào)Vres,余差電壓信號(hào)Vres按如下公式(I)計(jì)算Vres=G (AVin-k Vref) (I)[0032]G= (Csl+Cs2+... +Csn) /Cf, k= (Csl+Cs2+... +Csi) / (Csl+Cs2+... +Csn)，I 彡 i 彡 n，i的大小取決于n路量化結(jié)果Ds的值。余差電壓信號(hào)Vres作為后級(jí)流水線(xiàn)電路的模擬輸入信號(hào)AVin被后級(jí)流水線(xiàn)電路進(jìn)一歩量化，最終得到ADC數(shù)字輸出。如公式(I)所示，余差電壓信號(hào)Vres的精確度受系數(shù)k和G的精確度影響，其中，G取決于采樣電容Csl Csn之和與Cf之間的匹配精度，k取決于采樣電容Cs I Csn之間的匹配精度，G的精確度要高于k的精確度，因此余差電壓信號(hào)Vres的精確度更受限于k,即米樣電容Csl Csn之間
的匹配精度，因此要在設(shè)計(jì)中保證Csl=Cs2=......=Csn,如果采樣電容Csl Csn之間失配，
會(huì)使得參考電壓系數(shù)k偏離理想值，導(dǎo)致流水線(xiàn)ADC的數(shù)字輸出Dout中產(chǎn) 生諧波失真，影響流水線(xiàn)ADC的精確度，因此如何保證采樣電容Csl Csn之間的匹配精度對(duì)提高流水線(xiàn)ADC的精度至關(guān)重要。在余差電壓信號(hào)Vres的組成項(xiàng)中，由采樣電容Csl Csn之間的失配導(dǎo)致的誤差G-k-Vref是與模擬輸入信號(hào)AVin無(wú)關(guān)的“加性”誤差，因此為了提高采樣電容Csl Csn之間的匹配度，只需在余差電壓信號(hào)Vres上“加上”或“減去”相應(yīng)的誤差電壓即可，因此可以采用本實(shí)用新型的電容失配校正電路校正采樣電容Csl Csn之間的失配。再參見(jiàn)圖7，電容失配校正電路311由n個(gè)電容失配校正單元3111、31112、……、3111n構(gòu)成，n個(gè)電容失配校正單元3111、31112、……、3111n與n路量化結(jié)果Dsl Dsn——對(duì)應(yīng)?？蛇x地，各電容失配校正単元中可以包括校正電容74，上極板與第P級(jí)流水線(xiàn)電路的余量放大單元72的輸入端連接，下極板由對(duì)應(yīng)的量化結(jié)果控制，分別與共模電壓Vcm或校正電壓Vcal連接，具體地，當(dāng)量化結(jié)果為數(shù)據(jù)“ I”吋，下極板與共模電壓Vcm連接，當(dāng)量化結(jié)果Ds為數(shù)據(jù)“0”吋，下極板與校正電壓Vcal連接。在時(shí)鐘采樣相の1，第M級(jí)流水線(xiàn)電路對(duì)AVin采樣，第P級(jí)流水線(xiàn)電路建立，校正電容74的下極板接共模電壓Vcm ;在時(shí)鐘建立相の2，第M級(jí)流水線(xiàn)電路輸出余差電壓Vres，第P級(jí)流水線(xiàn)電路采樣，同時(shí)電容失配校正電路311將校正信號(hào)發(fā)送到第P級(jí)流水線(xiàn)電路的余量放大單元72的輸入端，以補(bǔ)償由于第M級(jí)流水線(xiàn)電路的電容并聯(lián)電路311的電容失配對(duì)第P級(jí)流水線(xiàn)電路的余量放大單元72的輸入端的信號(hào)導(dǎo)致的誤差。在本實(shí)施例中，由于電容失配不隨時(shí)間變化，因此可以在流水線(xiàn)ADC的初始化階段設(shè)置校正電壓，在流水線(xiàn)ADC正常工作期間就可以不用再校正。校正電壓可以由電阻和電流源的組合提供。該電流源可以是可變電流源，例如電流型數(shù)模轉(zhuǎn)換器，可以利用ー組控制碼控制電流型數(shù)模轉(zhuǎn)換器的精度和范圍，從而來(lái)控制校正電壓的精度和范圍，進(jìn)一歩地通過(guò)控制校正電壓精度和范圍來(lái)控制電容失配校正的精度和范圍。最后應(yīng)說(shuō)明的是以上實(shí)施例僅用以說(shuō)明本實(shí)用新型的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本實(shí)用新型技術(shù)方案的精神和范圍。
權(quán)利要求1.一種電容失配校正電路，應(yīng)用于集成電路，所述集成電路包括電容并聯(lián)電路，所述電容并聯(lián)電路包括兩個(gè)以上并聯(lián)連接的電容，其特征在于，所述電容失配校正電路集成在所述集成電路中，所述電容失配校正電路用于提供校正信號(hào)，將所述校正信號(hào)發(fā)送到所述集成電路的節(jié)點(diǎn)或支路，所述校正信號(hào)用于對(duì)所述節(jié)點(diǎn)或支路的信號(hào)進(jìn)行補(bǔ)償以對(duì)所述電容并聯(lián)電路的電容失配進(jìn)行校正。
2.根據(jù)權(quán)利要求I所述的電路，其特征在于，所述電容為開(kāi)關(guān)電容； 所述集成電路中還包括 控制信號(hào)生成模塊，用于根據(jù)在第一時(shí)鐘相位施加在所述電容并聯(lián)電路上的電壓，生成用于在第二時(shí)鐘相位控制施加在所述開(kāi)關(guān)電容上的電壓的控制信號(hào)； 所述電容失配校正電路用于根據(jù)時(shí)鐘信號(hào)的相位和所述控制信號(hào)，提供所述校正信號(hào)。
3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述控制信號(hào)包括兩路以上控制子信號(hào)，所述控制子信號(hào)與所述開(kāi)關(guān)電容一一對(duì)應(yīng)； 所述電容失配校正電路包括兩個(gè)以上電容失配校正單元，所述兩個(gè)以上電容失配校正單元與所述控制子信號(hào)一一對(duì)應(yīng)，所述電容失配校正單元用于根據(jù)接收的控制子信號(hào)和時(shí)鐘信號(hào)的相位，提供校正子信號(hào)； 所述校正信號(hào)為所述校正子信號(hào)的疊加。
4.根據(jù)權(quán)利要求2或3所述的電路，其特征在于，所述集成電路中包括串聯(lián)的N級(jí)流水線(xiàn)電路，所述電容并聯(lián)電路配置在所述流水線(xiàn)電路中，所述電容失配校正電路用于對(duì)第M級(jí)流水線(xiàn)電路中的電容并聯(lián)電路的電容失配進(jìn)行校正，將所述校正信號(hào)發(fā)送到第P級(jí)流水線(xiàn)電路的節(jié)點(diǎn)或支路，N為大于或等于2的自然數(shù)，M為大于或等于I并且小于或等于N的自然數(shù)，P為大于M并且小于或等于N的自然數(shù)。
5.根據(jù)權(quán)利要求4所述的電路，其特征在于，所述集成電路為流水線(xiàn)模數(shù)轉(zhuǎn)換器，所述控制信號(hào)生成模塊具體為量化單元，所述流水線(xiàn)模數(shù)轉(zhuǎn)換器還包括 末端模數(shù)轉(zhuǎn)換器，與所述N級(jí)流水線(xiàn)電路串聯(lián)連接； 數(shù)字校正模塊，與各級(jí)流水線(xiàn)電路和所述末端模數(shù)轉(zhuǎn)換器連接； 其中，所述流水線(xiàn)電路包括所述電容并聯(lián)電路、所述量化單元、余量放大單元和編碼單元，所述余量放大單元與所述電容并聯(lián)電路連接，所述編碼單元與所述余量放大單元連接； 所述電容失配校正電路用于對(duì)第M級(jí)流水線(xiàn)電路中的電容并聯(lián)電路的電容失配進(jìn)行校正，將所述校正信號(hào)發(fā)送到第P級(jí)流水線(xiàn)電路的余量放大單元的輸入端。
專(zhuān)利摘要本實(shí)用新型涉及一種電容失配校正電路。所述電容失配校正電路應(yīng)用于集成電路，所述集成電路包括電容并聯(lián)電路，所述電容并聯(lián)電路包括兩個(gè)以上并聯(lián)連接的電容，所述電容失配校正電路集成在所述集成電路中，所述電容失配校正電路用于提供校正信號(hào)，將所述校正信號(hào)發(fā)送到所述集成電路的節(jié)點(diǎn)或支路，所述校正信號(hào)用于對(duì)所述節(jié)點(diǎn)或支路的信號(hào)進(jìn)行補(bǔ)償以對(duì)所述電容并聯(lián)電路的電容失配進(jìn)行校正。本實(shí)用新型可以校正電容間的失配，同時(shí)保持集成電路的原有電路結(jié)構(gòu)不變，降低對(duì)集成電路的面積和復(fù)雜度的影響。
文檔編號(hào)H03M1/10GK202586930SQ20122025487
公開(kāi)日2012年12月5日 申請(qǐng)日期2012年5月31日 優(yōu)先權(quán)日2012年5月31日
發(fā)明者殷秀梅, 張弛, 曹靖 申請(qǐng)人:北京昆騰微電子有限公司