專利名稱：基于fpga的并行循環(huán)冗余校驗(yàn)運(yùn)算電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及數(shù)據(jù)校驗(yàn)技術(shù)，特別是涉及一種基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路的技術(shù)。
背景技術(shù)：
工業(yè)儀控系統(tǒng)中的數(shù)據(jù)在通信線路上串行傳送時(shí)，由于線路噪音等因素的影響，可能導(dǎo)致多位傳輸數(shù)據(jù)發(fā)生錯(cuò)誤。在這種情況下，奇偶校驗(yàn)和漢明校驗(yàn)的作用就不大了，此時(shí)需要采用循環(huán)冗余檢查(即CRC)運(yùn)算對所傳輸?shù)臄?shù)據(jù)進(jìn)行校驗(yàn)。CRC運(yùn)算簡單但具有很強(qiáng)的檢錯(cuò)能力，能夠檢查3位以上的錯(cuò)誤，而且易于用編碼器及檢測電路實(shí)現(xiàn)。從性能上和開銷上考慮，均遠(yuǎn)遠(yuǎn)優(yōu)于奇偶校驗(yàn)及漢明校驗(yàn)等方式?，F(xiàn)有的CRC運(yùn)算電路構(gòu)架分為兩類，一類是串行CRC運(yùn)算電路，另一類是并行CRC運(yùn)算電路。由于串行CRC運(yùn)算電路的數(shù)據(jù)處理能力較低，不能滿足高速數(shù)據(jù)傳輸場合下的數(shù)據(jù)校驗(yàn)要求，因此在需要高速數(shù)據(jù)傳輸?shù)膱龊?，都采用并行CRC運(yùn)算電路來實(shí)現(xiàn)CRC運(yùn)
笪
ο現(xiàn)有的并行CRC運(yùn)算電路的缺陷在于只能針對特定的生成多項(xiàng)式和數(shù)據(jù)位寬進(jìn)行數(shù)據(jù)校驗(yàn)，在改變生成多項(xiàng)式時(shí)，都需要重新計(jì)算CRC運(yùn)算所需的系統(tǒng)矩陣P，給CRC運(yùn)算實(shí)時(shí)運(yùn)行帶來極大的困難，存在靈活性低的缺陷，不能滿足構(gòu)建CRC運(yùn)算的IP核等場合的要求
實(shí)用新型內(nèi)容
針對上述現(xiàn)有技術(shù)中存在的缺陷，本實(shí)用新型所要解決的技術(shù)問題是提供一種改變生成多項(xiàng)式時(shí)，不需要重新計(jì)算CRC運(yùn)算所需的系統(tǒng)矩陣，靈活性高的基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路。為了解決上述技術(shù)問題，本實(shí)用新型所提供的一種基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路，其特征在于，該電路包括以下四個(gè)模塊I)多項(xiàng)式矩陣計(jì)算模塊多項(xiàng)式矩陣計(jì)算模塊是用于計(jì)算多項(xiàng)式m次冪矩陣的模塊，m是一大于I的整數(shù)，多項(xiàng)式m次冪矩陣是由m2個(gè)陣元組成的m行m列的矩陣，多項(xiàng)式矩陣計(jì)算模塊中設(shè)有與多項(xiàng)式m次冪矩陣中各陣元一一對應(yīng)的m2個(gè)多項(xiàng)式計(jì)算單元，設(shè)多項(xiàng)式m次冪矩陣的起始行號為O行，起始列號為O列，該矩陣第i行第j列的陣元為則多項(xiàng)式矩陣計(jì)算模塊的結(jié)構(gòu)為滿足條件O彡i彡m-Ι且j=0的fu為多項(xiàng)式向量賦值陣元，該fu對應(yīng)的多項(xiàng)式計(jì)算單元為多項(xiàng)式矩陣計(jì)算模塊的第i行多項(xiàng)式向量輸入端，記為qi;該多項(xiàng)式計(jì)算單元的輸出端即為qi ;滿足條件i=0且I彡j彡m-Ι的匕對應(yīng)的多項(xiàng)式計(jì)算單元由一個(gè)二輸入與門構(gòu)成，該二輸入與門的輸出端即為本單元的輸出端，該二輸入與門的兩個(gè)輸入端分別接到Qi及對應(yīng)的多項(xiàng)式計(jì)算單元的輸出端；滿足條件I彡i彡m-ι且I彡j彡m-ι的fu對應(yīng)的多項(xiàng)式計(jì)算單元由一個(gè)二輸入異或門和一個(gè)二輸入與門構(gòu)成，其中的二輸入與門的兩個(gè)輸入端分別接到Qi和對應(yīng)的多項(xiàng)式計(jì)算單元的輸出端，其中的二輸入異或門的一個(gè)輸入端接到對應(yīng)f1-m的多項(xiàng)式計(jì)算單元的輸出端，另一個(gè)輸入端接到本單元的二輸入與門的輸出端，該二輸入異或門的輸出端構(gòu)成本單元的輸出端；2)單位矩陣輸出模塊單位矩陣輸出模塊是用于輸出m行m列單位矩陣向量的模塊，單位矩陣輸出模塊中設(shè)有與單位矩陣中的Hl2個(gè)陣元一一對應(yīng)的Hl2個(gè)單位矩陣向量輸出單元，每個(gè)單位矩陣向量輸出單元均設(shè)有一向量輸出端；3)系統(tǒng)矩陣計(jì)算模塊系統(tǒng)矩陣計(jì)算模塊是用于輸出系統(tǒng)矩陣的模塊，系統(tǒng)矩陣計(jì)算模塊包括一個(gè)選擇器件序列，一個(gè)多項(xiàng)式輸入器件序列，一個(gè)輸出器件序列，一個(gè)單位矩陣輸入器件序列；所述選擇器件序列由m個(gè)二輸入選擇器件組成，所述多項(xiàng)式輸入器件序列由m個(gè)多項(xiàng)式矩陣輸入端口器件組成，所述輸出器件序列由m個(gè)輸出端口器件組成，所述單位矩陣輸入器件序列由η個(gè)單位矩陣輸入端口器件組成，且有l(wèi)〈n〈m ；所述多項(xiàng)式矩陣輸入端口器件、輸出端口器件、單位矩陣輸入端口器件各有一個(gè)輸出端口、一個(gè)輸入端口，且每個(gè)端口均有m個(gè)端腳；所述二輸入選擇器件有一個(gè)選擇信號輸入端腳，及一個(gè)輸出端口、兩個(gè)輸入端口，且二輸入選擇器件的每個(gè)端口均有m個(gè)端腳，二輸入選擇器件的兩個(gè)輸入端口分別為第一輸入端口、第二輸入端口 ；
設(shè)各器件序列的起始序號均為0，0 ( i ( m-1,0 ( j ( m-1,0 ( s ( n_l，n彡t彡m-1,則有如下連接關(guān)系多項(xiàng)式矩陣計(jì)算模塊中，多項(xiàng)式m次冪矩陣第j列各陣元對應(yīng)的各多項(xiàng)式計(jì)算單元的輸出端構(gòu)成多項(xiàng)式矩陣計(jì)算模塊的第j個(gè)輸出端口 ；單位矩陣輸出模塊中，單位矩陣第j列各陣元對應(yīng)的各單位矩陣向量輸出單元的向量輸出端構(gòu)成單位矩陣輸出模塊的第j個(gè)輸出端口 ；多項(xiàng)式輸入器件序列中，第j個(gè)多項(xiàng)式矩陣輸入端口器件的輸入端口接到多項(xiàng)式矩陣計(jì)算模塊的第j個(gè)輸出端口，第j個(gè)多項(xiàng)式矩陣輸入端口器件的輸出端口接到選擇器件序列中第j個(gè)二輸入選擇器件的第一輸入端口 ；單位矩陣輸入器件序列中，第s個(gè)單位矩陣輸入端口器件的輸入端口接到單位矩陣輸出模塊的第s個(gè)輸出端口，第s個(gè)單位矩陣輸入端口器件的輸出端口接到選擇器件序列中第S個(gè)二輸入選擇器件的第二輸入端口 ；選擇器件序列中，第t個(gè)二輸入選擇器件的第二輸入端口接到多項(xiàng)式輸入器件序列中第t-n個(gè)多項(xiàng)式矩陣輸入端口器件的輸出端口，第j個(gè)二輸入選擇器件的輸出端口接到輸出器件序列中第j個(gè)輸出端口器件的輸入端，各二輸入選擇器件的選擇信號輸入端腳相互串接構(gòu)成系統(tǒng)矩陣計(jì)算模塊的多項(xiàng)式選擇端；輸出器件序列中，第j個(gè)輸出端口器件的輸出端口構(gòu)成系統(tǒng)矩陣計(jì)算模塊的第j個(gè)系統(tǒng)矩陣列輸出端口，第j個(gè)系統(tǒng)矩陣列輸出端口中的第i個(gè)端腳構(gòu)成系統(tǒng)矩陣計(jì)算模塊的第i行第j列系統(tǒng)矩陣元素輸出端；4 )并行CRC運(yùn)算模塊并行CRC運(yùn)算模塊包括一個(gè)寄存器序列，一個(gè)與門序列，兩個(gè)異或門序列；所述與門序列由m個(gè)與門子序列組成，所述與門子序列由m個(gè)二輸入與門組成，與門子序列中每個(gè)二輸入與門的兩個(gè)輸入端分別為第一輸入端、第二輸入端；所述寄存器序列由m個(gè)寄存器組成，所述異或門序列由m個(gè)異或門組成；所述兩個(gè)異或門序列分別為第一異或門序列、第二異或門序列；第一異或門序列中的每個(gè)異或門均有兩個(gè)輸入端，分別為第一輸入端、第二輸入端;第二異或門序列中的每個(gè)異或門均有m個(gè)輸入端；設(shè)寄存器序列、異或門序列、與門序列，及與門序列中各個(gè)與門子序列的起始序號均為0，0 ( i彡m-ι，則有如下連接關(guān)系寄存器序列中，第i個(gè)寄存器的輸出端構(gòu)成并行CRC運(yùn)算模塊的校驗(yàn)碼第i位輸出端，第i個(gè)寄存器的輸入端接到第二異或門序列中第i個(gè)異或門的輸出端；第一異或門序列中，第i個(gè)異或門的第一輸入端接到寄存器序列中第i個(gè)寄存器的輸出端，第i個(gè)異或門的第二輸入端構(gòu)成并行CRC運(yùn)算模塊的校驗(yàn)數(shù)據(jù)第i位輸入端；與門序列中，第i 個(gè)與門子序列中各二輸入與門的輸出端分別接到第二異或門序列中第i個(gè)異或門的各個(gè)輸入端，第i個(gè)與門子序列中第j個(gè)二輸入與門的第一輸入端接到系統(tǒng)矩陣計(jì)算模塊的第i行第j列系統(tǒng)矩陣元素輸出端，每個(gè)與門子序列中的第j個(gè)二輸入與門的第二輸入端均接到第一異或門序列中的第j個(gè)異或門的輸出端。本實(shí)用新型提供的基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路，將生成多項(xiàng)式輸入多項(xiàng)式矩陣計(jì)算模塊，通過多項(xiàng)式矩陣計(jì)算模塊高效地計(jì)算出生成多項(xiàng)式矩陣的m次冪運(yùn)算結(jié)果，利用系統(tǒng)矩陣計(jì)算模塊中的二輸入選擇器件能在線選擇兩種階數(shù)的生成多項(xiàng)式階數(shù)，利用系統(tǒng)矩陣計(jì)算模塊輸出的系統(tǒng)矩陣，使得并行CRC運(yùn)算模塊能在實(shí)現(xiàn)兩種輸入位寬的CRC運(yùn)算，在改變生成多項(xiàng)式時(shí)，不需要重新計(jì)算CRC運(yùn)算所需的系統(tǒng)矩陣，具有靈活性高的特點(diǎn)。

圖1是本實(shí)用新型實(shí)施例的基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路的結(jié)構(gòu)框圖；圖2是本實(shí)用新型實(shí)施例的基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路中的多項(xiàng)式矩陣計(jì)算模塊的電路結(jié)構(gòu)示意圖；圖3是本實(shí)用新型實(shí)施例的基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路中的系統(tǒng)矩陣計(jì)算模塊的電路結(jié)構(gòu)示意圖； 圖4是本實(shí)用新型實(shí)施例的基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路中的并行CRC運(yùn)算模塊的電路結(jié)構(gòu)示意圖。
具體實(shí)施方式
以下結(jié)合附圖說明對本實(shí)用新型的實(shí)施例作進(jìn)一步詳細(xì)描述，但本實(shí)施例并不用于限制本實(shí)用新型，凡是采用本實(shí)用新型的相似結(jié)構(gòu)及其相似變化，均應(yīng)列入本實(shí)用新型的保護(hù)范圍。如圖1-圖4所示，本實(shí)用新型實(shí)施例所提供的一種基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路，其特征在于，該電路包括以下四個(gè)模塊I)多項(xiàng)式矩陣計(jì)算模塊如圖2所示，多項(xiàng)式矩陣計(jì)算模塊是用于計(jì)算多項(xiàng)式m次冪矩陣的模塊，m是一大于I的整數(shù)，多項(xiàng)式m次冪矩陣是由m2個(gè)陣元組成的m行m列的矩陣，多項(xiàng)式矩陣計(jì)算模塊中設(shè)有與多項(xiàng)式m次冪矩陣中各陣元一一對應(yīng)的m2個(gè)多項(xiàng)式計(jì)算單元，設(shè)多項(xiàng)式m次冪矩陣的起始行號為O行，起始列號為O列，該矩陣第i行第j列的陣元為fu，則多項(xiàng)式矩陣計(jì)算模塊的結(jié)構(gòu)為滿足條件O彡i彡m-Ι且j=0的fu為多項(xiàng)式向量賦值陣元，該fu對應(yīng)的多項(xiàng)式計(jì)算單元為多項(xiàng)式矩陣計(jì)算模塊的第i行多項(xiàng)式向量輸入端，記為qi;該多項(xiàng)式計(jì)算單元的輸出端即為qi ;滿足條件i=0且I彡j彡m-Ι的匕對應(yīng)的多項(xiàng)式計(jì)算單元由一個(gè)二輸入與門A構(gòu)成，該二輸入與門的輸出端即為本單元的輸出端，該二輸入與門的兩個(gè)輸入端分別接到Qi及對應(yīng)fm-1，j-1的多項(xiàng)式計(jì)算單元的輸出端；滿足條件I彡i彡m-Ι且I彡j彡m-Ι的對應(yīng)的多項(xiàng)式計(jì)算單元由一個(gè)二輸入異或門X和一個(gè)二輸入與門A構(gòu)成，其中的二輸入與門的兩個(gè)輸入端分別接到Qi和對應(yīng)
的多項(xiàng)式計(jì)算單元的輸出端，其中的二輸入異或門的一個(gè)輸入端接到對應(yīng)Am的多項(xiàng)式計(jì)算單元的輸出 端，另一個(gè)輸入端接到本單元的二輸入與門的輸出端，該二輸入異或門的輸出端構(gòu)成本單元的輸出端；2)單位矩陣輸出模塊單位矩陣輸出模塊為現(xiàn)有技術(shù)，是用于輸出m行m列單位矩陣向量的模塊，單位矩陣輸出模塊中設(shè)有與單位矩陣中的Hl2個(gè)陣元一一對應(yīng)的Hl2個(gè)單位矩陣向量輸出單元，每個(gè)單位矩陣向量輸出單元均設(shè)有一向量輸出端；3)系統(tǒng)矩陣計(jì)算模塊如圖3所示，系統(tǒng)矩陣計(jì)算模塊是用于輸出系統(tǒng)矩陣的模塊，系統(tǒng)矩陣計(jì)算模塊包括一個(gè)選擇器件序列，一個(gè)多項(xiàng)式輸入器件序列，一個(gè)輸出器件序列，一個(gè)單位矩陣輸入器件序列；所述選擇器件序列由m個(gè)二輸入選擇器件Z3組成，所述多項(xiàng)式輸入器件序列由m個(gè)多項(xiàng)式矩陣輸入端口器件Zl組成，所述輸出器件序列由m個(gè)輸出端口器件TA組成，所述單位矩陣輸入器件序列由η個(gè)單位矩陣輸入端口器件Ζ2組成，且有l(wèi)〈n〈m ；所述多項(xiàng)式矩陣輸入端口器件、輸出端口器件、單位矩陣輸入端口器件各有一個(gè)輸出端口、一個(gè)輸入端口，且每個(gè)端口均有m個(gè)端腳；所述二輸入選擇器件有一個(gè)選擇信號輸入端腳，及一個(gè)輸出端口、兩個(gè)輸入端口，且二輸入選擇器件的每個(gè)端口均有m個(gè)端腳，二輸入選擇器件的兩個(gè)輸入端口分別為第一輸入端口、第二輸入端口 ；設(shè)各器件序列的起始序號均為0，0 ( i ( m-1,0 ( j ( m-1,0 ( s ( n_l，n彡t彡m-1,則有如下連接關(guān)系[0057]多項(xiàng)式矩陣計(jì)算模塊中，多項(xiàng)式m次冪矩陣第j列各陣元對應(yīng)的各多項(xiàng)式計(jì)算單元的輸出端構(gòu)成多項(xiàng)式矩陣計(jì)算模塊的第j個(gè)輸出端口 ；單位矩陣輸出模塊中，單位矩陣第j列各陣元對應(yīng)的各單位矩陣向量輸出單元的向量輸出端構(gòu)成單位矩陣輸出模塊的第j個(gè)輸出端口 ；多項(xiàng)式輸入器件序列中，第j個(gè)多項(xiàng)式矩陣輸入端口器件的輸入端口接到多項(xiàng)式矩陣計(jì)算模塊的第j個(gè)輸出端口，第j個(gè)多項(xiàng)式矩陣輸入端口器件的輸出端口接到選擇器件序列中第j個(gè)二輸入選擇器件的第一輸入端口 ；單位矩陣輸入器件序列中，第s個(gè)單位矩陣輸入端口器件的輸入端口接到單位矩陣輸出模塊的第s個(gè)輸出端口，第s個(gè)單位矩陣輸入端口器件的輸出端口接到選擇器件序列中第S個(gè)二輸入選擇器件的第二輸入端口 ；選擇器件序列中，第t個(gè)二輸入選擇器件的第二輸入端口接到多項(xiàng)式輸入器件序列中第t-n個(gè)多項(xiàng)式矩陣輸入端口器件的輸出端口，第j個(gè)二輸入選擇器件的輸出端口接到輸出器件序列中第j個(gè)輸出端口器件的輸入端，各二輸入選擇器件的選擇信號輸入端腳相互串接構(gòu)成系統(tǒng)矩陣計(jì)算模塊的多項(xiàng)式選擇端Sel ；輸出器件序列中，第j個(gè)輸出端口器件的輸出端口構(gòu)成系統(tǒng)矩陣計(jì)算模塊的第j個(gè)系統(tǒng)矩陣列輸出端口，第j個(gè)系統(tǒng)矩陣列輸出端口中的第i個(gè)端腳構(gòu)成系統(tǒng)矩陣計(jì)算模塊的第i行第j列系統(tǒng)矩陣元素輸出端；4)并行CRC運(yùn)算模塊如圖4所示，并行CRC運(yùn)算模塊包括 一個(gè)寄存器序列，一個(gè)與門序列，兩個(gè)異或門序列；所述與門序列由m個(gè)與門子序列組成，所述與門子序列由m個(gè)二輸入與門A組成，與門子序列中每個(gè)二輸入與門的兩個(gè)輸入端分別為第一輸入端、第二輸入端；所述寄存器序列由m個(gè)寄存器Reg組成，所述異或門序列由m個(gè)異或門X組成；所述兩個(gè)異或門序列分別為第一異或門序列XG1、第二異或門序列XG2 ；第一異或門序列中的每個(gè)異或門均有兩個(gè)輸入端，分別為第一輸入端、第二輸入端;第二異或門序列中的每個(gè)異或門均有m個(gè)輸入端；設(shè)寄存器序列、異或門序列、與門序列，及與門序列中各個(gè)與門子序列的起始序號均為0，0 ( i彡m-ι，則有如下連接關(guān)系寄存器序列中，第i個(gè)寄存器的輸出端構(gòu)成并行CRC運(yùn)算模塊的校驗(yàn)碼第i位輸出端，第i個(gè)寄存器的輸入端接到第二異或門序列中第i個(gè)異或門的輸出端；m個(gè)寄存器的輸出端構(gòu)成并行CRC運(yùn)算模塊的m個(gè)校驗(yàn)碼位輸出端Y0, J1,…Ynrl ；第一異或門序列中，第i個(gè)異或門的第一輸入端接到寄存器序列中第i個(gè)寄存器的輸出端，第i個(gè)異或門的第二輸入端構(gòu)成并行CRC運(yùn)算模塊的校驗(yàn)數(shù)據(jù)第i位輸入端；第一異或門序列中，m個(gè)異或門的第二輸入端構(gòu)成并行CRC運(yùn)算模塊的m個(gè)校驗(yàn)數(shù)據(jù)位輸入端bQ，Id1,；與門序列中，第i個(gè)與門子序列中各二輸入與門的輸出端分別接到第二異或門序列中第i個(gè)異或門的各個(gè)輸入端，第i個(gè)與門子序列中第j個(gè)二輸入與門的第一輸入端接到系統(tǒng)矩陣計(jì)算模塊的第i行第j列系統(tǒng)矩陣元素輸出端，每個(gè)與門子序列中的第j個(gè)二輸入與門的第二輸入端均接到第一異或門序列中的第j個(gè)異或門的輸出端。本實(shí)用新型實(shí)施例適用于生成多項(xiàng)式階數(shù)為m及m-n的CRC (循環(huán)冗余)運(yùn)算，能在線選擇生成多項(xiàng)式階數(shù)，其工作原理如下為便于描述，定義以下參數(shù)CRC運(yùn)算的生成多項(xiàng)式為Ρ,Ρ的階數(shù)為m,其系數(shù)向量為ΡΚρ^,ρ^. . . ,p^pj ；將要被CRC運(yùn)算所處理的輸入數(shù)據(jù)為D，D的長度為k，D= [d^, dk_2，. . . , Cl1, d0]；CRC運(yùn)算并行處理的數(shù)據(jù)位寬為w，m和k都是w的整數(shù)倍數(shù)，且w彡m ;CRC運(yùn)算所產(chǎn)生第V時(shí)刻的中間狀態(tài)向量為Y(V)，Y(V)的長度為m，即Y(V) = Iiynrl (V), ym_2 (v), ···, Y1 (v), y0(v) ], Y(v)對應(yīng)于并行CRC運(yùn)算模塊中寄存器中的值，當(dāng)時(shí)刻v=k/w-l時(shí)Y(V)即為CRC運(yùn)算過程的結(jié)果向量；Hnrl表示m-Ι維的單位矩陣，且等于以下矩陣值
權(quán)利要求1. 一種基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路，其特征在于，該電路包括以下四個(gè)模塊 (1)多項(xiàng)式矩陣計(jì)算模塊 多項(xiàng)式矩陣計(jì)算模塊是用于計(jì)算多項(xiàng)式m次冪矩陣的模塊，m是一大于I的整數(shù)，多項(xiàng)式m次冪矩陣是由m2個(gè)陣元組成的m行m列的矩陣，多項(xiàng)式矩陣計(jì)算模塊中設(shè)有與多項(xiàng)式m次冪矩陣中各陣元一一對應(yīng)的m2個(gè)多項(xiàng)式計(jì)算單元，設(shè)多項(xiàng)式m次冪矩陣的起始行號為O行，起始列號為O列，該矩陣第i行第j列的陣元為fu，則多項(xiàng)式矩陣計(jì)算模塊的結(jié)構(gòu)為 滿足條件O彡i彡m-Ι且j=0的匕為多項(xiàng)式向量賦值陣元，該對應(yīng)的多項(xiàng)式計(jì)算單元為多項(xiàng)式矩陣計(jì)算模塊的第i行多項(xiàng)式向量輸入端，記為qi;該多項(xiàng)式計(jì)算單元的輸出端即為Qi ; 滿足條件i=0且I彡j ^ m-1的fu對應(yīng)的多項(xiàng)式計(jì)算單元由一個(gè)二輸入與門構(gòu)成，該二輸入與門的輸出端即為本單元的輸出端，該二輸入與門的兩個(gè)輸入端分別接到Qi及對應(yīng)的多項(xiàng)式計(jì)算單元的輸出端； 滿足條件I彡i彡m-Ι且I彡j彡m-Ι的對應(yīng)的多項(xiàng)式計(jì)算單元由一個(gè)二輸入異或門和一個(gè)二輸入與門構(gòu)成，其中的二輸入與門的兩個(gè)輸入端分別接到Qi和對應(yīng)fm-m的多項(xiàng)式計(jì)算單元的輸出端，其中的二輸入異或門的一個(gè)輸入端接到對應(yīng)Am的多項(xiàng)式計(jì)算單元的輸出端，另一個(gè)輸入端接到本單元的二輸入與門的輸出端，該二輸入異或門的輸出端構(gòu)成本單元的輸出端； (2)單位矩陣輸出模塊 單位矩陣輸出模塊是用于輸出m行m列單位矩陣向量的模塊，單位矩陣輸出模塊中設(shè)有與單位矩陣中的m2個(gè)陣元一一對應(yīng)的m2個(gè)單位矩陣向量輸出單元，每個(gè)單位矩陣向量輸出單元均設(shè)有一向量輸出端； (3)系統(tǒng)矩陣計(jì)算模塊 系統(tǒng)矩陣計(jì)算模塊是用于輸出系統(tǒng)矩陣的模塊，系統(tǒng)矩陣計(jì)算模塊包括一個(gè)選擇器件序列，一個(gè)多項(xiàng)式輸入器件序列，一個(gè)輸出器件序列，一個(gè)單位矩陣輸入器件序列； 所述選擇器件序列由m個(gè)二輸入選擇器件組成，所述多項(xiàng)式輸入器件序列由m個(gè)多項(xiàng)式矩陣輸入端口器件組成，所述輸出器件序列由m個(gè)輸出端口器件組成，所述單位矩陣輸入器件序列由η個(gè)單位矩陣輸入端口器件組成，且有l(wèi)〈n〈m ； 所述多項(xiàng)式矩陣輸入端口器件、輸出端口器件、單位矩陣輸入端口器件各有一個(gè)輸出端口、一個(gè)輸入端口，且每個(gè)端口均有m個(gè)端腳； 所述二輸入選擇器件有一個(gè)選擇信號輸入端腳，及一個(gè)輸出端口、兩個(gè)輸入端口，且二輸入選擇器件的每個(gè)端口均有m個(gè)端腳，二輸入選擇器件的兩個(gè)輸入端口分別為第一輸入端口、第二輸入端口 ； 設(shè)各器件序列的起始序號均為0,0< i < m-1,0 ^ j ^ m-1,0 ^ s ^ n-l,n ^ t ( m-1,則有如下連接關(guān)系 多項(xiàng)式矩陣計(jì)算模塊中，多項(xiàng)式m次冪矩陣第j列各陣元對應(yīng)的各多項(xiàng)式計(jì)算單元的輸出端構(gòu)成多項(xiàng)式矩陣計(jì)算模塊的第j個(gè)輸出端口 ； 單位矩陣輸出模塊中，單位矩陣第j列各陣元對應(yīng)的各單位矩陣向量輸出單元的向量輸出端構(gòu)成單位矩陣輸出模塊的第j個(gè)輸出端口 ；多項(xiàng)式輸入器件序列中，第j個(gè)多項(xiàng)式矩陣輸入端口器件的輸入端口接到多項(xiàng)式矩陣計(jì)算模塊的第j個(gè)輸出端口，第j個(gè)多項(xiàng)式矩陣輸入端口器件的輸出端口接到選擇器件序列中第j個(gè)二輸入選擇器件的第一輸入端口； 單位矩陣輸入器件序列中，第S個(gè)單位矩陣輸入端口器件的輸入端口接到單位矩陣輸出模塊的第S個(gè)輸出端口，第S個(gè)單位矩陣輸入端口器件的輸出端口接到選擇器件序列中第S個(gè)二輸入選擇器件的第二輸入端口 ； 選擇器件序列中，第t個(gè)二輸入選擇器件的第二輸入端口接到多項(xiàng)式輸入器件序列中第t-n個(gè)多項(xiàng)式矩陣輸入端口器件的輸出端口，第j個(gè)二輸入選擇器件的輸出端口接到輸出器件序列中第j個(gè)輸出端口器件的輸入端，各二輸入選擇器件的選擇信號輸入端腳相互串接構(gòu)成系統(tǒng)矩陣計(jì)算模塊的多項(xiàng)式選擇端； 輸出器件序列中，第j個(gè)輸出端口器件的輸出端口構(gòu)成系統(tǒng)矩陣計(jì)算模塊的第j個(gè)系統(tǒng)矩陣列輸出端口，第j個(gè)系統(tǒng)矩陣列輸出端口中的第i個(gè)端腳構(gòu)成系統(tǒng)矩陣計(jì)算模塊的第i行第j列系統(tǒng)矩陣元素輸出端； (4)并行CRC運(yùn)算模塊 并行CRC運(yùn)算模塊包括一個(gè)寄存器序列，一個(gè)與門序列，兩個(gè)異或門序列； 所述與門序列由m個(gè)與門子序列組成，所述與門子序列由m個(gè)二輸入與門組成，與門子序列中每個(gè)二輸入與門的兩個(gè)輸入端分別為第一輸入端、第二輸入端； 所述寄存器序列由m個(gè)寄存器組成，所述異或門序列由m個(gè)異或門組成； 所述兩個(gè)異或門序列分別為第一異或門序列、第二異或門序列； 第一異或門序列中的每個(gè)異或門均有兩個(gè)輸入端，分別為第一輸入端、第二輸入端； 第二異或門序列中的每個(gè)異或門均有m個(gè)輸入端； 設(shè)寄存器序列、異或門序列、與門序列，及與門序列中各個(gè)與門子序列的起始序號均為0,0彡i彡m-Ι，則有如下連接關(guān)系 寄存器序列中，第i個(gè)寄存器的輸出端構(gòu)成并行CRC運(yùn)算模塊的校驗(yàn)碼第i位輸出端，第i個(gè)寄存器的輸入端接到第二異或門序列中第i個(gè)異或門的輸出端； 第一異或門序列中，第i個(gè)異或門的第一輸入端接到寄存器序列中第i個(gè)寄存器的輸出端，第i個(gè)異或門的第二輸入端構(gòu)成并行CRC運(yùn)算模塊的校驗(yàn)數(shù)據(jù)第i位輸入端； 與門序列中，第i個(gè)與門子序列中各二輸入與門的輸出端分別接到第二異或門序列中第i個(gè)異或門的各個(gè)輸入端，第i個(gè)與門子序列中第j個(gè)二輸入與門的第一輸入端接到系統(tǒng)矩陣計(jì)算模塊的第i行第j列系統(tǒng)矩陣元素輸出端，每個(gè)與門子序列中的第j個(gè)二輸入與門的第二輸入端均接到第一異或門序列中的第j個(gè)異或門的輸出端。
專利摘要一種基于FPGA的并行循環(huán)冗余校驗(yàn)運(yùn)算電路，涉及數(shù)據(jù)校驗(yàn)技術(shù)領(lǐng)域，所解決的是提高計(jì)算靈活性的技術(shù)問題。該電路包括多項(xiàng)式矩陣計(jì)算模塊、單位矩陣輸出模塊、系統(tǒng)矩陣計(jì)算模塊、并行CRC運(yùn)算模塊；將生成多項(xiàng)式輸入多項(xiàng)式矩陣計(jì)算模塊，通過多項(xiàng)式矩陣計(jì)算模塊高效地計(jì)算出生成多項(xiàng)式矩陣的m次冪運(yùn)算結(jié)果，利用系統(tǒng)矩陣計(jì)算模塊中的二輸入選擇器件在線選擇兩種階數(shù)的生成多項(xiàng)式階數(shù)，利用系統(tǒng)矩陣計(jì)算模塊輸出的系統(tǒng)矩陣，使得并行CRC運(yùn)算模塊能在實(shí)現(xiàn)兩種輸入位寬的CRC運(yùn)算。本實(shí)用新型提供的電路，改變生成多項(xiàng)式時(shí)，不需要重新計(jì)算CRC運(yùn)算所需的系統(tǒng)矩陣。
文檔編號H03M13/09GK202906879SQ20122047977
公開日2013年4月24日 申請日期2012年9月18日 優(yōu)先權(quán)日2012年9月18日
發(fā)明者張堅(jiān), 何健 申請人:國核自儀系統(tǒng)工程有限公司