專利名稱：一種監(jiān)視雷達(dá)超低相位噪聲低雜散頻率合成器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及的是數(shù)字鎖相頻率合成技術(shù)領(lǐng)域，尤其是一種監(jiān)視雷達(dá)超低相位噪聲低雜散頻率合成器。
背景技術(shù)：
在現(xiàn)有技術(shù)中，公知的技術(shù)是監(jiān)視雷達(dá)在遠(yuǎn)距離對低空、海面目標(biāo)探測有著明顯的優(yōu)勢，對國防建設(shè)、國民經(jīng)濟(jì)和科學(xué)研究起著重要作用。監(jiān)視雷達(dá)系統(tǒng)有能力發(fā)現(xiàn)大氣層中來自敵方的任何威脅，能起到探測隱形飛機(jī)、遠(yuǎn)程戰(zhàn)略預(yù)警、戰(zhàn)略情報與戰(zhàn)術(shù)警戒等作用，有著極為廣闊的應(yīng)用前景。但是對于監(jiān)視雷達(dá)來說，由于雜波中的可見度SCV需要大于等于70dB 80dB，因此輻射信號波形及各相參本振信號源的單邊帶相位噪聲，在偏離載頻IHz處應(yīng)小于等于-80dBc/Hz。如此低的相位噪聲對頻率源提出了更高的要求。
發(fā)明內(nèi)容本實用新型的目的，就是針對現(xiàn)有技術(shù)所存在的不足，而提供一種監(jiān)視雷達(dá)超低相位噪聲低雜散頻率合成器的技術(shù)方案，該方案采用晶振、晶振濾波器、FPGA控制電路、DDS電路和放大濾電路。可以解決現(xiàn)在監(jiān)視雷達(dá)系統(tǒng)對信號源的相位噪聲特性、雜波抑制特性及諧波抑制特性都具有很高要求的問題，能夠滿足監(jiān)視雷達(dá)系統(tǒng)對頻率源模塊的要求，具有廣闊的運(yùn)用前景。本方案是通過如下技術(shù)措施來實現(xiàn)的一種監(jiān)視雷達(dá)超低相位噪聲低雜散頻率合成器，其特征是包括有晶振、晶振濾波器、FPGA控制電路、DDS電路和放大濾電路；晶振與晶振濾波器連接；晶振濾波器與放大濾波電路連接，輸出時鐘信號；晶振濾波器還與FPGA控制電路連接；FPGA控制電路輸出端與DDS電路輸入端之間設(shè)置有放大濾波電路；DDS電路輸出端連接有放大濾波電路，輸出激勵信號與校準(zhǔn)信號。晶振濾波器與三路放大濾波電路連接，輸出三組時鐘信號。FPGA控制電路分別與五路DDS電路連接，各DDS電路輸出端均與放大濾波電路連接，輸出四組激勵信號與一組校準(zhǔn)信號。本方案的有益效果可根據(jù)對上述方案的敘述得知，由于在該方案中利用高穩(wěn)定性，低相位噪聲的晶體振蕩器作為系統(tǒng)的參考時鐘，其輸出先經(jīng)過一級晶體濾波器，以消除參考時鐘頻率± IOOKHz范圍內(nèi)的雜散。通過濾波過后的參考時鐘，功分四路，其中三路作為時鐘信號，經(jīng)放大濾波后輸出。另外一路通過FPGA鎖相環(huán)鎖相，輸出IGHz的DDS時鐘信號。該時鐘信號經(jīng)過五功分，放大濾波后分別激勵五個DDS，產(chǎn)生35MHz 70MHz，并利用DDS，實現(xiàn)調(diào)制的功能。由此可見，本實用新型與現(xiàn)有技術(shù)相比，具有實質(zhì)性特點(diǎn)和進(jìn)步，其實施的有益效果也是顯而易見的。

[0009]圖1為本實用新型具體實施方式
的結(jié)構(gòu)示意圖。
具體實施方式
為能清楚說明本方案的技術(shù)特點(diǎn)，下面通過一個具體實施方式
，并結(jié)合其附圖，對本方案進(jìn)行闡述。通過附圖可以看出，本方案包括有晶振、晶振濾波器、FPGA控制電路、DDS電路和放大濾電路；晶振與晶振濾波器連接；晶振濾波器與放大濾波電路連接，輸出時鐘信號；晶振濾波器還與FPGA控制電路連接；FPGA控制電路輸出端與DDS電路輸入端之間設(shè)置有放大濾波電路；DDS電路輸出端連接有放大濾波電路，輸出激勵信號與校準(zhǔn)信號。晶振濾波器與三路放大濾波電路連接，輸出三組時鐘信號。FPGA控制電路分別與五路DDS電路連接，各DDS電路輸出端均與放大濾波電路連接，輸出四組激勵信號與一組校準(zhǔn)信號。本方案選用IOOMHz晶體振蕩器，其型號為SOXO16BFIOOMBS⑶。該款晶振輸出IOOMHz時相位噪聲可達(dá)-105dBc/Hz@10Hz。理論上，IOOMHz的參考信號產(chǎn)生IGHz的DDS時鐘信號，在FPGA芯片底噪足夠低(輸出為IGHz時，底噪優(yōu)于-125dBc/HZ@10HZ)，不會對信號的相位噪聲產(chǎn)生影響的時候，相位噪聲會惡化201gl0。但是用IGHz的時鐘信號激勵DDS產(chǎn)生80MHz的所需頻率時，同樣在DDS的底噪不影響輸出信號相位噪聲的情況下(DDS芯片在輸出80MHz時，底噪優(yōu)于-120dBc/HZ@10HZ，不會對輸出信號相位噪聲產(chǎn)生影響)，相位噪聲會改善201gl2. 5。因此理論上輸出頻率80MHz時的相位噪聲為-105+201gl0-201gl2. 5=-107dBc/Hzil0Hz,與指標(biāo)要求有一定余量，可以滿足近載頻相位噪聲優(yōu)于-100dBc/Hz@10Hz的指標(biāo)要求。本方案在晶振的輸出端，選用晶體濾波器進(jìn)行濾波處理，以抑制晶振近端由于電源干擾引起的雜散。然后用IGHz作為DDS的參考時鐘頻率。這是因為DDS輸出的雜散與DDS的參考時鐘是有關(guān)聯(lián)的，在相同輸出頻率的情況下，DDS的參考時鐘頻率越高，DDS輸出頻率雜散就越低。而本實施例選用DDS電路的最高時鐘頻率為1GHz，所以采用最高時鐘頻率輸入以得到較好的雜散特性，能夠滿足帶內(nèi)雜散優(yōu)于_75dBc這個指標(biāo)要求。
權(quán)利要求1.一種監(jiān)視雷達(dá)超低相位噪聲低雜散頻率合成器，其特征是包括有晶振、晶振濾波器、FPGA控制電路、DDS電路和放大濾波電路、環(huán)路濾波器、PLL頻率合成器、壓控振蕩器；所述晶振與晶振濾波器輸入端連接；所述晶振濾波器輸出端分別與第一放大濾波電路輸入端、PLL頻率合成器輸入端連接；所述PLL頻率合成器輸出端與環(huán)路濾波器輸入端連接；所述環(huán)路濾波器輸出端與壓控振蕩器輸入端連接；所述壓控振蕩器的輸出端分別與PLL頻率合成器的另一輸入端、第二放大濾波器輸入端連接；所述第二放大濾波器輸出端與DDS電路輸入端連接；所述DDS電路輸出端與第三放大濾波器輸出端連接所述FPGA控制電路與DDS電路的另一輸入端連接。
2.根據(jù)權(quán)利要求1所述的一種監(jiān)視雷達(dá)超低相位噪聲低雜散頻率合成器，其特征是所述晶振濾波器與三路第一放大濾波電路連接，輸出三組時鐘信號。
3.根據(jù)權(quán)利要求1所述的一種監(jiān)視雷達(dá)超低相位噪聲低雜散頻率合成器，其特征是所述FPGA控制電路分別與五路DDS電路連接，各DDS電路輸出端均與第三放大濾波電路連接，輸出四組激勵信號與一組校準(zhǔn)信號。
專利摘要本實用新型提供了一種監(jiān)視雷達(dá)超低相位噪聲低雜散頻率合成器的技術(shù)方案，該方案采用晶振、晶振濾波器、FPGA控制電路、DDS電路和放大濾電路?？梢越鉀Q現(xiàn)在監(jiān)視雷達(dá)系統(tǒng)對信號源的相位噪聲特性、雜波抑制特性及諧波抑制特性都具有很高要求的問題，能夠滿足監(jiān)視雷達(dá)系統(tǒng)對頻率源模塊的要求，具有廣闊的運(yùn)用前景。
文檔編號H03L7/18GK202872761SQ20122056471
公開日2013年4月10日 申請日期2012年10月31日 優(yōu)先權(quán)日2012年10月31日
發(fā)明者楊光, 宋燁曦, 孫敏 申請人:四川九洲電器集團(tuán)有限責(zé)任公司