專利名稱：一種時鐘切換電路的制作方法
技術領域：
一種時鐘切換電路技術領域[0001]本實用新型屬于數(shù)字集成電路領域，尤其是涉及一種無毛刺的時鐘切換電路。
背景技術：
[0002]數(shù)字電路通常工作在不同的時鐘域。在許多情況下，這些電路需要在不同時鐘間切換。而這些時鐘通常是由同一個時鐘分頻而得來的，在普通的時鐘分頻電路中，通常是通過數(shù)據(jù)選擇器完成最后時鐘的選擇。普通的數(shù)據(jù)選擇器雖然能夠完成對輸入時鐘信號的切換，但是由于輸入時鐘頻率的差異，以及選擇控制信號的非同步，很容易在切換的過程中造成時鐘信號有毛刺或者相鄰跳變沿之間的距離遠小于適中的半周期。這個不穩(wěn)定的時鐘切換過程容易造成誤觸發(fā)事件，并且會影響電路的穩(wěn)定性。實用新型內(nèi)容[0003]本實用新型要解決的技術問題在于，針對現(xiàn)有技術的上述缺陷，提供一種結構簡單、性能穩(wěn)定和應用靈活的時鐘切換電路。[0004]為實現(xiàn)上述目的，本實用新型可采用的技術方案是:[0005]一種時鐘切換電路，所述時鐘切換電路包括第一級觸發(fā)器、第二級邏輯電路和第三級數(shù)據(jù)選擇器，其中所述第一級觸發(fā)器包括奇、偶兩路觸發(fā)器；所述第一級觸發(fā)器的輸入端分別連接原時鐘信號、復位信號、分頻信號和分頻時鐘信號，所述第一級觸發(fā)器產(chǎn)生奇偶分頻信號并輸入所述第二級邏輯電路；所述第二級邏輯電路的輸入端連接奇偶選擇信號并在所述奇偶選擇信號控制下輸出延時后的分頻信號；所述延時后的分頻信號、原時鐘信號和分頻時鐘信號連接所述第三級數(shù)據(jù)選擇器的輸入端，在所述延時后的分頻信號的控制下，所述第三級數(shù)據(jù)選擇器選擇輸出所述原時鐘信號和分頻時鐘信號中的一路信號。[0006]優(yōu)選地，在所述的時鐘切換電路中，所述第三級數(shù)據(jù)選擇器為二選一數(shù)據(jù)選擇電路。[0007]優(yōu)選地，在所述的時鐘切換電路中，所述第一級觸發(fā)器為D型觸發(fā)器。[0008]優(yōu)選地，在所述的時鐘切換電路中，當分頻倍數(shù)大于3時，所述時鐘切換電路還設有用于記錄有效邊沿個數(shù)的計數(shù)器。[0009]本實用新型的時鐘切換電路具有硬件結構簡單、配置靈活和性能穩(wěn)定的優(yōu)點。[0010]應當認識到，本實用新型以上各方面中的特征可以在本實用新型的范圍內(nèi)自由組合，而并不受其順序的限制一只要組合后的技術方案落在本實用新型的實質(zhì)精神內(nèi)。


[0011]下面將結合附圖及實施例對本實用新型的時鐘切換電路作進一步說明，附圖中:[0012]圖1為時鐘轉換過程示意圖，TO和Tl時刻的轉換分別為無毛刺轉換和有毛刺轉換；[0013]圖2為本實用 新型的時鐘切換電路的邏輯結構圖；[0014]圖3為本實用新型的時鐘切換電路的具體電路結構圖；[0015]圖4為本實用新型的時鐘切換電路的時鐘切換信號時序圖；[0016]圖5為本實用新型的時鐘切換電路的偶分頻示意圖，分別為二倍頻和六倍頻的示意圖；[0017]圖6為本實用新型的時鐘切換電路的奇分頻示意圖。
具體實施方式
[0018]
以下結合附圖和具體實施方式
，進一步闡明本實用新型，應理解這些實施方式僅用于說明本實用新型而不用于限制本實用新型的范圍，在閱讀本實用新型之后，本領域的技術人員對本實用新型的各種等價形式的修改均落于本申請的權利要求所限定的范圍。[0019]圖1所示為時鐘的轉換過程示意圖。本實用新型討論的時鐘切換基于以下條件:即兩路時鐘信號，其中一路是由另一路分頻而得來的，因此兩路信號相位近似一致。要想實現(xiàn)在這樣的兩路或多路信號間切換過程無毛刺產(chǎn)生，其核心思想和方法是:要求切換時鐘的選擇信號的跳變沿發(fā)生在兩路信號同電平的周期中。如圖1所示:若兩路時鐘電平一致時，例如從TO時刻，此時進行切換，時鐘能夠無毛刺轉換；相反，若選擇信號的跳變沿發(fā)生時，例如從Tl時刻，兩路信號的電平不一致，則切換過程會產(chǎn)生毛刺，這樣即會影響電路的穩(wěn)定性。因此，本實用新型基于此思想，分奇偶兩種分頻方式(分別為下降沿觸發(fā)和上升沿觸發(fā))，該轉換方式保證了選擇信號的跳變沿落在兩時鐘電平一致時，這樣就實現(xiàn)了無毛刺的轉換過程。具體的電路結構如下圖2和圖3所示。[0020]如圖2所示，本實用新型采用三級同步電路級聯(lián)。分頻信號NOTDIV連接第一級電路(第一級觸發(fā)器)的輸入端，當需要進行時鐘切換時，分頻信號NOTDIV變化一次電平，在輸入的時鐘信號的同步觸發(fā)下，分別通過兩路觸發(fā)器對奇偶分頻信號進行賦值，根據(jù)實際工作時分頻倍數(shù)的不同，分為奇偶兩種情況，這兩種情況下，具體時鐘切換的方式不同。從第一級電路(第一級觸發(fā)器)輸出之后，進入第二級邏輯電路，通過奇偶選擇信號進行選擇，輸出的信號連接最后數(shù)據(jù)選擇器的選擇端，并選擇輸出為原時鐘還是分頻時鐘。此時選擇信號已經(jīng)經(jīng)過延時，并保證此時兩路時鐘信號電平一致，所以此時進行時鐘間的切換并不會產(chǎn)生毛刺。[0021]圖3所示為本實用新型的具體電路圖。第一級電路(第一級觸發(fā)器)包括奇偶兩個觸發(fā)器，對原時鐘信號elk分別進行上升沿觸發(fā)和下降沿觸發(fā)。第二級邏輯電路包括用來選擇奇偶信號一個與門和或門。第三級電路(數(shù)據(jù)選擇器)為用來對輸出的時鐘信號進行選擇的一個二選一數(shù)據(jù) 選擇器，實際中可以按照需要選擇更多路數(shù)的數(shù)據(jù)選擇器。該電路中包含的信號有:復位信號reset,分頻信號notdiv,原時鐘信號elk,分頻時鐘信號divclk,奇偶選擇信號evenorodd,輸出信號為切換過程無毛刺的時鐘信號outclk。分頻時鐘信號divclk由原時鐘信號elk分頻得來，奇偶選擇信號用來對第一級的兩路輸出進行選擇，選擇其中一路作為第三級數(shù)據(jù)選擇器的片選信號。具體介紹第一級觸發(fā)電路，第一級電路分為奇偶兩路，兩路觸發(fā)器都對時鐘信號CLK和復位信號RESET敏感，但兩路的觸發(fā)方式不同。當電路為奇分頻時，檢測時鐘信號的下降沿，當檢測到時鐘信號的下降沿時，判斷分頻信號NOTDIV和分頻時鐘信號DIVCLK，其中，規(guī)定只有在分頻時鐘信號DIVCLK信號為低電平時才能切換，在此條件下，判斷分頻信號NOTDIV信號的電平高低，此信號為高代表輸出原時鐘，此信號為低代表輸出分頻時鐘；同理，當電路為偶分頻時，檢測時鐘信號的上升沿，當檢測到時鐘信號的上升沿時，判斷分頻信號NOTDIV和分頻時鐘信號DIVCLK，其中，規(guī)定只有在分頻時鐘信號DIVCLK為低電平時才能切換，在此條件下，判斷分頻信號NOTDIV的電平高低，此信號為高代表輸出原時鐘，此信號為低代表輸出分頻時鐘；奇偶兩路的賦值完全一致，所不同的是觸發(fā)方式，奇分頻對下降沿進行觸發(fā)，偶分頻對上升沿進行觸發(fā)，這是由分頻方式不同決定的。具體下文中詳述。[0022]從圖4中所知，當需要切換時鐘時，分頻信號NOTDIV發(fā)生變化，此時并不切換時鐘信號，而是在原時鐘的觸發(fā)邊沿時，此邊沿同時要保證兩路信號的同電平，對奇偶分頻信號進行賦值，再通過邏輯電路選擇一路輸出給多路選擇器，完成一次完整的無毛刺轉換。在本使用新型中，可以在多個相位一致頻率不同的時鐘間進行切換，只需按照實際需求在最后放置多路選擇器，因為此多路選擇器的選擇信號經(jīng)過延時，能夠保證跳變時兩路信號間切換無毛刺。[0023]由于本應用的核心思想是要求在兩路時鐘電平一致時的跳變沿才進行時鐘間切換，因此，本設計的關鍵是找到特定的elk時鐘的跳變沿，在此時刻轉換能夠使輸出時鐘無毛刺。我們規(guī)定在divclk為低電平時對elk時鐘的跳變沿進行判斷，因為這樣更為方便。[0024]如圖5所示，設當前狀態(tài)為偶分頻，且分頻倍數(shù)為兩倍，即divclk信號的頻率是Clk信號的一半，當divclk信號為低時，elk信號上升沿到來，模塊判斷notdiv信號，若notdiv信號為零，即要求分頻，則觸發(fā)器將notdiv_even賦值為0,經(jīng)過第二級電路的奇偶選擇，由于是二分頻，evenorodd信號選擇notdiv_even,輸出給第三級電路,經(jīng)過數(shù)據(jù)選擇器輸出為分頻時鐘，而此時刻的elk信號和divclk信號同為高電平，因此轉換過程無毛刺產(chǎn)生，而且對notdiv_even和notdiv_odd的賦值是在檢測到elk的跳變沿之后的，因此此時elk已經(jīng)變化為與divclk同電平，因此不會產(chǎn)生毛刺。以上為由原時鐘向分頻時鐘轉換的過程，相反的轉換也是同樣的過程，只不過notdiv_even變化為I。[0025]偶數(shù)分頻中2分頻只是一個特例，更為常見的更高倍數(shù)偶分頻，這要更為復雜一些，若分頻倍數(shù)為4、6、8*“.等時,需要一個額外的counter計數(shù)器，以此對divclk信號為低電平時的elk上升沿進行計數(shù)，只有到最后一個上升沿時才能對notdiv_even信號進行賦值，同時對counter計數(shù)器進行清零。因為只有最后一個上升沿時divclk才跳變?yōu)楦?，若計?shù)值還沒到就賦值會使轉換過程出現(xiàn)毛刺。計數(shù)器Counter的賦值由分頻系數(shù)決定，分頻倍數(shù)越大，counter計 數(shù)器所需計的數(shù)越多，所需的位數(shù)也越多，但一般的分頻倍數(shù)都不會太高，因此通常counter計數(shù)器只需2到3位就可滿足，所需硬件也極為簡單。即在圖5中的T2時刻進行轉換會產(chǎn)生毛刺，而在T3、T4時刻轉化不會產(chǎn)生毛刺。[0026]以上為偶分頻的詳細過程，奇分頻與偶分頻不同之處在于，奇分頻有兩種情況，而其中一種情況并不適用于上升沿檢測，因此要對奇分頻進行下降沿檢測，這也是第一級電路(第一級觸發(fā)器)要分奇偶兩個觸發(fā)器的原因。[0027]如圖6所示，電平高低正好相反的兩種情況都屬于三分頻，而下面一種情況當divclk信號為低時不能用上升沿進行檢測，因此對奇分頻要用下降沿檢測，而下降沿檢測對兩種情況都可以適用，如圖所示，當divclk為低電平時，檢測到Clk信號的第一個下降沿時，兩路時鐘電平一致，此時刻進行轉換不會出現(xiàn)毛刺，如在T5時刻觸發(fā)。而且，與偶分頻不同的是，奇分頻是判斷兩路信號都為低時就可轉換，因此不需計數(shù)器counter對下降沿進行計數(shù)，只需檢測到第一個下降沿就可進行轉換，奇分頻最低倍數(shù)為三分頻，也能檢測到一個下降沿。[0028]以上為時鐘轉換的具體過程，不同于其他時鐘切換電路的是，本實用新型的切換電路對時鐘切換進行一個微小的延時，以找到一個特定的時刻點進行時鐘間的切換，以實現(xiàn)無毛刺的轉換過程，從描述中也可看出，本應用配置靈活，硬件極為簡單，只需兩個簡單地觸發(fā)器和極少量的邏輯·門就可實現(xiàn)。
權利要求1.一種時鐘切換電路，其特征在于:所述時鐘切換電路包括第一級觸發(fā)器、第二級邏輯電路和第三級數(shù)據(jù)選擇器，其中所述第一級觸發(fā)器包括奇、偶兩路觸發(fā)器；該第一級觸發(fā)器的輸入端分別連接原時鐘信號、復位信號、分頻信號和分頻時鐘信號，該第一級觸發(fā)器產(chǎn)生奇偶分頻信號并輸入所述第二級邏輯電路；該第二級邏輯電路的輸入端連接奇偶選擇信號并在所述奇偶選擇信號控制下輸出延時后的分頻信號；該延時后的分頻信號、原時鐘信號和分頻時鐘信號連接所述第三級數(shù)據(jù)選擇器的輸入端，在該延時后的分頻信號的控制下，所述第三級數(shù)據(jù)選擇器選擇輸出所述原時鐘信號和分頻時鐘信號中的一路信號。
2.根據(jù)權利要求1所述的時鐘切換電路，其特征在于:所述第三級數(shù)據(jù)選擇器為二選一數(shù)據(jù)選擇電路。
3.根據(jù)權利要求1或2所述的時鐘切換電路，其特征在于:所述第一級觸發(fā)器為D型觸發(fā)器。
4.根據(jù)權利要求1所述的時鐘 切換電路，其特征在于:當分頻倍數(shù)大于3時，所述時鐘切換電路還設有用于記錄有效邊沿個數(shù)的計數(shù)器。
專利摘要本實用新型公開了一種時鐘切換電路，包括第一級觸發(fā)器、第二級邏輯電路和第三級數(shù)據(jù)選擇器，所述第一級觸發(fā)器包括奇、偶兩路觸發(fā)器；所述第一級觸發(fā)器的輸入端分別連接原時鐘信號、復位信號、分頻信號和分頻時鐘信號，所述第一級觸發(fā)器產(chǎn)生奇偶分頻信號并輸入所述第二級邏輯電路；所述第二級邏輯電路的輸入端連接奇偶選擇信號并在所述奇偶選擇信號控制下輸出延時后的分頻信號；所述延時后的分頻信號、原時鐘信號和分頻時鐘信號連接所述第三級數(shù)據(jù)選擇器的輸入端，在所述延時后的分頻信號的控制下，所述第三級數(shù)據(jù)選擇器選擇輸出所述原時鐘信號和分頻時鐘信號中的一路信號。本實用新型的時鐘切換電路具有硬件結構簡單、配置靈活和性能穩(wěn)定的優(yōu)點。
文檔編號H03K23/00GK203117836SQ201220705460
公開日2013年8月7日 申請日期2012年12月19日 優(yōu)先權日2012年12月19日
發(fā)明者王鎮(zhèn), 劉新寧, 王政, 茅錦亮, 陸書芳, 羅孝松, 孫曹鈞 申請人:江蘇東大集成電路系統(tǒng)工程技術有限公司