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      非易失性閂鎖電路及非易失性觸發(fā)電路的制作方法

      文檔序號(hào):7530224閱讀:213來(lái)源:國(guó)知局
      專利名稱:非易失性閂鎖電路及非易失性觸發(fā)電路的制作方法
      技術(shù)領(lǐng)域
      本發(fā)明涉及非易失性閂鎖電路(latch circuit)及非易失性觸發(fā)電路(flip-flopcircuit)。尤其涉及如下的非易失性數(shù)字信號(hào)處理裝置即使切斷電源供給,通過(guò)從保持有切斷前的狀態(tài)的非易失性閂鎖電路的狀態(tài)恢復(fù),能夠?qū)⑿盘?hào)處理的狀態(tài)恢復(fù)為電源切斷
      N / .刖。
      背景技術(shù)
      在電子產(chǎn)品中,使用由數(shù)字電路構(gòu)成的大量微型計(jì)算機(jī)(微機(jī))和邏輯LSI。 在微機(jī)和LSI等數(shù)字電路中,使用閂鎖電路或寄存器電路,該閂鎖電路在信號(hào)處理路徑上暫時(shí)保持中途的處理內(nèi)容的數(shù)字信號(hào),該寄存器電路存儲(chǔ)觸發(fā)信號(hào)這樣的I位的數(shù)字信息(以下簡(jiǎn)略地一并稱為閂鎖電路)。閂鎖電路保持?jǐn)?shù)字信號(hào)中的高(H)或低(L)這2個(gè)狀態(tài)。作為這種最簡(jiǎn)單的電路構(gòu)成,能夠舉出將2個(gè)反演電路(inverter circuit)成對(duì)地組合,并相互交叉連接的電路構(gòu)成(反演電路對(duì))。此外,還能夠舉出將2個(gè)NAND電路或NOR電路成對(duì)地組合,并相互交叉連接的置位復(fù)位觸發(fā)器(SR-FF)電路,以及將多個(gè)該SR-FF電路組合而通過(guò)時(shí)鐘邊緣同步來(lái)更新輸出的邏輯狀態(tài)的邊緣觸發(fā)型D觸發(fā)器(D-FF)電路等。這些電路是眾所周知的技術(shù),所以省略詳細(xì)的說(shuō)明,這些電路的動(dòng)作速度是由晶體管的導(dǎo)通及截止時(shí)間決定的。特別地,在上述由反演電路對(duì)構(gòu)成的閂鎖電路的例中,動(dòng)作速度僅受到由 4 個(gè) MOSFET (Metal Oxide Semiconductor Field Effect Transistor)構(gòu)成的C-MOS (Comp I ementary-MOS )電路的開(kāi)關(guān)速度的制約,所以能夠?qū)崿F(xiàn)納秒級(jí)的電路動(dòng)作。但是,向這些閂鎖電路供給的電源一旦切斷,則其狀態(tài)不被保持而失去。如果是無(wú)論電源的開(kāi)斷狀態(tài)都存儲(chǔ)邏輯電路的所有閂鎖電路的邏輯狀態(tài)的非易失性閂鎖電路,則電源再次接入時(shí),能夠迅速地恢復(fù)為電源切斷緊之前的狀態(tài)。由此,即使用戶對(duì)電子制品執(zhí)行切斷電源這一行為,在電源的再次接入時(shí),也能夠完全恢復(fù)為以前的狀態(tài),不會(huì)暫時(shí)返回初期狀態(tài),而能夠進(jìn)行連續(xù)的電路動(dòng)作。此外,通過(guò)逐漸細(xì)微化的半導(dǎo)體工藝,LSI的節(jié)電化也同時(shí)進(jìn)步,但是隨著細(xì)微化,漏電流的抑制變得困難,僅靠工藝的細(xì)微化,LSI的節(jié)電化開(kāi)始出現(xiàn)了極限。因此,研究了如下的方法以LSI內(nèi)部的電路模塊為單位,對(duì)于未使用模塊電路,極細(xì)微地執(zhí)行電源的接通/切斷,從而實(shí)現(xiàn)節(jié)電化。但是,若切斷電源,則該模塊的邏輯狀態(tài)失去,所以在需要連續(xù)的處理的電路模塊中無(wú)法實(shí)施。對(duì)此,如果由上述的非易失性閂鎖電路構(gòu)成邏輯電路的所有寄存器和閂鎖電路,則能夠?qū)?yīng)于這樣的要求。但是,作為目前的現(xiàn)有技術(shù)中的非易失性閂鎖電路向LSI的應(yīng)用例,如同將浮動(dòng)門型存儲(chǔ)器元件(以下也稱為閃存器)作為FPGA (Field-Programmable Gate Arrays)或FPLD (Field-Programmable Logic Devices)的程序記錄存儲(chǔ)器來(lái)利用那樣,停留在向形成于與邏輯電路不同區(qū)域的存儲(chǔ)器區(qū)域的應(yīng)用。這是因?yàn)?,閃存器的信息刪除或?qū)懭胄枰?S級(jí)或其以上的時(shí)間,無(wú)法使閃存器的動(dòng)作周期與邏輯電路的動(dòng)作周期同步。假設(shè)在邏輯電路內(nèi)的閂鎖電路中單獨(dú)設(shè)置這些記錄元件的情況下,即使各閂鎖電路的動(dòng)作結(jié)束,向記錄元件的信息(閂鎖電路的狀態(tài)邏輯)的記錄尚未結(jié)束,影響邏輯電路的高速動(dòng)作性能。因此,為了確保邏輯電路的高速動(dòng)作,需要如下的處理將閃存器與邏輯電路分開(kāi)設(shè)置,在電源切斷前將邏輯電路內(nèi)的狀態(tài)轉(zhuǎn)送至閃存器,在該轉(zhuǎn)送結(jié)束的階段,將電源切斷。但是,發(fā)生突然的電源切斷的情況下,產(chǎn)生以下問(wèn)題來(lái)不及將邏輯電路內(nèi)的所有閂鎖狀態(tài)轉(zhuǎn)送到存儲(chǔ)器元件,從而無(wú)法記錄。此外,閃存器的寫入或刪除所要求的電壓與邏輯電路的電源電壓相t匕,通常非常高。因此,無(wú)法通過(guò)邏輯電路的輸出信號(hào)直接執(zhí)行閃存器的寫入動(dòng)作。因此,閃存器的寫入或刪除電壓除了從LSI外部供給或在LSI芯片的內(nèi)部生成,還需要專用的驅(qū)動(dòng)電路。進(jìn)而,一般閃存器的制造工序變得復(fù)雜,因此如果想要將邏輯電路和閃存器形成在同一基板上,工序非常復(fù)雜化。此外,構(gòu)成邏輯電路的晶體管的形成后,存在高溫的熱工序等,可能影響晶體管的性能。為了解決這樣的課題,近年來(lái),在構(gòu)成非易失性的閂鎖電路時(shí),提出了以下的方案。
      [第一以往例]首先,作為第一以往例,說(shuō)明使用了專利文獻(xiàn)I中記載的自旋閥型的存儲(chǔ)器元件的非易失性R鎖電路。自旋閥型存儲(chǔ)器元件也稱為MRAM (Magnetic Random AccessMemory)單元,是使用了電阻值隨著磁化的方向變化的磁電阻效應(yīng)(Magneto ResistiveEffect)的存儲(chǔ)器元件。磁電阻效應(yīng)中已知有異向磁電阻效應(yīng)(Anisotropic Magnetoresistance :AMR)、巨大磁電阻效應(yīng)(Giant Magneto resistance :GMR)、溝道磁電阻效應(yīng)(Tunnel Magneto resistance TMR)等。圖19A是第一以往例的非易失性閂鎖電路的電路構(gòu)成圖,圖19B是第一以往例的非易失性閂鎖電路的動(dòng)作時(shí)序圖。圖19A中記載的非易失性閂鎖電路600由讀出 閂鎖電路601和寫入電流生成電路602構(gòu)成。讀出·閂鎖電路601具有由P型M0SFET621及η型M0SFET622構(gòu)成的反演電路611、由 P 型 M0SFET623 及 η 型 M0SFET624 構(gòu)成的反演電路 612、ρ 型 M0SFET625 及 626、η 型M0SFET627、磁電阻元件MTJO及MTJl。此外,寫入電流生成電路602具有η型M0SFET628 632。在圖19Α中,對(duì)IN端子輸入數(shù)據(jù)信號(hào),對(duì)IN橫線端子輸入對(duì)IN端子輸入的數(shù)據(jù)的反轉(zhuǎn)信號(hào)。在該狀態(tài)下,如圖19Β所示,若使DATAGET端子在規(guī)定的期間從“L”變化為“H”,則η型M0SFET632導(dǎo)通,在DWL中電流i以與輸入數(shù)據(jù)對(duì)應(yīng)的方向流過(guò)。由此,磁電阻元件MTJO及MTJl的電阻變化,根據(jù)輸入數(shù)據(jù),一方變化為高電阻狀態(tài),另一方變化為低電阻狀態(tài)。然后,若使REFRESHN端子在規(guī)定的期間從“H”變化為“L”,則η型M0SFET627截止,P型M0SFET625及626導(dǎo)通。由此,節(jié)點(diǎn)nl和節(jié)點(diǎn)η2被暫時(shí)預(yù)充電為Vdd。然后,通過(guò)使REFRESHN端子再次返回“H”,n型M0SFET627導(dǎo)通,電流經(jīng)由磁電阻元件MTJO及MTJl流向GND。通過(guò)該電流,節(jié)點(diǎn)nl及節(jié)點(diǎn)n2的電位逐漸接近GND電位。這時(shí),磁電阻元件MTJO及MTJl中的電阻值較小的一方更快地放電,節(jié)點(diǎn)電位較快地降低。結(jié)果,由反演電路611及612的反演電路對(duì)的邏輯收斂,閂鎖電路復(fù)原為與磁電阻元件MTJO及MTJl的電阻關(guān)系相對(duì)應(yīng)的邏輯狀態(tài)。這樣,在專利文獻(xiàn)I中,通過(guò)使用了磁電阻元件的非易失性閂鎖電路600,能夠在邏輯電路內(nèi)單獨(dú)地配置非易失性閂鎖電路和觸發(fā)電路,此外,能夠進(jìn)行磁電阻元件的高速重寫,所以具有不會(huì)影響邏輯電路整體的動(dòng)作速度的效果。此外,公開(kāi)了在存儲(chǔ)元件的重寫等中,不需要與邏輯動(dòng)作所需的電壓不同的高電壓。[第二以往例]接著,作為第二以往例,說(shuō)明使用了非專利文獻(xiàn)I中記載的ReRAM (ResistiveRAM)單元的非易失性閂鎖電路。ReRAM單元是通過(guò)施加電應(yīng)力(主要是電脈沖),而電阻值變化的電阻變化元件。在非專利文獻(xiàn)I中,公開(kāi)了在銀(Ag)電極和鉬(Pt)電極之間加夾持有ZnCdS的電阻膜的元件。該以往例中的電阻變化元件通過(guò)從BE (Pt)電極向TE (Ag)電極流過(guò)電流這樣的施加,并且若超過(guò)規(guī)定的電壓電平則高電阻化,從TE電極向BE電極流過(guò)電流這樣的施加,并且若超過(guò)規(guī)定的電壓電平則低電阻化。通過(guò)將該元件如圖20那樣連接,構(gòu)成非易失性閂鎖電路。
      圖20是第二以往例的非易失性閂鎖電路的電路構(gòu)成圖。同圖中記載的非易失性閂鎖電路700具備電阻變化元件711及712。通常動(dòng)作時(shí)的電阻變化元件711和電阻變化元件712必定被重置為高電阻狀態(tài)。在通常動(dòng)作時(shí)的閂鎖動(dòng)作中,將Vctrl上拉(pull up)至Vdd,即使BL或BL_B是GND電平或Vdd電平,由于電阻變化元件711及712已經(jīng)處于高電阻狀態(tài),所以不發(fā)生電阻變化,執(zhí)行通常的閂鎖動(dòng)作。接著,將閂鎖電路的邏輯狀態(tài)儲(chǔ)存到電阻變化元件中的情況下,將Vctrl在規(guī)定的期間置為GND電平。由此,BL和BL_B中的、與“H”側(cè)連接的電阻變化元件變化為低電阻狀態(tài)。進(jìn)而,作為低電阻狀態(tài)存儲(chǔ)的閂鎖電路的邏輯信息,若將Vctrl上拉至Vdd,則處于低電阻狀態(tài)一方的電阻變化元件與另一方相比,電位更快地上升,所以低電阻狀態(tài)的電阻變化元件所連接的一方收斂為“H”,另一方收斂為“L”,邏輯信息復(fù)原。并且,為了返回通常的閂鎖動(dòng)作,若電阻變化元件處于低電阻狀態(tài)則耗電増大,所以需要將Vctrl端子提升至比Vdd大的電位,將低電阻狀態(tài)的電阻變化元件重置為高電阻狀態(tài)。這樣,根據(jù)非專利文獻(xiàn)I的例,公開(kāi)了僅追加電阻變化元件的2元件就實(shí)現(xiàn)了非易失性閂鎖電路,完全不影響通常的閂鎖動(dòng)作的速度。[第三以往例]接著,作為第三以往例,說(shuō)明使用了在專利文獻(xiàn)2及專利文獻(xiàn)3中舉出的ReRAM單元的非易失性閂鎖電路。圖21是說(shuō)明將第三以往例的非易失性閂鎖電路狀態(tài)存儲(chǔ)到電阻變化元件中的方法的電路示意圖。此外,圖22是在第三以往例的非易失性閂鎖電路中,從存儲(chǔ)在電阻變化元件中的電阻狀態(tài)恢復(fù)為原來(lái)的閂鎖狀態(tài)的方法的電路示意圖。在第三在先例中,為了存儲(chǔ)閂鎖狀態(tài),2個(gè)電阻變化元件成對(duì)使用。圖21中記載的非易失性閂鎖電路800是如下的交叉耦合型的閂鎖電路,即,反演電路821的輸出端子與反演電路822的輸入端子連接,反演電路822的輸出端子與反演電路821的輸入端子連接。此外,通過(guò)對(duì)開(kāi)關(guān)電路(未圖示)進(jìn)行切換,電阻變化元件811和電阻變化元件812經(jīng)由節(jié)點(diǎn)X及節(jié)點(diǎn)y連接。非易失性閂鎖電路800的狀態(tài)在節(jié)點(diǎn)X處于高電平、節(jié)點(diǎn)y處于低電平的情況下,在電阻變化元件811及812中朝向施加方向A所示的方向流過(guò)電流。這時(shí),構(gòu)成為電阻變化元件811的電阻值變化為高的狀態(tài)(稱為HR狀態(tài)或簡(jiǎn)稱為HR),電阻變化元件812變化為比該HR狀態(tài)的電阻值低的電阻狀態(tài)(稱為L(zhǎng)R狀態(tài)或簡(jiǎn)稱為L(zhǎng)R)。
      非易失性閂鎖電路800的狀態(tài)在節(jié)點(diǎn)y處于高電平、節(jié)點(diǎn)X處于低電平的情況下,在電阻變化元件811及812中朝向施加方向B所示的方向流過(guò)電流。這時(shí),構(gòu)成為電阻變化元件811變化為L(zhǎng)R狀態(tài),電阻變化元件812變化為HR狀態(tài),各個(gè)閂鎖電路狀態(tài)存儲(chǔ)在電阻變化元件中。另一方面,通過(guò)對(duì)開(kāi)關(guān)電路(未圖示)進(jìn)行切換,反演電路821及822的電源線如圖22所示那樣連接有電阻變化元件811及812。在該電路連接中,若同圖所示的電源端子A從OV上升至電源電壓VDD,則在電阻變化元件811為HR且電阻變化元件812為L(zhǎng)R的情況下,流過(guò)反演電路821的電流變少,流過(guò)反演電路822的電流變多。由此,反演電路821的輸出比反演電路822的輸出更快地啟動(dòng),所以將節(jié)點(diǎn)y置為高電平并且使節(jié)點(diǎn)X收斂為低電平,恢復(fù)原來(lái)的閂鎖狀態(tài)。此外,相反,在電阻變化元件811為L(zhǎng)R且電阻變化元件812為HR的情況下,流過(guò)反演電路821的電流變多,流過(guò)反演電路822的電流變少。由此,反演電路822的輸出比反演電路821的輸出更快地啟動(dòng),所以將節(jié)點(diǎn)X置為高電平,并且使節(jié)點(diǎn)y收斂為低電平,恢復(fù)原來(lái)的閂鎖狀態(tài)。這樣,根據(jù)第三以往例的構(gòu)成,通過(guò)開(kāi)關(guān)電路將電阻變化元件從閂鎖電路分離,完全不影響通常的閂鎖動(dòng)作的速度。此外,從電阻變化元件讀取電阻狀態(tài)、而恢復(fù)為原來(lái)的閂鎖狀態(tài)的情況的電壓較小,恢復(fù)后不會(huì)對(duì)電阻變化元件施加電壓的應(yīng)力,所以能夠較大地改善元件的耐性。此外,作為電阻變化元件的單元構(gòu)造的特征,在專利文獻(xiàn)4中公開(kāi)了 通過(guò)電阻變化元件中含有的氧化物層為第一氧含有率的第一氧化物層和比該第一氧化物層的氧含有率高的第二氧化物層的層疊構(gòu)造來(lái)構(gòu)成,決定電壓施加的方向和電阻變化的方向。此外,在專利文獻(xiàn)5中公開(kāi)了,電阻變化元件所使用的電極材料使用標(biāo)準(zhǔn)電極電位較高和較低的材料,決定電壓施加的方向和電阻變化的方向。進(jìn)而,在專利文獻(xiàn)6中記載了,在需要電阻變化元件的穩(wěn)定的電阻變化動(dòng)作的情況下,將電阻變化元件和負(fù)載電阻串聯(lián)連接,并在變化為L(zhǎng)R狀態(tài)時(shí)和變化為HR狀態(tài)時(shí),對(duì)負(fù)載電阻的負(fù)載特性進(jìn)行切換,變化為L(zhǎng)R狀態(tài)時(shí)的負(fù)載電阻大于變化為HR狀態(tài)時(shí)的負(fù)載電阻,在變化為L(zhǎng)R狀態(tài)時(shí)進(jìn)行電流限制。在先技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)I :日本特開(kāi)2003-157671號(hào)公報(bào)專利文獻(xiàn)2 :日本特開(kāi)2008-85770號(hào)公報(bào)專利文獻(xiàn)3 國(guó)際公開(kāi)第2009-060625號(hào)專利文獻(xiàn)4 國(guó)際公開(kāi)第2008-149484號(hào)專利文獻(xiàn)5 國(guó)際公開(kāi)第2009-050833號(hào)專利文獻(xiàn)6 :國(guó)際公開(kāi)第2006-137111號(hào)非專利文獻(xiàn)
      非專利文獻(xiàn)I :“Nonvolatile SRAM Cell”, IEEE 2006,1-4244-0439-8/06發(fā)明的概要發(fā)明所要解決的技術(shù)問(wèn)題但是,在作為第一以往例舉出的專利文獻(xiàn)I的非易失性閂鎖電路中,雖然將高速動(dòng)作作為效果來(lái)敘述,但是從數(shù)據(jù)的輸入到輸出為止,不僅是MOSFET的開(kāi)關(guān)延遲,還有向磁電阻元件的寫入和讀出動(dòng)作,所以電路動(dòng)作速度比通常的邏輯電路慢。進(jìn)而,為了讀出從元件寫入的信息,產(chǎn)生OUT和作為其反轉(zhuǎn)的OUT橫線輸出一起變?yōu)椤癏”電平這樣的短時(shí)脈沖(glitch)。這樣的短時(shí)脈沖在構(gòu)成時(shí)鐘同步的邏輯電路時(shí),成為誤動(dòng)作的原因,并不優(yōu)選。此外,需要作為數(shù)據(jù)的寫入用控制信號(hào)的DATAGET和作為數(shù)據(jù)輸出(讀出)用控制信號(hào)的REFRESHN這2個(gè)控制線的時(shí)間分割控制,所以考慮DATAGET及REFRESHN動(dòng)作的時(shí)間余裕的情況下,也成為阻礙高速動(dòng)作的因素。并且,由于在每個(gè)閂鎖動(dòng)作中發(fā)生電阻變化元件的重寫,所以可能導(dǎo)致對(duì)于電阻變化元件的重寫耐性的壽命的劣化。此外,在作為第二以往例舉出的非專利文獻(xiàn)I的非易失性閂鎖電路中,用于非易失性的電路要素對(duì)通常的閂鎖動(dòng)作完全沒(méi)有影響,所以由晶體管的開(kāi)關(guān)速度決定的高速動(dòng)作是可能的。但是,為了存儲(chǔ)閂鎖電路的狀態(tài),不僅是向電阻變化元件的狀態(tài)寫入和從存儲(chǔ)的電阻變化元件讀出狀態(tài)的恢復(fù)動(dòng)作,還需要使電阻變化元件全部成為高電阻狀態(tài)的重置動(dòng)作。此外,在將數(shù)據(jù)輸入線通過(guò)電阻變化元件上拉的構(gòu)成中,為了插入全部閂鎖電路的信號(hào)線而固定地流過(guò)電流,耗電可能增大。并且,為了一次對(duì)大量的閂鎖電路執(zhí)行重置動(dòng)作,需要對(duì)處于低電阻狀態(tài)的多個(gè)電阻變化元件施加電壓而流過(guò)電流的強(qiáng)力的驅(qū)動(dòng)電路。進(jìn)而,在通常的閂鎖動(dòng)作中,與處于“L”電平的輸入端子側(cè)連接的電阻變化元件始終被施加Vdd的電壓,持續(xù)施加極高的應(yīng)力。一般來(lái)說(shuō),在電阻變化元件中,例如若繼續(xù)施加高電阻化電壓,則該電阻變化元件逐漸向高電阻變化。這樣,即使接著對(duì)該電阻變化元件施加用于低電阻化的電壓,也不會(huì)低電阻化,即產(chǎn)生所謂的電阻狀態(tài)的壓印(imprint)現(xiàn)象。進(jìn)而,在作為第三以往例舉出的專利文獻(xiàn)2及專利文獻(xiàn)3的閂鎖電路中,需要將串聯(lián)連接的2個(gè)電阻變化元件重寫,所以作為施加電壓,需要在使HR變化的電壓上加上使LR變化的電壓,產(chǎn)生閂鎖電路的電源電壓的増加、或電源生成電路的増加這樣的缺點(diǎn)。此外,在恢復(fù)動(dòng)作中,由于利用閂鎖電路的電源接入的過(guò)渡響應(yīng),在同時(shí)進(jìn)行多個(gè)閂鎖電路的電源接入的情況下,電源電壓紊亂,可能影響穩(wěn)定的恢復(fù)動(dòng)作。此外,根據(jù)電阻變化元件的種類不同,如專利文獻(xiàn)6所示,盡管需要根據(jù)電阻變化元件的重寫方向來(lái)進(jìn)行電流限制,但是在使用電阻變化元件的非易失性閂鎖電路中,在示出電阻變化動(dòng)作中的電流限制的具體方案的在先例中沒(méi)有公開(kāi)。特別地,上述第三以往例的情況下,對(duì)串聯(lián)連接的2個(gè)電阻變化元件中的、處于HR狀態(tài)的電阻變化元件分配較多的電壓。例如,若使圖21中記載的電阻變化元件811為HR狀態(tài)、使電阻變化元件812為L(zhǎng)R狀態(tài),則最初對(duì)電阻變化元件811分配幾乎全部電壓成分。在此,若電阻變化元件811開(kāi)始向LR狀態(tài)變化,則伴隨與此,對(duì)電阻變化元件812分配電壓成分。但是,對(duì)電阻變化元件812分配電壓成分的同時(shí),電阻變化元件811的兩端電壓急速降低,到達(dá)通常的LR狀態(tài)之前,有時(shí)電阻變化中斷。即,從HR狀態(tài)變化為L(zhǎng)R狀態(tài)時(shí),雖然另一方的處于LR狀態(tài)的電阻變化元件作為負(fù)載電阻動(dòng)作,但是該另一方的負(fù)載電阻也變化,所以產(chǎn)生電阻變化不穩(wěn)定的問(wèn)題。綜上所述,上述的以往例具有閂鎖動(dòng)作的高速化、電阻變化元件的長(zhǎng)壽命化、動(dòng)作電壓的低電壓化及穩(wěn)定性的課題,都無(wú)法同時(shí)解決上述課題。

      發(fā)明內(nèi)容
      本發(fā)明是鑒于上述課題而做出的,其目的在于,提供一種非易失性閂鎖電路及非易失性觸發(fā)電路,能夠高速且高可靠性地執(zhí)行穩(wěn)定的閂鎖狀態(tài)的存儲(chǔ)和復(fù)原。解決技術(shù)問(wèn)題所采用的技術(shù)手段為了解決上述課題,本發(fā)明的一形態(tài)的非易失性閂鎖電路具有第一邏輯反轉(zhuǎn)電路;第二邏輯反轉(zhuǎn)電路,輸入端子與所述第一邏輯反轉(zhuǎn)電路的輸出端子連接,輸出端子與所述第一邏輯反轉(zhuǎn)電路的輸入端子連接;第一晶體管,具有第一端子、第二端子及第一控制端子,通過(guò)所述第一控制端子的電壓,對(duì)所述第一端子和所述第二端子之間的導(dǎo)通狀態(tài)進(jìn)行控制;第二晶體管,具有第三端子、第四端子及第二控制端子,通過(guò)所述第二控制端子的電壓,對(duì)所述第三端子和所述第四端子之間的 導(dǎo)通狀態(tài)進(jìn)行控制;以及電阻變化元件,是用第一及第二電極夾持由氧缺乏型的過(guò)渡金屬氧化物構(gòu)成的氧化物層的構(gòu)造;所述第一晶體管的所述第一端子和所述電阻變化元件的所述第一電極經(jīng)由第一節(jié)點(diǎn)連接,所述第二晶體管的所述第四端子和所述電阻變化元件的所述第二電極經(jīng)由第二節(jié)點(diǎn)連接,所述第一邏輯反轉(zhuǎn)電路的所述輸出端子和所述第一晶體管的所述第二端子經(jīng)由第三節(jié)點(diǎn)連接,所述第二邏輯反轉(zhuǎn)電路的所述輸出端子和所述第二晶體管的所述第三端子經(jīng)由第四節(jié)點(diǎn)連接,所述電阻變化元件,在電流從所述第一電極向所述第二電極流動(dòng)的方向,在所述第一電極和所述第二電極之間施加比規(guī)定的第一電壓大的電壓,從而向第一電阻狀態(tài)推移,在電流從所述第二電極向所述第一電極流動(dòng)的方向,在所述第一電極和所述第二電極之間施加比規(guī)定的第二電壓大的電壓,從而向電阻值比所述第一電阻狀態(tài)大的第二電阻狀態(tài)推移,在從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí)流過(guò)所述電阻變化元件的第一電流的絕對(duì)值,t匕從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí)流過(guò)所述電阻變化元件的第二電流的絕對(duì)值小。發(fā)明的效果根據(jù)本發(fā)明的構(gòu)成,能夠在邏輯電路內(nèi)任意地配置非易失性閂鎖電路和非易失性觸發(fā)電路。此外,應(yīng)用了本發(fā)明的非易失性閂鎖電路和非易失性觸發(fā)電路的邏輯電路整體的動(dòng)作速度僅受到晶體管的開(kāi)關(guān)性能的制約,完全不會(huì)由于非易失性功能追加而受到影響。此外,在作為非易失性閂鎖電路和非易失性觸發(fā)電路的存儲(chǔ)元件的電阻變化元件中記錄邏輯狀態(tài)的信息時(shí),不需要閃存器那樣的較高的電壓。


      圖I是表示具有本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的電阻變化元件的概略構(gòu)成的一例的元件構(gòu)成圖。圖2A是表示本發(fā)明的實(shí)施方式I的電阻變化元件的電流-電壓特性的一例的圖表。圖2B是用于說(shuō)明圖2A中記載的電阻變化元件的電流_電壓特性中的負(fù)電壓特性的電壓施加狀態(tài)的圖。圖2C是用于說(shuō)明圖2A中記載的電阻變化元件的電流-電壓特性中的正電壓特性的電壓施加狀態(tài)的圖。圖3是本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的電路構(gòu)成圖。圖4是本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的模塊構(gòu)成圖。圖5A是用于說(shuō)明本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的狀態(tài)存儲(chǔ)(store)動(dòng)作中的HR狀態(tài)的寫入的圖。圖5B是用于說(shuō)明本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的狀態(tài)存儲(chǔ)(store)動(dòng)作中的LR狀態(tài)的寫入的圖。圖6A是表示圖2C的施加狀態(tài)B中的向電阻變化元件的寫入動(dòng)作的電路圖。圖6B是表示圖2B的施加狀態(tài)A中的向電阻變化元件的寫入動(dòng)作的電路圖。圖7是在電阻變化元件的電流-電壓特性中,將施加電流限制的各晶體管的負(fù)載電阻線重疊描繪的圖表。圖8是在本發(fā)明的實(shí)施方式I的非易失性閂鎖電路中,根據(jù)存儲(chǔ)在電阻變化元件中的電阻值恢復(fù)閂鎖電路的邏輯狀態(tài)的讀出(恢復(fù))動(dòng)作時(shí)的模塊構(gòu)成圖。
      圖9A是用于說(shuō)明在本發(fā)明的實(shí)施方式I的非易失性閂鎖電路中,電阻變化元件為HR狀態(tài)、節(jié)點(diǎn)I為高電平、節(jié)點(diǎn)2為低電平時(shí)的讀出動(dòng)作的圖。圖9B是用于說(shuō)明在本發(fā)明的實(shí)施方式I的非易失性閂鎖電路中,電阻變化元件為HR狀態(tài)、節(jié)點(diǎn)I為低電平、節(jié)點(diǎn)2為高電平時(shí)的讀出動(dòng)作的圖。圖9C是用于說(shuō)明在本發(fā)明的實(shí)施方式I的非易失性閂鎖電路中,電阻變化元件為L(zhǎng)R狀態(tài)、節(jié)點(diǎn)I為高電平、節(jié)點(diǎn)2為低電平時(shí)的讀出動(dòng)作的圖。圖9D是用于說(shuō)明在本發(fā)明的實(shí)施方式I的非易失性閂鎖電路中,電阻變化元件為L(zhǎng)R狀態(tài)、節(jié)點(diǎn)I為低電平、節(jié)點(diǎn)2為高電平時(shí)的讀出動(dòng)作的圖。圖10是表示本發(fā)明的實(shí)施方式I的變形例的非易失性閂鎖電路的電路構(gòu)成圖。圖IlA是節(jié)點(diǎn)4的布線電容C2比節(jié)點(diǎn)3的布線電容Cl大的構(gòu)成中的、HR寫入時(shí)及LR讀出時(shí)的在電阻變化元件中產(chǎn)生的電壓振幅的波形圖。圖IlB是節(jié)點(diǎn)4的布線電容C2比節(jié)點(diǎn)3的布線電容Cl小的構(gòu)成中的、HR寫入時(shí)及HR讀出時(shí)的在電阻變化元件中產(chǎn)生的電壓振幅的波形圖。圖IlC是不限于節(jié)點(diǎn)4的布線電容C2和節(jié)點(diǎn)3的布線電容Cl的大小關(guān)系的構(gòu)成中的、LR寫入時(shí)及LR讀出時(shí)的在電阻變化元件中產(chǎn)生的電壓振幅的波形圖。圖12是向從上部電極向下部電極的電流方向施加電壓時(shí),使用HR化的電阻變化元件的情況下的、抑制噪音的發(fā)生的布局圖。圖13是向從下部電極向上部電極的電流方向施加電壓時(shí),使用HR化的電阻變化元件的情況下的、抑制噪音的發(fā)生的布局圖。圖14是本發(fā)明的實(shí)施方式2的非易失性閂鎖電路的電路構(gòu)成圖。圖15A是表示向本發(fā)明的實(shí)施方式2的電阻變化元件的HR寫入動(dòng)作的電路圖。圖15B是表示向本發(fā)明的實(shí)施方式2的電阻變化元件的LR寫入動(dòng)作的電路圖。圖16是在電阻變化元件的電流-電壓特性中,將施加電流限制的各晶體管的負(fù)載電阻線重疊描繪的圖表。圖17A是本發(fā)明的實(shí)施方式3的非易失性觸發(fā)電路的電路構(gòu)成圖。圖17B是表示本發(fā)明的實(shí)施方式3的非易失性觸發(fā)電路的邏輯表的圖。是圖18A表示本發(fā)明的實(shí)施方式3的變形例的非易失性觸發(fā)電路的電路構(gòu)成圖。圖18B是表示本發(fā)明的實(shí)施方式3的變形例的非易失性觸發(fā)電路的邏輯表的圖。圖19A是第一以往例的非易失性閂鎖電路的電路構(gòu)成圖。圖19B是第一以往例的非易失性閂鎖電路的動(dòng)作時(shí)序圖。
      圖20是第二以往例的非易失性閂鎖電路的電路構(gòu)成圖。圖21是用于說(shuō)明第三以往例的將閂鎖電路的狀態(tài)存儲(chǔ)到電阻變化元件的方法的電路構(gòu)成示意圖。圖22是用于說(shuō)明在第三以往例的閂鎖電路中,根據(jù)存儲(chǔ)在電阻變化元件中的電阻狀態(tài)恢復(fù)原來(lái)的閂鎖狀態(tài)的方法的電路構(gòu)成圖。
      具體實(shí)施例方式前述的以往的非易失性閂鎖電路都無(wú)法同時(shí)解決以下的課題。課題I :閂鎖動(dòng)作的動(dòng)作速度無(wú)法與單體的閂鎖電路同等程度地高速化。課題2 :由于對(duì)每個(gè)閂鎖動(dòng)作重寫電阻變化元件,元件壽命變短。課題3 :未施加與適于重寫和讀出的電壓值及時(shí)間對(duì)應(yīng)的電壓,元件壽命變短。·課題4:由于是將多個(gè)電阻變化元件串聯(lián)連接的構(gòu)成,重寫電壓無(wú)法低電壓化。課題5 :沒(méi)有在電阻變化時(shí)進(jìn)行電流限制的構(gòu)成,所以電阻變化不穩(wěn)定。為了解決上述課題,本發(fā)明的一形態(tài)的非易失性閂鎖電路的特征在于,具有第一邏輯反轉(zhuǎn)電路;第二邏輯反轉(zhuǎn)電路,輸入端子與所述第一邏輯反轉(zhuǎn)電路的輸出端子連接,輸出端子與所述第一邏輯反轉(zhuǎn)電路的輸入端子連接;第一晶體管,具有第一端子、第二端子及第一控制端子,通過(guò)所述第一控制端子的電壓,對(duì)所述第一端子和所述第二端子之間的導(dǎo)通狀態(tài)進(jìn)行控制;第二晶體管,具有第三端子、第四端子及第二控制端子,通過(guò)所述第二控制端子的電壓,對(duì)所述第三端子和所述第四端子之間的導(dǎo)通狀態(tài)進(jìn)行控制;以及電阻變化元件,是用第一及第二電極夾持由氧缺乏型的過(guò)渡金屬氧化物構(gòu)成的氧化物層的構(gòu)造;所述第一晶體管的所述第一端子和所述電阻變化元件的所述第一電極經(jīng)由第一節(jié)點(diǎn)連接,所述第二晶體管的所述第四端子和所述電阻變化元件的所述第二電極經(jīng)由第二節(jié)點(diǎn)連接,所述第一邏輯反轉(zhuǎn)電路的所述輸出端子和所述第一晶體管的所述第二端子經(jīng)由第三節(jié)點(diǎn)連接,所述第二邏輯反轉(zhuǎn)電路的所述輸出端子和所述第二晶體管的所述第三端子經(jīng)由第四節(jié)點(diǎn)連接,所述電阻變化元件,在電流從所述第一電極向所述第二電極流動(dòng)的方向,在所述第一電極和所述第二電極之間施加比規(guī)定的第一電壓大的電壓,從而向第一電阻狀態(tài)推移,在電流從所述第二電極向所述第一電極流動(dòng)的方向,在所述第一電極和所述第二電極之間施加比規(guī)定的第二電壓大的電壓,從而向電阻值比所述第一電阻狀態(tài)大的第二電阻狀態(tài)推移,在從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí)流過(guò)所述電阻變化元件的第一電流的絕對(duì)值,比從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí)流過(guò)所述電阻變化元件的第二電流的絕對(duì)值小。根據(jù)這樣的構(gòu)成,通過(guò)將晶體管的控制端子例如設(shè)為接地電位,由邏輯反轉(zhuǎn)電路構(gòu)成的閂鎖動(dòng)作部和由晶體管及電阻變化元件構(gòu)成的狀態(tài)存儲(chǔ)部被電切斷,上述閂鎖動(dòng)作部能夠與上述狀態(tài)存儲(chǔ)部獨(dú)立地動(dòng)作。因此,解決了前述的課題1,閂鎖動(dòng)作的動(dòng)作速度能夠與沒(méi)有狀態(tài)存儲(chǔ)部的單體的閂鎖電路同等程度地高速動(dòng)作。此外,作為閂鎖電路的邏輯狀態(tài),在第三節(jié)點(diǎn)(節(jié)點(diǎn)I)為高電平,第四節(jié)點(diǎn)(節(jié)點(diǎn)2 )為低電平,對(duì)控制端子施加寫入電壓而驅(qū)動(dòng)電阻變化元件的情況下,第一晶體管作為電流限制元件動(dòng)作。此外,在第三節(jié)點(diǎn)(節(jié)點(diǎn)I)為低電平,第四節(jié)點(diǎn)(節(jié)點(diǎn)2)為高電平,對(duì)控制端子施加寫入電壓而驅(qū)動(dòng)電阻變化元件的情況下,第二晶體管作為電流限制元件動(dòng)作。由此,解決了課題5。此外,通過(guò)上述控制端子能夠自如地進(jìn)行寫入控制,所以不對(duì)每個(gè)閂鎖動(dòng)作重寫電阻變化元件,在重寫時(shí)僅施加需要的電壓和時(shí)間,解決了前述的課題2及課題3,能夠進(jìn)行穩(wěn)定的重寫動(dòng)作。進(jìn)而,用于閂鎖電路的邏輯狀態(tài)的存儲(chǔ)的電阻變化元件為I個(gè),所以解決了前述的課題4,能夠低電壓化為與使用的電阻變化元件相對(duì)應(yīng)的最小限的重寫電壓。此外,在優(yōu)選的形態(tài)中,還具備加法放大電路,檢測(cè)所述第一節(jié)點(diǎn)的電位和所述第二節(jié)點(diǎn)的電位的加法值,所述加法放大電路在所述電阻變化元件從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí),或者所述電阻變化元件從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí),將對(duì)所述第一控制端子及所述第二控制端子分別施加的電壓分別作為第一寫入電壓及第二寫入電壓時(shí),在對(duì)所述第一控制端子及所述第二控制端子分別施加絕對(duì)值比所述第一寫入電壓及所述第二寫入電壓小的讀出電壓的情況下,根據(jù)所述加法值,向所述第三節(jié)點(diǎn)或所述第四節(jié)點(diǎn)輸出表示由所述第一及所述第二邏輯反轉(zhuǎn)電路構(gòu)成的閂鎖動(dòng)作部的邏輯狀態(tài)的高電平的電壓或低電平的電壓,從而從存儲(chǔ)在所述電阻變化元件中的電阻狀態(tài),恢復(fù)所述閂鎖動(dòng)作部的邏輯狀態(tài)。由此,如第三以往例中所說(shuō)明,從電阻變化元件的電阻狀態(tài)復(fù)原為原來(lái)的閂鎖狀態(tài)時(shí),不使用電源啟動(dòng)的不穩(wěn)定的過(guò)渡期間,所以閂鎖狀態(tài)的恢復(fù)動(dòng)作穩(wěn)定。此外,將讀出所需的、并且應(yīng)力較小的低電壓僅施加必要時(shí)間,所以也解決了前述的課題3中的讀出時(shí)的課題,能夠?qū)崿F(xiàn)極穩(wěn)定的復(fù)原動(dòng)作。此外,在優(yōu)選的形態(tài)中,具備寫入電路,使所述電阻變化元件從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí),或者從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí),對(duì)所述第一控制端子施加第一寫入電壓,對(duì)所述第二控制端子施加絕對(duì)值比所述第一寫入電壓大的第二寫入電壓。 由此,將閂鎖電路的邏輯狀態(tài)寫入電阻變化元件的情況下,在變化為作為第二電阻狀態(tài)的HR狀態(tài)時(shí),第二晶體管作為電流限制元件動(dòng)作,在變化為作為第一電阻狀態(tài)的LR狀態(tài)時(shí),第一晶體管作為電流限制元件動(dòng)作。即使第一晶體管的柵極寬度和第二晶體管的柵極寬度處于相等的關(guān)系,通過(guò)設(shè)為第一寫入電壓 < 第二寫入電壓的關(guān)系,能夠防止電阻變化元件被寫入為超過(guò)第二晶體管的驅(qū)動(dòng)能力這樣的異常的低電阻值。因此,能夠使處于LR狀態(tài)的電阻變化元件可靠地變化為HR狀態(tài)。因此,使用晶體管的柵極寬度相同的晶體管也解決了前述的課題5,能夠穩(wěn)定地維持良好的電阻變化動(dòng)作,提供存儲(chǔ)動(dòng)作的可靠性非常高的非易失性閂鎖電路。此外,在優(yōu)選的形態(tài)中,具備寫入電路,在使所述電阻變化元件從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí),對(duì)所述第一控制端子及所述第二控制端子施加第三寫入電壓,在從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí),對(duì)所述第一控制端子及所述第二控制端子施加絕對(duì)值比所述第三寫入電壓大的第四寫入電壓。由此,能夠使用最小尺寸的晶體管來(lái)構(gòu)成H鎖電路。此外,在優(yōu)選的形態(tài)中,具備寫入電路,使所述電阻變化元件從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí),或者從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí),對(duì)所述第一控制端子及所述第二控制端子施加第五寫入電壓,所述第一晶體管的柵極寬度比所述第二晶體管的柵極寬度小。由此,使電阻變化元件從LR狀態(tài)變化為HR狀態(tài)時(shí),第二晶體管作為負(fù)載電阻動(dòng)作,此外,使電阻變化元件從HR狀態(tài)變化為L(zhǎng)R狀態(tài)時(shí),第一晶體管作為負(fù)載電阻動(dòng)作。對(duì)第一控制端子及第二控制端子輸入了相等的第五寫入電壓,但是根據(jù)柵極寬度的不同,第一晶體管的導(dǎo)通電阻比第二晶體管的導(dǎo)通電阻大。因此,能夠防止電阻變化元件被寫入為超過(guò)第二晶體管的驅(qū)動(dòng)能力這樣的異常的低電阻值。因此,能夠使處于LR狀態(tài)的電阻變化元件通過(guò)第二晶體管可靠地變化為HR狀態(tài)。由此,通過(guò)僅一個(gè)控制線的控制,解決了前述的課題5,穩(wěn)定地維持良好的電阻變化動(dòng)作,能夠提供存儲(chǔ)動(dòng)作的可靠性非常高的非易失性閂鎖電路。此外,在優(yōu)選的形態(tài)中,在所述第一節(jié)點(diǎn)和接地端子之間連接電容性負(fù)載,以使與所述第一節(jié)點(diǎn)連接的電容性負(fù)載的值成為與所述第二節(jié)點(diǎn)連接的電容性負(fù)載的值以上?;蛘?,與所述第二節(jié)點(diǎn)連接的布線的布線長(zhǎng)度為與所述第一節(jié)點(diǎn)連接的布線的布線長(zhǎng)度以下。由此,能夠抑制HR狀態(tài)的讀出時(shí)的電阻變化元件的兩端電壓的波形逸出(overshoot)這樣的噪音的發(fā)生。因此,避免了從HR狀態(tài)向LR狀態(tài)的誤動(dòng)作,實(shí)現(xiàn)了穩(wěn)定 的邏輯狀態(tài)的復(fù)原動(dòng)作。此外,在優(yōu)選的形態(tài)中,所述氧化物層包含由第一過(guò)渡金屬構(gòu)成的第一氧化物層和由第二過(guò)渡金屬構(gòu)成的第二氧化物層的層疊構(gòu)造,所述第一氧化物層的氧缺乏度比所述第二氧化物層的氧缺乏度大,所述第二電極和所述第二氧化物層相接,所述第一電極和所述第一氧化物層相接。由此,通過(guò)向電流從第二電極流向第一電極的方向施加電壓,電阻變化元件向相當(dāng)于第一電阻值的高電阻狀態(tài)遷移。相反,通過(guò)向電流從第一電極流向第二電極的方向施加電壓,電阻變化元件向相當(dāng)于比上述第一電阻值低的電阻值的低電阻狀態(tài)遷移。此外,在優(yōu)選的形態(tài)中,所述第一氧化物層是具有以TaOx(其中0.8< X < I. 9)表示的組成的鉭氧化物層。此外,在優(yōu)選的形態(tài)中,所述第二氧化物層是具有以TaOy (其中2. I < y)表示的組成的第二鉭氧化物層。由此,為了追加非易失性的功能而追加的電阻變化元件由鉭氧化物形成。Ta是以作為其氮化物的TaN或作為氧化物的Ta2O5等,已經(jīng)在半導(dǎo)體工藝中應(yīng)用的材料。鉭氧化物能夠在從室溫到比較低溫的處理中形成。即,在形成電阻變化元件的工序中,不存在具有較高處理溫度的熱工序,不會(huì)影響晶體管的性能。此外,不需要與邏輯電路區(qū)域分開(kāi)地形成記錄狀態(tài)的存儲(chǔ)器單元陣列區(qū)域。因此,將構(gòu)成邏輯電路的晶體管形成在半導(dǎo)體基板上之后,能夠?qū)㈦娮枳兓纬稍诓迦宇^的一部分的布線層上,所以不會(huì)影響邏輯電路中的集成化及細(xì)微化。此外,在優(yōu)選的形態(tài)中,所述第二電極的材料的標(biāo)準(zhǔn)電極電位比所述第一電極的材料高。由此,將電阻變化元件寫入為HR狀態(tài)之后,即使為了恢復(fù)閂鎖電路的狀態(tài)而執(zhí)行恢復(fù)動(dòng)作,也不會(huì)發(fā)生使處于HR狀態(tài)的電阻變化元件變?yōu)長(zhǎng)R狀態(tài)那樣的噪音,能夠提供數(shù)據(jù)保持的可靠性較高的非易失性閂鎖電路。此外,本發(fā)明的一形態(tài)的非易失性觸發(fā)電路是具備上述記載的非易失性閂鎖電路的非易失性觸發(fā)電路,其特征在于,所述第一及所述第二邏輯反轉(zhuǎn)電路分別是具備至少2以上的輸入端子的第一 NAND柵極電路及第二 NAND柵極電路,所述第一 NAND柵極電路的輸出端子和所述第二NAND柵極電路的輸入端子的I個(gè)經(jīng)由所述第三節(jié)點(diǎn)連接,所述第二NAND柵極電路的輸出端子和所述第一 NAND柵極電路的輸入端子的I個(gè)經(jīng)由所述第四節(jié)點(diǎn)連接,所述第一 NAND柵極電路的所述輸出端子和所述第一晶體管的所述第二端子經(jīng)由所述第三節(jié)點(diǎn)連接,所述第二 NAND柵極電路的所述輸出端子和所述第二晶體管的所述第四端子經(jīng)由所述第四節(jié)點(diǎn)連接?;蛘咭部梢允?,本發(fā)明的一形態(tài)的非易失性觸發(fā)電路是具備上述記載的非易失性閂鎖電路的非易失性觸發(fā)電路,所述第一及所述第二邏輯反轉(zhuǎn)電路分別是具備至少2輸入以上的輸入端子的第一 NOR柵極電路及第二 NOR柵極電路,所述第一 NOR柵極電路的輸出端子和所述第二 NOR柵極電路的輸入端子的I個(gè)經(jīng)由所述第三節(jié)點(diǎn)連接,所述第二 NOR柵極電路的輸出端子和所述第一 NOR柵極電路的輸入端子的I個(gè)經(jīng)由所述第四節(jié)點(diǎn)連接,所
      述第一 NOR柵極電路的所述輸出端子和所述第一晶體管的所述第二端子經(jīng)由所述第三節(jié)點(diǎn)連接,所述第二 NOR柵極電路的所述輸出端子和所述第二晶體管的所述第四端子經(jīng)由所述第四節(jié)點(diǎn)連接。根據(jù)這些構(gòu)成,能夠提供一種非易失性觸發(fā)電路,解決了前述的課題I 5的全部,具有高速且高可靠性的數(shù)據(jù)保持能力,能夠極穩(wěn)定地記錄及恢復(fù)觸發(fā)電路的數(shù)據(jù)閂鎖狀態(tài)。以下,參照

      本發(fā)明的實(shí)施方式。另外,以下的各實(shí)施方式所示的膜厚、電阻及電壓等的數(shù)值只是作為具體例的一例,不限于這些數(shù)值。(實(shí)施方式I)[電阻變化元件的構(gòu)成]首先,說(shuō)明在本發(fā)明的非易失性閂鎖電路及觸發(fā)電路中使用的電阻變化元件。圖I是表示具有本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的電阻變化元件的概略構(gòu)成的一例的元件構(gòu)成圖。同圖中記載的電阻變化元件500形成于包含一般的CMOS晶體管的半導(dǎo)體工藝構(gòu)造上,例如使用半導(dǎo)體基板上的插塞層507連接。此外,通過(guò)源極/漏極區(qū)域506及柵極氧化膜層505在基板上構(gòu)成MOS晶體管。電阻變化元件500具備作為第一電極的第一電極層501,形成在金屬布線層508上;作為第二電極的第二電極層504 ;以及第一電阻變化層502及第二電阻變化層503,被第一電極層501及第二電極層504夾持。在本實(shí)施方式中,第一電阻變化層502是由第一過(guò)渡金屬構(gòu)成的氧缺乏型的第一氧化物層,例如是氧含有率較低的第一鉭氧化物層。氧缺乏型的氧化物層的定義在后面敘述。此外,第二電阻變化層503是由第二過(guò)渡金屬構(gòu)成的第二氧化物層,例如是形成在上述第一鉭氧化物層上的、氧含有率高于上述第一鉭氧化物層的第二鉭氧化物層。通過(guò)采用這樣的構(gòu)成,能夠促進(jìn)第二電阻變化層503內(nèi)的氧化還原反應(yīng),穩(wěn)定地發(fā)生電阻變化。另外,在圖I中,在作為第二層的插塞層507中配置有電阻變化元件500,但是不限于此,可以根據(jù)半導(dǎo)體工藝來(lái)適當(dāng)?shù)刈兏鼮樽罴训呐渲眉靶螤睿⑶译娮枳兓臉?gòu)造也可以變更層配置的順序,或者為了改善層間的密接性而插入密接層等。第一電極層501及第二電極層504的材料例如使用Pt (鉬)、Ir (銥)、Pd (鈕)、W(鎢)、Cu (銅)、A1 (鋁)、TiN (氮化鈦)、TaN (氮化鉭)及TiAlN (氮化鈦鋁)等。
      與第二電阻變化層503相接的第二電極層504的材料的標(biāo)準(zhǔn)電極電位優(yōu)選為比構(gòu)成第二電阻變化層503的過(guò)渡金屬的標(biāo)準(zhǔn)電極電位高。此外,與第一電阻變化層502相接的第一電極層501的材料的標(biāo)準(zhǔn)電極電位優(yōu)選為比第二電極層504的材料的標(biāo)準(zhǔn)電極電位小,并且比構(gòu)成第一電阻變化層502的過(guò)渡金屬的標(biāo)準(zhǔn)電極電位小。這是因?yàn)?,?biāo)準(zhǔn)電極電位的值越高則越不易被氧化,所以在與標(biāo)準(zhǔn)電極電位更高的電極相接的電阻變化層中,氧離子能夠高效地參與氧化還原反應(yīng),能夠得到穩(wěn)定的電阻變化。在上述的電極材料中,標(biāo)準(zhǔn)電極電位比構(gòu)成電阻變化層的過(guò)渡金屬高的材料為Pt(鉬)、Ir (銥)、Pd (鈀),作為第二電極層504的材料是優(yōu)選的。

      另外,在圖I中,第一電極層501和第二電極層504構(gòu)成為具有相同徑的形狀,但是不限于此,可以根據(jù)半導(dǎo)體工藝適當(dāng)?shù)夭捎米罴训男螤睢5谝浑娮枳兓瘜?02及第二電阻變化層503的材料例如使用氧缺乏型的過(guò)渡金屬氧化物(優(yōu)選為氧缺乏型的鉭氧化物)。氧缺乏型的過(guò)渡金屬氧化物是指,與具有化學(xué)計(jì)量的組成的氧化物相比,氧的含有率(原子比氧原子數(shù)在總原子數(shù)中所占的比例)較少的氧化物。例如,過(guò)渡金屬元素為鉭(Ta)的情況下,化學(xué)計(jì)量的氧化物的組成為Ta2O5, Ta和O的原子數(shù)的比率(Ο/Ta)為2. 5。因此,在氧缺乏型的Ta氧化物中,Ta和O的原子比大于O且小于2. 5。作為過(guò)渡金屬元素的種類,例如可以舉出Fe (鐵)、Zn (鋅)、Cr (鉻)、Ni (鎳)、Ti (鈦)、W、Hf (鉿)等,化學(xué)計(jì)量的氧化物的組成根據(jù)各個(gè)元素的價(jià)數(shù)而不同。此外,構(gòu)成第一電阻變化層502的第一過(guò)渡金屬和構(gòu)成第二電阻變化層503的第二過(guò)渡金屬也可以相互不同。例如,作為第一電阻變化層502使用氧含有率較低的氧缺乏型的第一鉭氧化物層(TaOx)的情況下,作為第二電阻變化層503可以使用例如鈦氧化物層(Ti02)。這時(shí),優(yōu)選為構(gòu)成第二電阻變化層503的第二氧化物層的電阻值比構(gòu)成第一電阻變化層502的第一氧化物層的電阻值大。這時(shí),優(yōu)選為構(gòu)成第二電阻變化層503的第二氧化物層的氧缺乏度比構(gòu)成第一電阻變化層502的第一氧化物層的氧缺乏度小。在此,氧缺乏度是指,相對(duì)于化學(xué)計(jì)量的組成的氧缺乏的程度(比率)。例如,化學(xué)計(jì)量的組成的鉭氧化物為Ta2O5,鈦氧化物為Ti02。是指將它們?cè)O(shè)為氧缺乏度0%、將金屬Ta及金屬Ti設(shè)為氧缺乏度100%時(shí)的該氧化物層的氧缺乏度。一般來(lái)說(shuō),金屬氧化物的氧缺乏度越小,電阻越高。此外,優(yōu)選為構(gòu)成第二電阻變化層503的過(guò)渡金屬的標(biāo)準(zhǔn)電極電位比構(gòu)成第一電阻變化層502的過(guò)渡金屬的標(biāo)準(zhǔn)電極電位小。通過(guò)采用這樣的構(gòu)成,對(duì)第二電阻變化層503高效地施加電阻變化所需的電壓,并且促進(jìn)第二電阻變化層503內(nèi)的氧化還原反應(yīng),能夠更穩(wěn)定地發(fā)生電阻變化。在本實(shí)施方式中,氧缺乏型的過(guò)渡金屬氧化物優(yōu)選為氧缺乏型的鉭氧化物(以下記載為Ta氧化物)。更優(yōu)選為,第一電阻變化層502是具有以TaOx (其中O < x < 2. 5)表示的組成的第一鉭氧化物層,第二電阻變化層503是具有以TaOy (其中X < y)表示的組成的第二鉭氧化物層,這2層形成層疊構(gòu)造。另外,也可以適當(dāng)?shù)嘏渲蒙鲜?層以外的其他層,例如氧含有率與第一及第二鉭氧化物層不同的第三鉭氧化物層或其他過(guò)渡金屬氧化物層等,此外,也可以在上述2層中摻雜少量的雜質(zhì)。在此,作為第一鉭氧化物層的TaOx優(yōu)選為滿足O. 8彡X彡I. 9,作為第二鉭氧化物層的TaOy優(yōu)選為滿足2. I彡y。此外,第一鉭氧化物層的厚度優(yōu)選為5nm以上50nm以下,而第二鉭氧化物層的厚度優(yōu)選為Inm以上8nm以下,第二鉭氧化物層的厚度優(yōu)選為比第一鉭氧化物層薄。在以上那樣構(gòu)成的電阻變化元件500中,向電流從與第二電阻變化層503相接的第二電極層504流向與第一電阻變化層502相接的第一電極層501的方向,施加規(guī)定的第二電壓,從而電阻變化元件向相當(dāng)于第二電阻狀態(tài)的高電阻狀態(tài)(稱為HR狀態(tài)或HR)遷移。相反,通過(guò)向電流從第一電極層501流向第二電極層504的方向施加規(guī)定的第一電壓,向相當(dāng)于具有比上述第二電阻狀態(tài)低的電阻值的第一電阻狀態(tài)的低電阻狀態(tài)(稱為L(zhǎng)R狀態(tài)或LR)遷移。[電阻變化元件的電流-電壓特性]接著,說(shuō)明本實(shí)施方式的電阻變化元件的電流-電壓特性。圖2A是表示本發(fā)明的實(shí)施方式I的電阻變化元件的電流-電壓特性的一例的圖 表。此外,圖2B是用于說(shuō)明圖2A中記載的電阻變化元件的電流-電壓特性中的負(fù)電壓特性的電壓施加狀態(tài)的圖,圖2C用于說(shuō)明圖2A中記載的電阻變化元件的電流-電壓特性中的正電壓特性的電壓施加狀態(tài)的圖在。在圖2B所示的施加狀態(tài)A及圖2C所示的施加狀態(tài)B中,如圖I所示,電阻變化元件500的第一電極層501和N型MOS晶體管都經(jīng)由節(jié)點(diǎn)D串聯(lián)地連接。此外,如圖2B及圖2C所示,N型MOS晶體管的基板接地到接地電平(GND)。并且,在施加狀態(tài)A下,將節(jié)點(diǎn)B接地到GND,在對(duì)節(jié)點(diǎn)C的晶體管的柵極端子施加4V的狀態(tài)下,使對(duì)節(jié)點(diǎn)A施加的脈沖電壓(VP)以規(guī)定的梯度量増加及減少。將這時(shí)的脈沖電壓和脈沖電流的量在圖2A中作為負(fù)極性標(biāo)記。另一方面,在施加狀態(tài)B下,通過(guò)半導(dǎo)體開(kāi)關(guān)等,將連接關(guān)系從施加狀態(tài)A切換,從而將節(jié)點(diǎn)A接地到GND,在對(duì)節(jié)點(diǎn)C的晶體管的柵極端子同樣施加了 4V的狀態(tài)下,使對(duì)節(jié)點(diǎn)B施加的脈沖電壓(VP)以規(guī)定的梯度量増加及減少。將這時(shí)的脈沖電壓和脈沖電流的量在圖2A中作為正極性標(biāo)記。如圖2A所示,本發(fā)明中使用的電阻變化元件在電流-電壓特性中表現(xiàn)出磁滯特性。將電流從第二電極層504流向第一電極層501的施加作為正電壓施加,將電流從第一電極層501流向第二電極層504的施加作為負(fù)電壓施加定義的情況下,可知通過(guò)正電壓施加來(lái)高電阻化,通過(guò)負(fù)電壓施加來(lái)低電阻化。另外,通過(guò)正電壓及負(fù)電壓的哪一個(gè)極性的施加來(lái)高電阻化或低電阻化只是定義上的差異,對(duì)本發(fā)明來(lái)說(shuō)并不重要。即,在本實(shí)施方式中使用的電阻變化元件如圖2A所示,施加規(guī)定的電壓電平以上,通過(guò)流過(guò)可變電阻層的電流的方向來(lái)決定電阻值増加還是減少。[非易失性閂鎖電路的構(gòu)成]接著,使用圖3說(shuō)明本發(fā)明的實(shí)施方式I的非易失性閂鎖電路。圖3是本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的電路構(gòu)成圖。同圖中記載的非易失性閂鎖電路100具備電阻變化元件I、晶體管6及7、反演電路20及21、加法放大電路22、傳輸柵極TMGl及TMG2。反演電路20具備晶體管2及4,反演電路21具備晶體管3及5。加法放大電路22具備晶體管8、9、10及11、電阻元件12。電阻變化元件I例如具有與圖I中記載的電阻變化元件500同樣的構(gòu)造,具有與圖2A中記載的電流-電壓特性同樣的特性。晶體管2、3、10及11例如是P型MOSFET,晶體管4 9例如是N型MOSFET。反演電路20及21分別是一方的輸出端子與另一方的輸入端子交叉耦合連接的第一邏輯反轉(zhuǎn)電路及第二邏輯反轉(zhuǎn)電路,構(gòu)成閂鎖動(dòng)作部。此外,反演電路20的輸出端子經(jīng)由節(jié)點(diǎn)I與晶體管6的源極端子及漏極端子的某一方連接,晶體管6的源極端子及漏極端子的某另一方經(jīng)由節(jié)點(diǎn)3與電阻變化元件I的第一電極連接,電阻變化元件I的第二電極經(jīng)由節(jié)點(diǎn)4與晶體管7的源極端子及漏極端子的某另一方連接,晶體管7的源極端子及漏極端子的某一方經(jīng)由節(jié)點(diǎn)2與反演電路21的輸出端子連接。即,晶體管6、電阻變化元件I、晶體管7按照該順序串聯(lián)連接,構(gòu)成狀態(tài)存儲(chǔ)部,經(jīng)由該串聯(lián)連接,反演電路20的輸出端子和反演電路21的輸出端子連接。另外,權(quán)利要求中記載的第一晶體管與晶體管6對(duì)應(yīng),權(quán)利要求中記載的第二晶體管與晶體管7對(duì)應(yīng)。此外,權(quán)利要求中記載的第一晶體管的第一端子與晶體管6的源極端子及漏極端子的某一方對(duì)應(yīng),第二端子與晶體管6的源極端子及漏極端子的某另一方對(duì)應(yīng)。此外,權(quán)利要求中記載的第二晶體管的第一端子與晶體管7的源極端子及漏極端子的某一方對(duì)應(yīng),第二端子與晶體管7的源極端子及漏極端子的某另一方對(duì)應(yīng)。進(jìn)而,權(quán)利要求中記載的第三節(jié)點(diǎn)、第四節(jié)點(diǎn)、第一節(jié)點(diǎn)、第二節(jié)點(diǎn)分別與上述節(jié)點(diǎn)I、節(jié)點(diǎn)2、節(jié)點(diǎn)3、節(jié)點(diǎn)4對(duì)應(yīng)。 另外,電阻變化元件I連接為,向電流從節(jié)點(diǎn)4流向節(jié)點(diǎn)3的方向,施加比規(guī)定的第二電壓大的電壓,從而向HR狀態(tài)(第二電阻狀態(tài))遷移,通過(guò)向電流從節(jié)點(diǎn)3流向節(jié)點(diǎn)4的方向,施加比規(guī)定的第一電壓大的電壓,從而向LR狀態(tài)(第一電阻狀態(tài))遷移。進(jìn)而,對(duì)作為晶體管6及7的控制端子的柵極端子施加的柵極電壓能夠從Ctrl端子進(jìn)行控制。此外,位于電阻變化元件I的兩端的節(jié)點(diǎn)3及節(jié)點(diǎn)4分別與晶體管8及9的柵極端子連接,晶體管8及9的源極端子被接地至GND,漏極端子彼此連接。晶體管10及11構(gòu)成電流反射鏡電路,該反射比例如為I :10。即,將流過(guò)晶體管8及9的合成電流放大為10倍的電流流過(guò)電阻元件12。為了便于理解,將電阻元件12作為固定電阻圖示,但是也可以使用晶體管的導(dǎo)通電阻等非線性的電阻元件。加法放大電路22對(duì)晶體管6及7的柵極端子施加絕對(duì)值小于第一電壓及第二電壓的讀出電壓的情況下,將與節(jié)點(diǎn)3及節(jié)點(diǎn)4的柵極電位相對(duì)應(yīng)的各個(gè)漏極電流相加,被電流反射鏡放大,并流過(guò)電阻元件12。將由此產(chǎn)生的電阻元件12兩端的電壓經(jīng)由傳輸柵極TMG2輸入至反演電路20的輸入端子及反演電路21的輸出端子。圖4是本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的模塊構(gòu)成圖。本構(gòu)成圖將圖3中記載的非易失性閂鎖電路100的電路圖重新標(biāo)記為模塊圖,在兩圖中,附加有同一記號(hào)的構(gòu)成要素是相同的。接著,依次說(shuō)明本實(shí)施方式的非易失性閂鎖電路100的動(dòng)作。[閂鎖動(dòng)作]首先,在非易失性閂鎖電路100的閂鎖動(dòng)作中,在圖3或圖4中,Ctrl端子及傳輸柵極TMG2的R端子被接地至GND (其中RB端子為VDD)。由此,晶體管6及7和傳輸柵極TMG2成為截止,所以電阻變化元件I及加法放大電路22從由反演電路20及21構(gòu)成的閂鎖動(dòng)作部分離,該閂鎖動(dòng)作部作為一般的交叉耦合型閂鎖電路進(jìn)行動(dòng)作。S卩,電阻變化元件和用于進(jìn)行非易失性動(dòng)作的附屬電路對(duì)閂鎖動(dòng)作沒(méi)有任何影響,所以閂鎖動(dòng)作的動(dòng)作速度不會(huì)劣化,能夠大致以作為閂鎖動(dòng)作部的構(gòu)成要素的MOSFET的動(dòng)作速度來(lái)執(zhí)行。此外,去除了固定地流過(guò)電阻變化元件的電流,不影響由CMOS電路構(gòu)成的閂鎖動(dòng)作部的低耗電的特性。此外,不會(huì)由閂鎖動(dòng)作對(duì)電阻變化元件施加應(yīng)力,所以也沒(méi)有對(duì)電阻變化元件施加的劣化因素。另外,通過(guò)對(duì)傳輸柵極TMGl的G端子輸入同步用的時(shí)鐘信號(hào)(CLK)、對(duì)GB端子輸入CLK的反轉(zhuǎn)信號(hào),上述閂鎖動(dòng)作部還能夠作為時(shí)鐘同步型的D閂鎖電路進(jìn)行動(dòng)作。[存儲(chǔ)動(dòng)作]接著,使用圖5A 圖7說(shuō)明作為本發(fā)明的最大特征的閂鎖狀態(tài)的存儲(chǔ)動(dòng)作、即向電阻變化兀件的信息的寫入動(dòng)作。在圖5A 圖6B中,附加有與圖3及圖4相同記號(hào)的構(gòu)成要素表示相同內(nèi)容。圖5A是用于說(shuō)明本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的狀態(tài)存儲(chǔ)(存儲(chǔ))動(dòng)作中的HR狀態(tài)的寫入的圖,圖5B是用于說(shuō)明LR狀態(tài)的寫入的圖。具體地說(shuō),在圖5A中,在實(shí)施方式I的非易失性閂鎖電路中,表示將節(jié)點(diǎn)I閂鎖為低電壓、將節(jié)點(diǎn)2閂鎖為高電壓 的狀態(tài),在圖5B中,表示將節(jié)點(diǎn)I閂鎖為高電壓、將節(jié)點(diǎn)2閂鎖為低電壓的狀態(tài)。在兩圖所表示的狀態(tài)中,若從Ctrl端子向晶體管6及7的柵極端子施加具有絕對(duì)值大于第一電壓或第二電壓的電壓振幅Vw (|Vw| > I第一電壓I或I第二電壓I)的寫入脈沖,則對(duì)電阻變化元件I施加晶體管的閾值電壓Vt從Vw壓降后的電壓振幅的脈沖。因此,更優(yōu)選為將所述的I第一電壓I或I第二電壓I決定為比加上Vt后的電壓的電壓振幅大的IVw|。上述寫入電壓例如由非易失性閂鎖電路100所具備的寫入電路生成,從該寫入電路向上述Ctrl端子輸出。在圖5A所示的節(jié)點(diǎn)I及節(jié)點(diǎn)2的狀態(tài)下,第二電流從節(jié)點(diǎn)2向節(jié)點(diǎn)I的方向流動(dòng),電阻變化元件I向HR狀態(tài)遷移。另一方面,在圖5B所示的節(jié)點(diǎn)I及節(jié)點(diǎn)2的狀態(tài)下,相反,第一電流從節(jié)點(diǎn)I向節(jié)點(diǎn)2的方向流動(dòng),電阻變化元件I向LR狀態(tài)遷移。這時(shí),構(gòu)成為上述第一電流的絕對(duì)值比上述第二電流的絕對(duì)值小。例如,使用相同尺寸的晶體管6及7向電阻變化元件I寫入的情況下,能夠?qū)?duì)晶體管6及7的柵極端子施加的電壓振幅Vw的寫入脈沖如下設(shè)置。將使電阻變化元件I從HR狀態(tài)向LR狀態(tài)遷移時(shí)的電壓振幅的絕對(duì)值設(shè)為Vwl (權(quán)利要求中記載的第三寫入電壓)、將使LR狀態(tài)向HR狀態(tài)遷移時(shí)的電壓振幅的絕對(duì)值設(shè)為Vw2 (權(quán)利要求中記載的第四寫入電壓)時(shí),滿足Vwl< Vw20通過(guò)采用這樣的構(gòu)成,能夠使用最小尺寸的晶體管來(lái)構(gòu)成閂鎖電路。此外,也可以是,使用相同電壓振幅Vw的寫入脈沖(權(quán)利要求中記載的第五寫入電壓)向電阻變化元件I寫入的情況下,若比較晶體管6的柵極寬度Wa和晶體管7的柵極寬度Wb,將晶體管6及7設(shè)計(jì)為滿足Wa < Wb的關(guān)系。另外,這時(shí)的晶體管6及7的柵極長(zhǎng)度相同。通過(guò)采用這樣的構(gòu)成,能夠使用更簡(jiǎn)單的構(gòu)成的寫入電路。對(duì)此,使用圖6A、圖6B及圖7來(lái)詳細(xì)說(shuō)明。圖6A是表示圖2C的施加狀態(tài)B中的向電阻變化元件的寫入動(dòng)作的電路圖,圖6B是表示圖2B的施加狀態(tài)A中的向電阻變化元件的寫入動(dòng)作的電路圖。進(jìn)而,圖7是在電阻變化元件的電壓-電流特性中,將施加電流限制的各晶體管的負(fù)載電阻線重疊描繪的圖表。在圖6A中,晶體管7的漏極(節(jié)點(diǎn)2)被施加與高電壓對(duì)應(yīng)的、大致與電源電壓VDD相近的值。另一方面,晶體管6的源極(節(jié)點(diǎn)I)被接地為與低電壓對(duì)應(yīng)的、大致與接地電平(GND)相近的值。即,對(duì)于電阻變化元件1,晶體管7作為源極跟隨電路進(jìn)行動(dòng)作,所以晶體管7的柵極寬度Wb與晶體管6的柵極寬度Wa大致相同,或者即使稍微比晶體管6的柵極寬度Wa寬,與通過(guò)晶體管的反饋偏壓效應(yīng)以源極接地的方式動(dòng)作的晶體管6相比,晶體管7的電流驅(qū)動(dòng)能力下降。即,在圖6A中記載的電阻變化元件I的HR化中,流過(guò)元件的電流由晶體管7的驅(qū)動(dòng)能力決定。相反,在圖6B中,晶體管6的漏極(節(jié)點(diǎn)I)被施加與高電壓對(duì)應(yīng)的、大致與電源電壓VDD相近的值。另一方面,晶體管7的源極(節(jié)點(diǎn)2)被接地為與低電壓對(duì)應(yīng)的、大致與接地電平(GND)相近的值。即,對(duì)于電阻變化元件1,晶體管6作為源極跟隨電路進(jìn)行動(dòng)作,所以與以源極接地動(dòng)作的晶體管7相比,晶體管6的電流驅(qū)動(dòng)能力更加下降。S卩,在圖6B中記載的電阻變化元件I的LR化中,流過(guò)電阻變化元件I的電流由晶體管6的驅(qū)動(dòng)能力決定。如上所述,使電阻變化元件I從LR狀態(tài)向HR狀態(tài)變化時(shí),能夠?qū)R狀態(tài)的電阻變化元件I施加的電壓電平被晶體管 的驅(qū)動(dòng)能力限制,相反,從HR狀態(tài)向LR狀態(tài)變化時(shí),能夠?qū)ψ兓蟮腖R狀態(tài)的電阻變化元件I施加的電壓電平被晶體管6的驅(qū)動(dòng)能力限制。圖7所示的電流-電壓特性將圖6A的施加狀態(tài)作為正極性、將圖6B的施加狀態(tài)作為負(fù)極性來(lái)標(biāo)記。在圖7中,對(duì)處于HR狀態(tài)的電阻變化元件I的兩端施加了規(guī)定的第一電壓(|Va|)以上時(shí),開(kāi)始向LR的推移。這時(shí)的LR狀態(tài)的電阻值由負(fù)載電阻決定,在晶體 管6的負(fù)載電阻線與Va相交的動(dòng)作點(diǎn)A,停止向低電阻的推移,電阻值被決定。另一方面,從LR狀態(tài)向HR狀態(tài)的推移在電阻變化元件I的兩端的電壓超過(guò)動(dòng)作點(diǎn)B的規(guī)定的第二電壓Vb時(shí)開(kāi)始。在本發(fā)明的實(shí)施方式I中使用的由氧缺乏型的鉭氧化物構(gòu)成的電阻變化元件I的情況下,如圖2A的特性那樣,上述|Va|和上述|Vb|處于大致相等的關(guān)系。如上所述,使電阻變化元件I從LR狀態(tài)向HR狀態(tài)變化的情況下,向電阻變化元件I的施加電壓由晶體管7的驅(qū)動(dòng)能力決定,但是通過(guò)配置柵極寬度比晶體管6寬的晶體管7,能夠?qū)R狀態(tài)的電阻變化元件I施加Vb以上的電壓。這種情況如圖7所示,能夠理解與使晶體管6的負(fù)載電阻線以原點(diǎn)為中心點(diǎn)對(duì)稱移動(dòng)的反射鏡標(biāo)記的負(fù)載電阻線相比,晶體管7的負(fù)載電阻線的斜率較大。如上所述,根據(jù)本發(fā)明的實(shí)施方式I的構(gòu)成,將閂鎖動(dòng)作部的邏輯狀態(tài)寫入電阻變化元件I的情況下,在變化為HR狀態(tài)時(shí),晶體管7作為電流限制元件動(dòng)作,變化為L(zhǎng)R狀態(tài)時(shí),晶體管6作為電流限制元件動(dòng)作。因此,通過(guò)預(yù)先將晶體管6的柵極寬度(Wa)和晶體管7的柵極寬度(Wb)的關(guān)系設(shè)為Wa < Wb,能夠防止電阻變化元件I被寫入為超過(guò)晶體管7的驅(qū)動(dòng)能力這樣的異常的低電阻值,所以能夠使處于LR狀態(tài)的電阻變化元件可靠地變化為HR狀態(tài)。換言之,使電阻變化元件I從HR狀態(tài)向LR狀態(tài)變化時(shí),和從LR狀態(tài)向HR狀態(tài)變化時(shí),與變化為HR狀態(tài)的情況相比,通過(guò)增大變化為L(zhǎng)R狀態(tài)的情況的負(fù)載電阻,在成為L(zhǎng)R狀態(tài)之后,能夠防止無(wú)法變?yōu)镠R狀態(tài)這樣的異常的向LR狀態(tài)推移。因此,能夠穩(wěn)定地維持良好的電阻變化動(dòng)作,能夠提供存儲(chǔ)動(dòng)作的可靠性非常高的非易失性閂鎖電路。[恢復(fù)動(dòng)作]接著,說(shuō)明從存儲(chǔ)在電阻變化元件I中的電阻狀態(tài)來(lái)恢復(fù)原來(lái)的閂鎖動(dòng)作部的邏輯狀態(tài)的恢復(fù)動(dòng)作。圖8是在本發(fā)明的實(shí)施方式I的非易失性閂鎖電路中,從存儲(chǔ)在電阻變化元件中的電阻值來(lái)恢復(fù)閂鎖電路的邏輯狀態(tài)的讀出(恢復(fù))動(dòng)作時(shí)的模塊構(gòu)成圖。在圖4中記載的模塊構(gòu)成中,僅提取與恢復(fù)動(dòng)作有關(guān)的部分而記載在圖8中。在圖8中記載的恢復(fù)動(dòng)作中,傳輸柵極TMGl截止,傳輸柵極TMG2成為導(dǎo)通狀態(tài)。
      通常,對(duì)閂鎖電路接入電源后,電路配置和其他邏輯電路的結(jié)線的關(guān)系有多種,負(fù)載和電容不同,所以閂鎖電路的初期狀態(tài)不會(huì)全部相同。即,在圖8中記載的構(gòu)成中,存在節(jié)點(diǎn)2為高電平而節(jié)點(diǎn)I為低電平的情況、和節(jié)點(diǎn)I為高電平而節(jié)點(diǎn)2為低電平的情況這2種邏輯狀態(tài)。在恢復(fù)動(dòng)作中,期望不取決于閂鎖電路的邏輯狀態(tài),而從電阻變化元件I的電阻狀態(tài)來(lái)將存儲(chǔ)的時(shí)點(diǎn)的閂鎖電路的狀態(tài)復(fù)原。為了容易理解本實(shí)施方式的恢復(fù)動(dòng)作,在圖9A 圖9D中,分為節(jié)點(diǎn)I為高電平的狀態(tài)和節(jié)點(diǎn)2為高電平的狀態(tài),并表示電路狀態(tài)。圖9A是用于說(shuō)明在本發(fā)明的實(shí)施方式I的非易失性閂鎖電路中,電阻變化元件為HR狀態(tài)、節(jié)點(diǎn)I為高電平、節(jié)點(diǎn)2為低電平時(shí)的讀出動(dòng)作的圖。此外,圖9B是用于說(shuō)明電阻變化元件為HR狀態(tài)、節(jié)點(diǎn)I為低電平、節(jié)點(diǎn)2為高電平時(shí)的讀出動(dòng)作的圖。此外,圖9C是用于說(shuō)明電阻變化元件為L(zhǎng)R狀態(tài)、節(jié)點(diǎn)I為高電平、節(jié)點(diǎn)2為低電平時(shí)的讀出動(dòng)作的圖。 此外,圖9D是用于說(shuō)明電阻變化元件為L(zhǎng)R狀態(tài)、節(jié)點(diǎn)I為低電平、節(jié)點(diǎn)2為高電平時(shí)的讀出動(dòng)作的圖。首先,如圖8所示,在恢復(fù)動(dòng)作時(shí)中,從Ctrl端子輸入具有絕對(duì)值小于第一電壓及第二電壓的電壓振幅Vr的讀出脈沖。例如,以實(shí)施了模擬的一具體例的值為例,電阻變化元件I為L(zhǎng)R = 5kQ、HR = IOOkQ時(shí),Vr為I. 5V。在圖9A中,節(jié)點(diǎn)I表示大致等于與高電壓對(duì)應(yīng)的電源電壓VDD,節(jié)點(diǎn)2表示接地為與低電壓對(duì)應(yīng)的接地(GND)的狀態(tài)。這時(shí),對(duì)晶體管6及7的柵極端子施加Vr為I. 5V的讀出脈沖。電阻變化元件I處于高電阻狀態(tài)(HR)的IOOkQ,所以節(jié)點(diǎn)3成為晶體管的閾值電壓(Vth)下降后的電位,具體地說(shuō),為O. 67V。另一方面,節(jié)點(diǎn)4在晶體管7完全導(dǎo)通的區(qū)域中動(dòng)作,所以大致為接地電平的0V。節(jié)點(diǎn)3的電位被輸入至具有加法放大電路22的晶體管8,節(jié)點(diǎn)4的電位被輸入至具有加法放大電路22的晶體管9。節(jié)點(diǎn)3的電位為O. 67V,所以晶體管8成為導(dǎo)通狀態(tài),節(jié)點(diǎn)4的電位為0V,所以晶體管9成為截止?fàn)顟B(tài)。通過(guò)由晶體管10及11構(gòu)成的加法放大電路22的電流反射鏡電路,晶體管8中流過(guò)的電流被放大。該放大電流例如流過(guò)設(shè)為20k Ω的電阻元件12,將加法放大電路22的輸出端子設(shè)為高電平。加法放大電路22的輸出端子被歸還到節(jié)點(diǎn)2,所以將節(jié)點(diǎn)2設(shè)為高、將節(jié)點(diǎn)I設(shè)為低,閂鎖電路的邏輯狀態(tài)被復(fù)原。此外,同樣地,在圖9B中,節(jié)點(diǎn)2大致等于與高電壓對(duì)應(yīng)的電源電壓VDD,節(jié)點(diǎn)I表示接地為與低電壓對(duì)應(yīng)的接地(GND)的狀態(tài)。這時(shí)也與圖9A的狀態(tài)相同,對(duì)晶體管6及7的柵極端子施加Vr為I. 5V的讀出脈沖。電阻變化元件I為高電阻狀態(tài)(HR)的IOOkQ,所以節(jié)點(diǎn)4的電位成為晶體管的閾值電壓(Vth)下降后的O. 67V。另一方面,節(jié)點(diǎn)3的電位在晶體管6完全導(dǎo)通的區(qū)域中動(dòng)作,所以大致成為接地電平的0V。節(jié)點(diǎn)4的電位為O. 67V的電壓,所以晶體管9成為導(dǎo)通狀態(tài),節(jié)點(diǎn)3的電位為0V,所以晶體管8成為截止?fàn)顟B(tài)。通過(guò)加法放大電路22的電流反射鏡電路,流過(guò)晶體管9的電流被放大,該電流流過(guò)電阻元件12,加法放大電路22的輸出端子與圖9A同樣,成為高電平。加法放大電路22的輸出端子歸還到節(jié)點(diǎn)2,所以將節(jié)點(diǎn)2設(shè)為高、將節(jié)點(diǎn)I設(shè)為低,閂鎖電路的邏輯狀態(tài)被復(fù)原。即,電阻變化元件I處于HR狀態(tài)時(shí),無(wú)論閂鎖電路的邏輯狀態(tài)怎樣,都將節(jié)點(diǎn)2設(shè)為高、將節(jié)點(diǎn)I設(shè)為低,恢復(fù)閂鎖電路的邏輯狀態(tài)。接著,在圖9C中,節(jié)點(diǎn)I大致等于與高電壓對(duì)應(yīng)的電源電壓VDD,節(jié)點(diǎn)2表示接地為與低電壓對(duì)應(yīng)的接地(GND)的狀態(tài)。這時(shí),對(duì)晶體管6及7的柵極端子施加作為讀出電壓(Vr)的I. 5V。電阻變化元件I處于作為低電阻狀態(tài)(LR)的5kQ,所以節(jié)點(diǎn)3的電位除了晶體管的閾值電壓(Vth)的電壓之外,成為加上了晶體管6的導(dǎo)通電阻導(dǎo)致的電壓下降量的電壓下降后的值,具體地說(shuō),成為O. ISV0另一方面,節(jié)點(diǎn)4的電位雖然在晶體管7完全導(dǎo)通的區(qū)域中動(dòng)作,但是導(dǎo)通電阻可以忽略,所以僅產(chǎn)生微小的電壓下降,成為O. 16V。節(jié)點(diǎn)3的電位被輸入至晶體管8,節(jié)點(diǎn)4的電位被輸入至晶體管9,但是分別比用于將晶體管8及9導(dǎo)通的電壓小,所以晶體管8及9都成為截止?fàn)顟B(tài)。因此,流過(guò)電阻元件12的電流成為少量,加法放大電路22的輸出端子成為低電平。加法放大電路22的輸出端子歸還到節(jié)點(diǎn)2,所以將節(jié)點(diǎn)2設(shè)為低、將節(jié)點(diǎn)I設(shè)為高,閂鎖電路的邏輯狀態(tài)復(fù)原。此外,同樣地,在圖9D中,節(jié)點(diǎn)2大致等于與高電壓對(duì)應(yīng)的電源電壓VDD,節(jié)點(diǎn)I表示接地為與低電壓對(duì)應(yīng)的接地(GND)的狀態(tài)。這時(shí),與圖9C的狀態(tài)同樣,對(duì)晶體管6及7的柵極端子施加作為讀出電壓(Vr)的I. 5V。電阻變化元件I是作為低電阻狀態(tài)(LR)的5kQ,所以節(jié)點(diǎn)4的電位除了晶體管7的閾值電壓(Vth)的電壓之外,成為加上了晶體管7的導(dǎo)通電阻導(dǎo)致的電壓下降量的的電壓下降后的值,具體地說(shuō),成為O. 18V。另一方面,節(jié)點(diǎn)3的電位雖然在晶體管6完全導(dǎo)通的區(qū)域中動(dòng)作,但是導(dǎo)通電阻可以忽略,僅發(fā)生微小的電 壓下降,成為O. 16V。節(jié)點(diǎn)3的電位被輸入至晶體管8,節(jié)點(diǎn)4的電位被輸入至晶體管9,但是分別比用于將晶體管8及9導(dǎo)通的電壓小,所以晶體管8及9成為截止?fàn)顟B(tài)。因此,流過(guò)電阻元件12的電流成為少量,加法放大電路22的輸出端子與圖9C同樣,成為低電平。力口法放大電路22的輸出端子歸還到節(jié)點(diǎn)2,所以將節(jié)點(diǎn)2設(shè)為低、將節(jié)點(diǎn)I設(shè)為高,閂鎖電路的邏輯狀態(tài)復(fù)原。即,電阻變化元件I處于LR狀態(tài)時(shí),無(wú)論閂鎖電路的邏輯狀態(tài)怎樣,都將節(jié)點(diǎn)2設(shè)為低、將節(jié)點(diǎn)I設(shè)為高,恢復(fù)閂鎖電路的邏輯狀態(tài)。S卩,如圖9A 圖9D所記載,電阻變化元件的狀態(tài)有HR和LR的2種,閂鎖電路的節(jié)點(diǎn)I有高電平或低電平的2種,所以存在合計(jì)4種組合。將電阻狀態(tài)重寫時(shí),絕對(duì)值比對(duì)晶體管6及7的柵極端子施加的電壓小的讀出電壓(Vr)分別被施加至晶體管6及7的柵極端子的情況下,加法放大電路22根據(jù)節(jié)點(diǎn)3 (第一節(jié)點(diǎn))的電位和節(jié)點(diǎn)4 (第二節(jié)點(diǎn))的電位的加法值,輸出相當(dāng)于閂鎖動(dòng)作部的邏輯狀態(tài)的高電平或低電平。無(wú)論是前述的4種組合狀態(tài)的哪一個(gè),如果電阻變化元件為HR狀態(tài),則將節(jié)點(diǎn)I (第三節(jié)點(diǎn))設(shè)為低電平、將節(jié)點(diǎn)2 (第四節(jié)點(diǎn))設(shè)為高電平而恢復(fù),相反,如果電阻變化元件為L(zhǎng)R狀態(tài),則將節(jié)點(diǎn)I (第三節(jié)點(diǎn))設(shè)為高電平、將節(jié)點(diǎn)2 (第四節(jié)點(diǎn))設(shè)為低電平而恢復(fù)。由此,加法放大電路22根據(jù)存儲(chǔ)在電阻變化元件I中的電阻狀態(tài),穩(wěn)定地恢復(fù)由反演電路20及21構(gòu)成的閂鎖動(dòng)作部的邏輯狀態(tài)。如上所述,本發(fā)明的實(shí)施方式I的非易失性閂鎖電路的恢復(fù)動(dòng)作不是以往技術(shù)那樣的、利用閂鎖電路的電源的啟動(dòng)的恢復(fù)動(dòng)作。因此,能夠在電源電壓充分穩(wěn)定化的狀態(tài)下,或者即使是閂鎖電路的動(dòng)作中,也能夠極穩(wěn)定且可靠地進(jìn)行恢復(fù)動(dòng)作。另外,上述的Vr及各節(jié)點(diǎn)的電壓值和電流反射鏡電路的反射比等的具體例只是一例,當(dāng)然可以根據(jù)電阻變化元件I的特性和半導(dǎo)體工藝的條件來(lái)最佳化。圖10是表示本發(fā)明的實(shí)施方式I的變形例的非易失性閂鎖電路的電路構(gòu)成圖。同圖中記載的非易失性閂鎖電路110與圖3中記載的非易失性閂鎖電路100的不同點(diǎn)在于,電阻變化元件I的連接方向和加法放大電路22的輸出端子的連接目標(biāo)。具體地說(shuō),電阻變化元件I以電流從節(jié)點(diǎn)2流向節(jié)點(diǎn)I的方向被LR化(變化為低電阻狀態(tài)),以電流從節(jié)點(diǎn)I流向節(jié)點(diǎn)2的方向被HR化(變化為高電阻狀態(tài))。與此相對(duì)應(yīng),從電阻變化元件I的電阻狀態(tài)復(fù)原的閂鎖動(dòng)作部的邏輯狀態(tài)與圖9A 圖9D所示相反,所以加法放大電路22的輸出端子經(jīng)由傳輸柵極TMG2與反演電路21的輸入端子及反演電路20的輸出端子連接。在本構(gòu)成中,實(shí)現(xiàn)了與圖3中記載的非易失性閂鎖電路100同樣的效果。即,無(wú)論前述的4種組合狀態(tài)的哪一個(gè),如果電阻變化元件為HR狀態(tài),則將節(jié)點(diǎn)I (第三節(jié)點(diǎn))設(shè)為高電平、將節(jié)點(diǎn)2 (第四節(jié)點(diǎn))設(shè)為低電平而恢復(fù),相反,如果電阻變化元件為L(zhǎng)R狀態(tài),則將節(jié)點(diǎn)I (第三節(jié)點(diǎn))設(shè)為低電平、將節(jié)點(diǎn)2 (第四節(jié)點(diǎn))設(shè)為高電平而恢復(fù)。由此,即使電阻變化的方向與圖3不同的情況下,加法放大電路22根據(jù)存儲(chǔ)在電阻變化元件I中的電阻狀態(tài),穩(wěn)定地恢復(fù)由反演電路20及21構(gòu)成的閂鎖動(dòng)作部的邏輯狀態(tài)。[電阻變化元件的布局]接著,說(shuō)明本發(fā)明中的電阻變化元件I和晶體管6及7的布局的最佳化。圖IlA是節(jié)點(diǎn)4的布線電容C2比節(jié)點(diǎn)3的布線電容Cl大的構(gòu)成中的、HR寫入時(shí)及HR讀出時(shí)的電阻變化元件中發(fā)生的電壓振幅的波形圖。此外,圖IlB是節(jié)點(diǎn)4的布線電容C2為節(jié)點(diǎn)3的布線電容Cl以下的構(gòu)成中的、HR寫入時(shí)及HR讀出時(shí)的電阻變化元件中發(fā)生的電壓振幅的波形圖。此外,圖IlC是LR寫入時(shí)及LR讀出時(shí)的電阻變化元件中發(fā)生的電壓振幅的波 形圖,是無(wú)論節(jié)點(diǎn)4的布線電容C2和節(jié)點(diǎn)3的布線電容Cl的大小關(guān)系如何,都不發(fā)生故障的情況的例。具體地說(shuō),圖IlA及圖IlB在圖3中記載的非易失性閂鎖電路100的構(gòu)成中,都是(I)在節(jié)點(diǎn)2為高電平、節(jié)點(diǎn)I為低電平的邏輯狀態(tài)下進(jìn)行了 HR寫入之后,(2)在相同的邏輯狀態(tài)下執(zhí)行讀出動(dòng)作,(3)進(jìn)而執(zhí)行了 HR寫入之后,(4)在節(jié)點(diǎn)2為低電平、節(jié)點(diǎn)I為高電平的邏輯狀態(tài)時(shí)執(zhí)行了讀出動(dòng)作的情況的電阻變化元件I的兩端電壓的波形圖。其中,圖IlA表示節(jié)點(diǎn)4的寄生電容C2比節(jié)點(diǎn)3的寄生電容Cl大的情況,相反,圖IlB表示C2為Cl以下的情況。此外,圖IlC是在圖3中記載的非易失性閂鎖電路100的構(gòu)成中,
      (I)在節(jié)點(diǎn)2為低電平、節(jié)點(diǎn)I為高電平的邏輯狀態(tài)下執(zhí)行了 LR寫入之后,(2)在相同的邏輯狀態(tài)下執(zhí)行了讀出動(dòng)作,(3)進(jìn)而執(zhí)行了 LR寫入之后,(4)在節(jié)點(diǎn)2為高電平、節(jié)點(diǎn)I為低電平的邏輯狀態(tài)時(shí),執(zhí)行了讀出動(dòng)作的情況的電阻變化元件I的兩端電壓的波形圖。在對(duì)電阻變化元件執(zhí)行了 LR寫入的狀態(tài)下,由于Cl和C2的大小關(guān)系,電阻變化元件I的兩端電壓不易產(chǎn)生差異,所以無(wú)論Cl和C2的大小關(guān)系如何,在LR讀出時(shí)不會(huì)發(fā)生引起誤動(dòng)作這樣的噪音。從圖IIA可知,HR讀出動(dòng)作中的電阻變化元件I的兩端電壓波形為,在C2 > Cl時(shí)發(fā)生逸出這樣的噪音。特別地,在圖IlA中,通過(guò)由虛線A、B圍出的噪音,可能對(duì)電阻變化元件施加使處于HR狀態(tài)的電阻變化元件變化為L(zhǎng)R狀態(tài)這樣的較大的噪音,可能發(fā)生從HR狀態(tài)向LR狀態(tài)的誤動(dòng)作(讀出干擾)。另一方面,在圖IlB和圖IlC中,不發(fā)生上述那樣的噪音。即,通過(guò)以C2 ( Cl這樣的布局來(lái)構(gòu)成電路,能夠避免上述噪音的發(fā)生??紤]了上述的節(jié)點(diǎn)4的布線電容C2和節(jié)點(diǎn)3的布線電容Cl的關(guān)系的電阻變化元件的布局的一例在圖12及圖13中示出。圖12是在電流從上部電極流向下部電極的方向上施加電壓時(shí),使用HR化的電阻變化元件的情況的、抑制噪音的發(fā)生的布局圖。此外,圖13是在電流從下部電極流向上部電極的方向上施加電壓時(shí),使用HR化的電阻變化元件的情況的、抑制噪音的發(fā)生的布局圖。在圖12及圖13中,符號(hào)與圖I所示的構(gòu)成要素相同的元素,表示相同的元素。在圖12中,與圖I同樣,配置有電阻變化元件500,該電阻變化元件500具有如下元件構(gòu)造,從半導(dǎo)體基板側(cè)開(kāi)始,按照順序?qū)盈B有第一電極層501、第一電阻變化層502、第二電阻變化層503及第二電極層504。如已經(jīng)說(shuō)明的那樣,在本實(shí)施方式中使用的電阻變化元件500以電流從與第二電阻變化層503相接的成為上部電極的第二電極層504流向成為下部電極的第一電極層501的方式,施加超過(guò)規(guī)定的值的電壓,從而向高電阻狀態(tài)(HR)推移,通過(guò)反向的電壓施加,向低電阻狀態(tài)(LR)推移。另一方面,在圖13中,配置有電阻變化元件510,該電阻變化元件510具有如下的元件構(gòu)造,從半導(dǎo)體基板側(cè)開(kāi)始,按照相反的順序?qū)盈B有第二電極層504、第二電阻變化層503、第一電阻變化層502、第一電極層501。電阻變化的方向與電阻變化兀件500同樣地決定,所以以電流從與第二電阻變化層503相接的下部電極即第二電極層504流向成為上部電極的第一電極層501的方式,施加超過(guò)規(guī)定的值的電壓,從而向高電阻狀態(tài)(HR)推移,通過(guò)反向的電壓施加,向低電阻狀態(tài)(LR)推移。圖12及圖13所示的布局都考慮了從第二電極層504向晶體管7及9結(jié)線時(shí),使節(jié)點(diǎn)4的布線布局成為最短。另一方面,從第一電極層 501向晶體管8及6結(jié)線時(shí),節(jié)點(diǎn)3的布線布局比節(jié)點(diǎn)4的布線布局長(zhǎng)。即,與節(jié)點(diǎn)4連接的布線的布線長(zhǎng)度設(shè)定為比與節(jié)點(diǎn)3連接的布線的布線長(zhǎng)度短。根據(jù)這些布線長(zhǎng)度的關(guān)系,進(jìn)行布圖設(shè)計(jì)以使節(jié)點(diǎn)4的寄生電容C2成為節(jié)點(diǎn)3的寄生電容Cl以下,換言之使節(jié)點(diǎn)3的寄生電容Cl成為節(jié)點(diǎn)4的寄生電容C2以上,從而抑制上述的噪音的發(fā)生。上述的布局設(shè)計(jì)能夠通過(guò)使與節(jié)點(diǎn)3連接的布線的布線電容成為與節(jié)點(diǎn)4連接的布線的布線電容以上來(lái)實(shí)現(xiàn),但也可以是,不規(guī)定這些布線長(zhǎng)度的長(zhǎng)短關(guān)系,而是在節(jié)點(diǎn)3和接地端子之間配置例如電容元件這樣的電容性負(fù)載。由此,也能夠使節(jié)點(diǎn)3的電容成為節(jié)點(diǎn)4的電容以上。另外,在圖12及圖13的布局例中,電阻變化元件的電阻變化方向通過(guò)第二氧化物層和與該第二氧化物層連接的電極來(lái)定義,但是不限于此。例如,氧化物層即使不是本實(shí)施方式這樣的2層,而是I層,使用利用了標(biāo)準(zhǔn)電極電位較高的材料的電極和利用了標(biāo)準(zhǔn)電極電位比該電極標(biāo)準(zhǔn)電極電位低的材料的電極來(lái)定義。即,圖12和圖13的第二電極層504的材料使用標(biāo)準(zhǔn)電極電位較高的材料,第一電極層501的材料使用標(biāo)準(zhǔn)電極電位較低的材料,也能夠得到同樣的電阻變化。即,本發(fā)明的布局的制約為,在電阻變化元件為了向高電阻狀態(tài)遷移而電流從第二電極層504流向第一電極層501的情況下,設(shè)定為使附加在第二電極層504側(cè)的寄生電容盡量比附加在第一電極層501側(cè)的寄生電容小。因此,在該構(gòu)成中,將電阻變化元件寫入HR狀態(tài)之后,即使為了恢復(fù)閂鎖電路的狀態(tài)恢復(fù)而執(zhí)行恢復(fù)動(dòng)作,而不會(huì)發(fā)生使處于HR狀態(tài)的電阻變化元件變?yōu)長(zhǎng)R這樣的噪音,能夠提供數(shù)據(jù)保持的可靠性較高的非易失性閂鎖電路。以上,根據(jù)本實(shí)施方式,通過(guò)將晶體管6及7的柵極端子設(shè)為例如GND電位,由反演電路20及21構(gòu)成的閂鎖動(dòng)作部和由晶體管6及7、電阻變化元件I構(gòu)成的狀態(tài)存儲(chǔ)部被電切斷,上述閂鎖動(dòng)作部能夠與上述狀態(tài)存儲(chǔ)部獨(dú)立地進(jìn)行動(dòng)作。因此,閂鎖動(dòng)作的動(dòng)作速度能夠與沒(méi)有狀態(tài)存儲(chǔ)部的單體的閂鎖電路同等程度地高速動(dòng)作。此外,作為閂鎖動(dòng)作部的邏輯狀態(tài),節(jié)點(diǎn)I為高電平,節(jié)點(diǎn)2為低電平,對(duì)柵極端子施加寫入電壓而驅(qū)動(dòng)電阻變化元件I的情況下,晶體管6作為電流限制元件動(dòng)作。此外,節(jié)點(diǎn)I為低電平,節(jié)點(diǎn)2為高電平,對(duì)柵極端子施加寫入電壓而驅(qū)動(dòng)電阻變化元件I的情況下,晶體管7作為電流限制元件動(dòng)作。因此,不對(duì)每個(gè)閂鎖動(dòng)作重寫電阻變化元件1,僅施加重寫時(shí)所需的電壓和時(shí)間,能夠進(jìn)行穩(wěn)定的重寫動(dòng)作。此外,閂鎖動(dòng)作部的邏輯狀態(tài)的存儲(chǔ)中使用的電阻變化元件不采用將多個(gè)串聯(lián)連接的構(gòu)成,而是I個(gè),所以能夠使寫入電壓低電壓化。此外,從電阻變化元件I的電阻狀態(tài)復(fù)原原來(lái)的閂鎖狀態(tài)時(shí),不使用電源啟動(dòng)的不穩(wěn)定的過(guò)渡期間。此外,僅在必要時(shí)間施加讀出所需的、并且應(yīng)力較小的低電壓,所以能夠?qū)崿F(xiàn)極穩(wěn)定的復(fù)原動(dòng)作。此外,使電阻變化元件I從LR向HR變化時(shí),晶體管7作為負(fù)載電阻動(dòng)作,此外,使電阻變化元件從HR向LR變化時(shí),晶體管6作為負(fù)載電阻動(dòng)作。對(duì)晶體管6及7的柵極端子輸入了相同的電壓,但是由于柵極寬度的不同(Wa <Wb),晶體管6的導(dǎo)通電阻比晶體管7的導(dǎo)通電阻大。因此,能夠防止電阻變化元件被寫入為超過(guò)晶體管7的驅(qū)動(dòng)能力這樣的異常的低電阻值。因此,處于LR狀態(tài)的電阻變化元件I通過(guò)晶體管7,能夠可靠地變化為HR狀態(tài)。由此,能夠穩(wěn)定地維持良好的電阻變化動(dòng)作,能夠提供存儲(chǔ)動(dòng)作的可靠性非常高的非易失性FI鎖電路100。此外,通過(guò)設(shè)定為節(jié)點(diǎn)3的寄生電容Cl >節(jié)點(diǎn)4的寄生電容C2,能夠抑制HR讀出時(shí)的電阻變化元件的兩端電壓的波形逸出這樣的噪音的發(fā)生。因此,能夠避免從HR向LR的誤動(dòng)作,實(shí)現(xiàn)穩(wěn)定的邏輯狀態(tài)的復(fù)原動(dòng)作。為了追加非易失性的功能而追加的電阻變化元件I由氧缺乏型的鉭氧化物構(gòu)成。鉭(Ta)是以作為其氮化物的TaN或作為氧化物的Ta2O5等,已經(jīng)在半導(dǎo)體工藝中使用的材料,與CMOS工藝的親和性較高。特別是,氧缺乏型的鉭氧化物TaOx (O < X < 2. 5)能夠在從室溫到較低溫的處理中形成。即,在形成電阻變化元件I的工序中,不存在具有較高處理溫度的熱工序,不會(huì)影響晶體管的性能。此外,不需要與邏輯電路區(qū)域分開(kāi)地形成記錄狀態(tài)的存儲(chǔ)器單元陣列區(qū)域。因此,將構(gòu)成邏輯電路的晶體管形成在半導(dǎo)體基板上之后,能夠?qū)㈦娮枳兓蘒形成在插塞接頭的一部分的布線層上,不會(huì)影響邏輯電路中的集成化及細(xì)微化。(實(shí)施方式2)接著,使用圖14 圖16說(shuō)明本發(fā)明的實(shí)施方式2。圖14是本發(fā)明的實(shí)施方式2的非易失性閂鎖電路的電路構(gòu)成圖。在圖14、圖15A及圖15B中,符號(hào)與圖3中記載的構(gòu)成要素相同的要素表示相同要素。但是,如后所述,使晶體管6及7的柵極寬度相等。本實(shí)施方式的非易失性閂鎖電路200與圖3中記載的非易失性閂鎖電路100的不同點(diǎn)在于,輸入至晶體管6的柵極的控制信號(hào)Ctrll和輸入至晶體管7的控制信號(hào)Ctrl2是單獨(dú)輸入的。如實(shí)施方式I所說(shuō)明,電阻變化元件I優(yōu)選為,與向HR狀態(tài)推移時(shí)相比,向LR狀態(tài)推移的情況下,將流過(guò)的電流限制得較小。在實(shí)施方式I中,通過(guò)將晶體管7的柵極寬度Wb設(shè)定得比晶體管6的柵極寬度Wa大來(lái)實(shí)現(xiàn),但是在本實(shí)施方式中,將晶體管6及7的柵極寬度相同的情況作為前提。在本實(shí)施方式的非易失性閂鎖電路200的存儲(chǔ)動(dòng)作中,對(duì)晶體管6的柵極端子施加具有絕對(duì)值大于第一電壓及第二電壓的電壓振幅Vwl的第一寫入脈沖,同時(shí)對(duì)晶體管7的柵極端子施加具有絕對(duì)值大于第一電壓及第二電壓的電壓振幅Vw2的第二寫入脈沖。在此,在施加的控制信號(hào)Ctrll和Ctrl2之間,具有Vwl < Vw2的關(guān)系。上述第一寫入脈沖及上述第二寫入脈沖例如由非易失性閂鎖電路200所具備的寫入電路生成,從該寫入電路向、上述Ctrl I端子及Ctrl2端子輸出。并且,通過(guò)上述第一寫入脈沖及上述第二寫入脈沖,在一定期間內(nèi)向晶體管6及7的柵極端子施加第一寫入電壓及第二寫入電壓。圖15A是表示向本發(fā)明的實(shí)施方式2的電阻變化元件的HR寫入動(dòng)作的電路圖。此夕卜,圖15B是表示向本發(fā)明的實(shí)施方式2的電阻變化元件的LR寫入動(dòng)作的電路圖。在圖15A中,表示將節(jié)點(diǎn)I閂鎖為低電壓、將節(jié)點(diǎn)2閂鎖為高電壓的狀態(tài),在圖15B中,相反,表示將節(jié)點(diǎn)I閂鎖為高電壓、將節(jié)點(diǎn)2閂鎖為低電壓的狀態(tài)。兩圖中都向晶體管6的柵極端子施加電壓振幅Vwl的第一寫入電壓,向晶體管7的柵極端子施加電壓振幅Vw2的第二寫入電壓。這時(shí),在圖15A中,對(duì)電阻變化元件1Vw2施加晶體管的閾值電壓從V t壓降后的電壓振幅的脈沖,電流從節(jié)點(diǎn)2向節(jié)點(diǎn)I的方向流動(dòng),電阻變化元件I向HR遷移。此夕卜,在圖15B中,相反,對(duì)電阻變化元件I施加晶體管的閾值電壓Vt從Vwl壓降后的電壓振幅的脈沖,電流從節(jié)點(diǎn)I向節(jié)點(diǎn)2的方向流動(dòng),電阻變化元件I向LR遷移。這時(shí),與向HR遷移時(shí)相比,向LR遷移時(shí),電阻變化元件I的兩端電壓變小,等價(jià)于向LR遷移時(shí)的電流量與向HR遷移時(shí)相比被限制。使用圖16詳細(xì)說(shuō)明該情況。圖16是在電阻變化元件的電流-電壓特性中,將施加電流限制的各晶體管的負(fù)載電阻線重疊描繪的圖表。在圖15A中,對(duì)晶體管7的漏極(節(jié)點(diǎn)2)施加與高電壓對(duì)應(yīng)的、大致與電源電壓VDD相近的值。另一方面,晶體管6的源極(節(jié)點(diǎn)I)接地為與低電壓對(duì)應(yīng)的、大致與接地電平(GND)相近的值。即,對(duì)于電阻變化元件1,晶體管7作為源極跟隨電路動(dòng)作,即使對(duì)晶體管7的柵極端子施加的電壓振幅Vw2與對(duì)晶體管6的柵極端子施加的電壓振幅Vwl相比稍大,通過(guò)晶體管的反饋偏壓效應(yīng),與以源極接的方式動(dòng)作的晶體管6相比,晶體管7的電流驅(qū)動(dòng)能力降低。即,在圖15A中記載的電阻變化元件I的HR化中,流過(guò)元件的電流由晶體管7的驅(qū)動(dòng)能力決定。相反,在圖15B中,晶體管6的漏極(節(jié)點(diǎn)I)被施加與高電壓對(duì)應(yīng)的、大致與電源電壓VDD相近的值。另一方面,晶體管7的源極(節(jié)點(diǎn)2)接地為與低電壓對(duì)應(yīng)的、大致與接地電平(GND)相近的值。即,對(duì)于電阻變化元件1,晶體管6作為源極跟隨電路動(dòng)作,所以與以源極接地的方式動(dòng)作的晶體管7相比,晶體管6的電流驅(qū)動(dòng)能力更加下降。即,在圖15B中記載的電阻變化元件I的LR化中,流過(guò)元件的電流由晶體管6的驅(qū)動(dòng)能力決定。這樣,使電阻變化元件I從LR狀態(tài)向HR狀態(tài)變化時(shí),能夠?qū)R狀態(tài)的電阻變化元件I施加的電壓電平被晶體管7的驅(qū)動(dòng)能力限制,相反,從HR狀態(tài)向LR狀態(tài)變化時(shí),變化為L(zhǎng)R狀態(tài)之后,能夠?qū)﹄娮枳兓蘒施加的電壓電平被晶體管6的驅(qū)動(dòng)能力限制。圖16所示的電流-電壓特性將圖15A的施加狀態(tài)作為正極性,將圖15B的施加狀態(tài)作為負(fù)極性來(lái)標(biāo)記。在圖16中,若對(duì)處于HR狀態(tài)的電阻變化元件I的兩端施加規(guī)定的第一電壓(|Va|)以上,則開(kāi)始向LR推移。這時(shí)的LR狀態(tài)的電阻值由負(fù)載電阻決定,在晶體管6的負(fù)載電阻線與Va相交的動(dòng)作點(diǎn)A,停止向低電阻的推移,電阻值被決定。另一方面,從LR狀態(tài)向HR狀態(tài)的推移在電阻變化元件I的兩端的電壓超過(guò)動(dòng)作點(diǎn)B的規(guī)定的第二電壓Vb時(shí)開(kāi)始。在本發(fā)明的實(shí)施方式2中使用的由氧缺乏型的鉭氧化物構(gòu)成的電阻變化元件的情況下,上述IVaI和上述|Vb|處于大致相等的關(guān)系。如上所述,使電阻變化元件I從LR狀態(tài)向HR狀態(tài)變化的情況下,向電阻變化元件I的施加電壓由晶體管7的驅(qū)動(dòng)能力決定,但是通過(guò)將對(duì)晶體管7的柵極端子施加的第二寫入電壓設(shè)定為比向晶體管6的柵極端子施加的第一寫入電壓大,能夠?qū)﹄娮枳兓蘒施加Vb以上的電壓。該情況如圖16所示,與使晶體管6的負(fù)載電阻線以原點(diǎn)為中心點(diǎn)對(duì)稱移動(dòng)的反射鏡標(biāo)記的負(fù)載電阻線相比,可以理解出晶體管7的負(fù)載電阻線以穿過(guò)Vw2的方式平移,處于充分超過(guò)動(dòng)作點(diǎn)B的電壓的位置。如上所述,根據(jù)本發(fā)明的實(shí)施方式2的構(gòu)成,將閂鎖動(dòng)作部的邏輯狀態(tài)寫入電阻變化元件I的情況下,使HR狀態(tài)變化時(shí),晶體管7作為電流限制元件動(dòng)作,使LR狀態(tài)變化時(shí),晶體管6作為電流限制元件動(dòng)作。因此,即使晶體管6的柵極寬度(Wa)和晶體管7的柵極寬度(Wb)處于相等的關(guān)系,通過(guò)將晶體管6的柵極端子的電壓振幅Vwl和晶體管7的柵極端子的電壓振幅Vw2設(shè)定為Vwl < Vw2的關(guān)系,能夠防止電阻變化元件I被寫入為超過(guò)晶體管7的驅(qū)動(dòng)能力這樣的異常的低電阻值。由此,能夠使處于LR狀態(tài)的電阻變化元件可靠地變化為HR狀態(tài)。因此,能夠穩(wěn)定地維持良好的電阻變化動(dòng)作,能夠提供存儲(chǔ)動(dòng)作的可靠性非常高的非易失性閂鎖電路。另外,在本實(shí)施方式中,示出了將晶體管6的柵極端子 和晶體管7的柵極端子作為不同的端子來(lái)控制的例,但是不限于該構(gòu)成。例如,也可以將晶體管6和晶體管7的柵極端子共通化,根據(jù)閂鎖狀態(tài)來(lái)切換對(duì)其輸入的寫入電壓的振幅。(實(shí)施方式3)接著,使用圖17A及圖17B說(shuō)明本發(fā)明的實(shí)施方式3。圖17A是本發(fā)明的實(shí)施方式3的非易失性觸發(fā)電路的電路構(gòu)成圖,圖17B是表示本發(fā)明的實(shí)施方式3的非易失性觸發(fā)電路的邏輯表的圖。在圖17A中,與圖4中記載的構(gòu)成要素相同的符號(hào)表示相同的元素。本實(shí)施方式的非易失性觸發(fā)電路300與圖4的非易失性閂鎖電路100的不同點(diǎn)在于,反演電路20及21變更為2輸入的NAND柵極電路50及51。如實(shí)施方式I中所說(shuō)明,如果Ctrl端子的輸入為GND電平,傳輸柵極TMG2為截止,則晶體管6及7、電阻變化元件I及加法放大電路22從NAND柵極電路50及51分離。在非易失性觸發(fā)電路300中,作為第一邏輯反轉(zhuǎn)電路的NAND柵極電路50及作為第二邏輯反轉(zhuǎn)電路的NAND柵極電路51構(gòu)成閂鎖動(dòng)作部。具體地說(shuō),構(gòu)成為NAND柵極電路50的輸出端子與NAND柵極電路51的一方的輸入端子連接、NAND柵極電路51的輸出端子與NAND柵極電路50的一方的輸入端子連接這樣的交叉耦合連接,構(gòu)成SR (Set Reset)觸發(fā)器。SR觸發(fā)電路是一般技術(shù),所以省略詳細(xì)說(shuō)明,圖17B中記載的邏輯表中的、Ctrl端子的電壓振幅為O時(shí),作為邏輯電路動(dòng)作。在該狀態(tài)下,若將SET端子和ReSET端子都設(shè)為1,則NAND柵極電路50及51都進(jìn)行與反演電路等價(jià)的動(dòng)作。在使傳輸柵極TMG2截止的狀態(tài)下,若對(duì)Ctrl端子輸入電壓振幅Vw的寫入電壓,則將該時(shí)點(diǎn)的觸發(fā)器的狀態(tài)寫入電阻變化元件1,存儲(chǔ)觸發(fā)器的邏輯狀態(tài)。此外,在使傳輸柵極TMG2導(dǎo)通的狀態(tài)下,若對(duì)Ctrl端子輸入電壓振幅Vr的讀出電壓,則根據(jù)電阻變化元件I的電阻值,高電平或低電平的電壓值恢復(fù),觸發(fā)器的邏輯狀態(tài)恢復(fù)為原來(lái)的狀態(tài)。該存儲(chǔ)及恢復(fù)的詳細(xì)情況與將NAND柵極電路50及51置換為反演電路20及21時(shí)的實(shí)施方式I相同,所以省略說(shuō)明。如上所述,根據(jù)本發(fā)明的實(shí)施方式3的構(gòu)成,能夠?qū)崿F(xiàn)使用了電阻變化元件I的非常高速且可靠性優(yōu)良的非易失性觸發(fā)電路。此外,能夠適當(dāng)?shù)貓?zhí)行存儲(chǔ)觸發(fā)器的狀態(tài)的情況的寫入的電流限制,所以能夠沒(méi)有誤動(dòng)作地正確執(zhí)行存儲(chǔ)動(dòng)作。此外,在使用2個(gè)電阻變化元件的以往技術(shù)中,成為問(wèn)題的、用于寫入的電壓需要2倍的課題也通過(guò)電阻變化元件為I個(gè)的本發(fā)明的構(gòu)成而解決,實(shí)現(xiàn)了電路的低耗電化和電源電路的簡(jiǎn)單化的效果。此外,如實(shí)施方式2那樣,采用能夠單獨(dú)控制晶體管6及7的柵極端子的構(gòu)成,當(dāng)然也能夠與本實(shí)施方式同樣地實(shí)現(xiàn)。進(jìn)而,在本實(shí)施方式中,例示了使用NAND柵極的構(gòu)成,但是不限于此,例如也可以將NAND柵極電路置換為NOR柵極電路。圖18A是表示本發(fā)明的實(shí)施方式3的變形例的非易失性觸發(fā)電路的電路構(gòu)成圖,圖18B是表示本發(fā)明的實(shí)施方式3的變形例的非易失性觸發(fā)電路的邏輯表的圖。在同圖中記載的非易失性觸發(fā)電路400中,作為第一邏輯反轉(zhuǎn)電路的NOR柵極電路60及作為第二邏輯反轉(zhuǎn)電路的NOR柵極電路61構(gòu)成閂鎖動(dòng)作部。具體地說(shuō),構(gòu)成為NOR柵極電路60的輸出端子與NOR柵極電路61的一方的輸入端子連接、NOR柵極電路61的輸出端子與NOR柵極電路60的一方的輸入端子連接這樣的交叉耦合連接,構(gòu)成SR (Set Reset)觸發(fā)器。在本 變形例中,SET及ReSET端子的電壓振幅都為O時(shí),能夠進(jìn)行存儲(chǔ)及恢復(fù)動(dòng)作。在本變形例中記載的非易失性觸發(fā)電路400中,實(shí)現(xiàn)了與實(shí)施方式3所示的非易失性觸發(fā)電路300同樣的效果。進(jìn)而,上述的SR觸發(fā)電路是所有種類的觸發(fā)電路的基本,所以可以想到使用上述非易失性觸發(fā)電路的應(yīng)用。例如,如果是主從型的D觸發(fā)器,如果在主機(jī)的觸發(fā)器中使用上述非易失性觸發(fā)電路,則能夠作為非易失性D型觸發(fā)電路來(lái)提供。以上基于實(shí)施方式I 3說(shuō)明了本發(fā)明的非易失性閂鎖電路及非易失性觸發(fā)電路,但是本發(fā)明的非易失性閂鎖電路及非易失性觸發(fā)電路不限于上述的實(shí)施方式I 3。對(duì)于實(shí)施方式I 3,在不脫離本發(fā)明的主旨的范圍內(nèi),施與本領(lǐng)域技術(shù)人員能夠想到的各種變形而得到的變形例、以及將本發(fā)明的非易失性閂鎖電路及非易失性觸發(fā)電路內(nèi)置的各種設(shè)備也包含在本發(fā)明中。另外,在上述的各實(shí)施方式中,氧化物層由鉭氧化物的層疊構(gòu)造構(gòu)成,但是如在實(shí)施方式I中所述,也可以是其他氧化物層的層疊構(gòu)造,例如鉿(Hf)氧化物的層疊構(gòu)造或鋯(Zr)氧化物的層疊構(gòu)造等。采用鉿氧化物的層疊構(gòu)造的情況下,若設(shè)第一鉿氧化物的組成為HfOx,設(shè)第二鉿氧化物的組成為HfOy,則優(yōu)選為O. 9 < X < I. 6左右,y為1.8<y<2. O左右,第二鉿氧化物的膜厚為3nm以上、4nm以下。此外,采用鋯氧化物的層疊構(gòu)造的情況下,若設(shè)第一鋯氧化物的組成為ZrOx,設(shè)第二鋯氧化物的組成為ZrOy,則優(yōu)選為O. 9彡X彡I. 4左右,y為1.9<y<2. O左右,第二錯(cuò)氧化物的膜厚為Inm以上、5nm以下。此外,氧化物層的層疊構(gòu)造不必要是同一過(guò)渡金屬,也可以是,通過(guò)由氧缺乏型的第一過(guò)渡金屬構(gòu)成的第一過(guò)渡金屬氧化物層和由與第一過(guò)渡金屬不同的第二過(guò)渡金屬構(gòu)成的第二過(guò)渡金屬氧化物層的層疊構(gòu)造來(lái)構(gòu)成,第二過(guò)渡金屬氧化物的電阻值使用比第一過(guò)渡金屬氧化物層的電阻值高的層疊構(gòu)造的過(guò)渡金屬氧化物。第二過(guò)渡金屬氧化物的電阻值使用比第一過(guò)渡金屬氧化物層的電阻值高的層疊構(gòu)造的理由為,能夠?qū)⒃跀?shù)據(jù)的重寫時(shí)對(duì)電阻變化元件施加的電壓高效地施加給第二過(guò)渡金屬氧化物,有助于電阻變化。此外,優(yōu)選為第二過(guò)渡金屬的標(biāo)準(zhǔn)電極電位比第一過(guò)渡金屬的標(biāo)準(zhǔn)電極電位低。標(biāo)準(zhǔn)電極電位表現(xiàn)出其值越高越難被氧化的特性。通過(guò)在更高電阻的第二過(guò)渡金屬氧化物上配置標(biāo)準(zhǔn)電極電位更低的過(guò)渡金屬的氧化物,能夠更穩(wěn)定地進(jìn)行電阻變化。例如,第一過(guò)渡金屬氧化物層使用氧缺乏型的鉭氧化物,第二過(guò)渡金屬氧化物層使用TiO2即可。通過(guò)采用這樣的構(gòu)成,能夠更穩(wěn)定地發(fā)生電阻變化動(dòng)作。此外,作為由過(guò)渡金屬材料構(gòu)成的氧化物層,作為表現(xiàn)出電阻變化的主要的電阻變化層,含有鉭等過(guò)渡金屬氧化物層即可,也可以化驗(yàn)有其以外的、例如微量其他元素。通過(guò)電阻值的微調(diào)整等,能夠有意圖地少量含有其他元素,這樣的情況也包含在本發(fā)明的范圍內(nèi)。例如,若在電阻變化層中添加氮,則電阻變化層的電阻值升高,能夠改善電阻變化的反應(yīng)性。過(guò)渡金屬具有多個(gè)氧化狀態(tài)的材料較多,所以通過(guò)將這些氧化狀態(tài)用于數(shù)據(jù)的存儲(chǔ),能夠在非易失性存儲(chǔ)裝置中使用。工業(yè)實(shí)用性本發(fā)明的非易失性閂鎖電路及非易失性觸發(fā)電路能夠應(yīng)用于非易失性的系統(tǒng) LSI、CPU及微處理器,此外,能夠應(yīng)用在要求完全恢復(fù)為切斷電源緊之前的動(dòng)作狀態(tài)的電子制品,在工業(yè)上是有用的。符號(hào)的說(shuō)明1、500、510、711、712、811、812 電阻變化元件2、3、4、5、6、7、8、9、10、11 晶體管12電阻元件20、21、611、612、821、822 反演電路22加法放大電路50、51 NAND 柵極電路60,61 NOR 柵極電路100、110、200、600、700、800 非易失性閂鎖電路300、400非易失性觸發(fā)電路501第一電極層502第一電阻變化層503第二電阻變化層504第二電極層505柵極氧化膜層506源極/漏極區(qū)域507插塞層508金屬布線層601讀出·閂鎖電路602寫入電流生成電路621、623、625、626 p 型 MOSFET622、624、627、628、629、630、631、632 η 型 MOSFETTMGl傳輸柵極TMG2傳輸柵極
      權(quán)利要求
      1.一種非易失性閂鎖電路,具備 第一邏輯反轉(zhuǎn)電路; 第二邏輯反轉(zhuǎn)電路,輸入端子與所述第一邏輯反轉(zhuǎn)電路的輸出端子連接,輸出端子與所述第一邏輯反轉(zhuǎn)電路的輸入端子連接; 第一晶體管,具有第一端子、第二端子及第一控制端子,通過(guò)所述第一控制端子的電壓,對(duì)所述第一端子和所述第二端子之間的導(dǎo)通狀態(tài)進(jìn)行控制; 第二晶體管,具有第三端子、第四端子及第二控制端子,通過(guò)所述第二控制端子的電壓,對(duì)所述第三端子和所述第四端子之間的導(dǎo)通狀態(tài)進(jìn)行控制;以及 電阻變化元件,是用第一及第二電極夾持由氧缺乏型的過(guò)渡金屬氧化物構(gòu)成的氧化物層的構(gòu)造; 所述第一晶體管的所述第一端子和所述電阻變化元件的所述第一電極經(jīng)由第一節(jié)點(diǎn)連接,所述第二晶體管的所述第四端子和所述電阻變化元件的所述第二電極經(jīng)由第二節(jié)點(diǎn)連接, 所述第一邏輯反轉(zhuǎn)電路的所述輸出端子和所述第一晶體管的所述第二端子經(jīng)由第三節(jié)點(diǎn)連接,所述第二邏輯反轉(zhuǎn)電路的所述輸出端子和所述第二晶體管的所述第三端子經(jīng)由第四節(jié)點(diǎn)連接, 所述電阻變化元件,在電流從所述第一電極向所述第二電極流動(dòng)的方向,在所述第一電極和所述第二電極之間施加比規(guī)定的第一電壓大的電壓,從而向第一電阻狀態(tài)推移,在電流從所述第二電極向所述第一電極流動(dòng)的方向,在所述第一電極和所述第二電極之間施加比規(guī)定的第二電壓大的電壓,從而向電阻值比所述第一電阻狀態(tài)大的第二電阻狀態(tài)推移, 在從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí)流過(guò)所述電阻變化元件的第一電流的絕對(duì)值,比從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí)流過(guò)所述電阻變化元件的第二電流的絕對(duì)值小。
      2.如權(quán)利要求I所述的非易失性閂鎖電路, 還具備加法放大電路,檢測(cè)所述第一節(jié)點(diǎn)的電位和所述第二節(jié)點(diǎn)的電位的加法值, 所述加法放大電路在所述電阻變化元件從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí),或者所述電阻變化元件從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí),將對(duì)所述第一控制端子及所述第二控制端子分別施加的電壓分別作為第一寫入電壓及第二寫入電壓時(shí),在對(duì)所述第一控制端子及所述第二控制端子分別施加絕對(duì)值比所述第一寫入電壓及所述第二寫入電壓小的讀出電壓的情況下,根據(jù)所述加法值,向所述第三節(jié)點(diǎn)或所述第四節(jié)點(diǎn)輸出表示由所述第一及所述第二邏輯反轉(zhuǎn)電路構(gòu)成的閂鎖動(dòng)作部的邏輯狀態(tài)的高電平的電壓或低電平的電壓,從而從存儲(chǔ)在所述電阻變化元件中的電阻狀態(tài),恢復(fù)所述閂鎖動(dòng)作部的邏輯狀態(tài)。
      3.如權(quán)利要求I或2所述的非易失性閂鎖電路, 具備寫入電路,使所述電阻變化元件從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí),或者從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí),對(duì)所述第一控制端子施加第一寫入電壓,對(duì)所述第二控制端子施加絕對(duì)值比所述第一寫入電壓大的第二寫入電壓。
      4.如權(quán)利要求I或2所述的非易失性閂鎖電路,具備寫入電路,在使所述電阻變化元件從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí),對(duì)所述第一控制端子及所述第二控制端子施加第三寫入電壓,在從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí),對(duì)所述第一控制端子及所述第二控制端子施加絕對(duì)值比所述第三寫入電壓大的第四寫入電壓。
      5.如權(quán)利要求I或2所述的非易失性閂鎖電路, 具備寫入電路,使所述電阻變化元件從所述第一電阻狀態(tài)向所述第二電阻狀態(tài)推移時(shí),或者從所述第二電阻狀態(tài)向所述第一電阻狀態(tài)推移時(shí),對(duì)所述第一控制端子及所述第二控制端子施加第五寫入電壓, 所述第一晶體管的柵極寬度比所述第二晶體管的柵極寬度小。
      6.如權(quán)利要求I 5中任一項(xiàng)所述的非易失性閂鎖電路, 在所述第一節(jié)點(diǎn)和接地端子之間連接電容性負(fù)載,以使與所述第一節(jié)點(diǎn)連接的電容性負(fù)載的值成為與所述第二節(jié)點(diǎn)連接的電容性負(fù)載的值以上。
      7.如權(quán)利要求I 5中任一項(xiàng)所述的非易失性閂鎖電路, 與所述第二節(jié)點(diǎn)連接的布線的布線長(zhǎng)度為與所述第一節(jié)點(diǎn)連接的布線的布線長(zhǎng)度以下。
      8.如權(quán)利要求I 7中任一項(xiàng)所述的非易失性閂鎖電路, 所述氧化物層包含由第一過(guò)渡金屬構(gòu)成的第一氧化物層和由第二過(guò)渡金屬構(gòu)成的第二氧化物層的層疊構(gòu)造, 所述第一氧化物層的氧缺乏度比所述第二氧化物層的氧缺乏度大, 所述第二電極和所述第二氧化物層相接,所述第一電極和所述第一氧化物層相接。
      9.如權(quán)利要求8所述的非易失性閂鎖電路, 所述第一氧化物層是具有以TaOx表示的組成的鉭氧化物層,其中0. 8 < X < I. 9。
      10.如權(quán)利要求8所述的非易失性閂鎖電路, 所述第二氧化物層是具有以TaOy表示的組成的第二鉭氧化物層,其中2. I < y。
      11.如權(quán)利要求I 10中任一項(xiàng)所述的非易失性閂鎖電路, 所述第二電極的材料的標(biāo)準(zhǔn)電極電位比所述第一電極的材料高。
      12.—種非易失性觸發(fā)電路,具備權(quán)利要求I 11中任一項(xiàng)所述的非易失性閂鎖電路, 所述第一及所述第二邏輯反轉(zhuǎn)電路分別是具備至少2以上的輸入端子的第一 NAND柵極電路及第二 NAND柵極電路, 所述第一 NAND柵極電路的輸出端子和所述第二 NAND柵極電路的輸入端子的I個(gè)經(jīng)由所述第三節(jié)點(diǎn)連接, 所述第二 NAND柵極電路的輸出端子和所述第一 NAND柵極電路的輸入端子的I個(gè)經(jīng)由所述第四節(jié)點(diǎn)連接, 所述第一 NAND柵極電路的所述輸出端子和所述第一晶體管的所述第二端子經(jīng)由所述第三節(jié)點(diǎn)連接,所述第二 NAND柵極電路的所述輸出端子和所述第二晶體管的所述第四端子經(jīng)由所述第四節(jié)點(diǎn)連接。
      13.一種非易失性觸發(fā)電路,具備權(quán)利要求I 11中任一項(xiàng)所述的非易失性閂鎖電路, 所述第一及所述第二邏輯反轉(zhuǎn)電路分別是具備至少2輸入以上的輸入端子的第一 NOR柵極電路及第二 NOR柵極電路,所述第一 NOR柵極電路的輸出端子和所述第二 NOR柵極電路的輸入端子的I個(gè)經(jīng)由所述第三節(jié)點(diǎn)連接, 所述第二 NOR柵極電路的輸出端子和所述第一 NOR柵極電路的輸入端子的I個(gè)經(jīng)由所述第四節(jié) 點(diǎn)連接, 所述第一 NOR柵極電路的所述輸出端子和所述第一晶體管的所述第二端子經(jīng)由所述第三節(jié)點(diǎn)連接,所述第二 NOR柵極電路的所述輸出端子和所述第二晶體管的所述第四端子經(jīng)由所述第四節(jié)點(diǎn)連接。
      全文摘要
      本發(fā)明的非易失性閂鎖電路(100)具備電阻變化元件(1),將氧缺乏型的氧化物層夾持在第一及第二電極中,在電流從第一電極流向第二電極的方向施加第一寫入電壓,從而向低電阻狀態(tài)推移,通過(guò)在電流從第二電極流向第一電極的方向施加第二寫入電壓,從而向高電阻狀態(tài)推移,晶體管(6)的第一端子與上述第一電極連接,晶體管(7)的第一端子與上述第二電極連接,反演電路(20)的輸出端子與晶體管(6)的第二端子連接,反演電路(21)的輸出端子與晶體管(7)的第二端子連接,從高電阻狀態(tài)向低電阻狀態(tài)推移時(shí),流過(guò)電阻變化元件(1)的第一電流的絕對(duì)值比從低電阻狀態(tài)向高電阻狀態(tài)推移時(shí)流過(guò)電阻變化元件(1)的第二電流的絕對(duì)值小。
      文檔編號(hào)H03K3/356GK102714493SQ20128000041
      公開(kāi)日2012年10月3日 申請(qǐng)日期2012年1月19日 優(yōu)先權(quán)日2011年1月20日
      發(fā)明者加藤佳一 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社
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