緩沖電路以及緩沖電路的驅(qū)動(dòng)方法
【專利摘要】本發(fā)明提供一種緩沖電路（20）的驅(qū)動(dòng)方法，所述緩沖電路（20）具有：輸出端子（26）；第1晶體管（21），其連接于包含第1電壓以及比第1電壓低的第2電壓的時(shí)鐘信號(hào)的信號(hào)源（23），用于將第1電壓供給到輸出端子（26）；和第2晶體管（22），其連接于供給比第1電壓低的第3電壓的電壓源（27），用于將第3電壓供給到輸出端子（26），所述驅(qū)動(dòng)方法中，在時(shí)鐘信號(hào)為所述第1電壓的期間（C），使第1晶體管導(dǎo)通，在繼第1電壓的期間（C）之后的時(shí)鐘信號(hào)為第2電壓的期間，使第1晶體管（21）以及第2晶體管（22）導(dǎo)通。
【專利說(shuō)明】緩沖電路以及緩沖電路的驅(qū)動(dòng)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及緩沖電路及其驅(qū)動(dòng)方法，特別涉及能夠縮短緩沖電路的輸出信號(hào)的下降時(shí)間的緩沖電路及其驅(qū)動(dòng)方法。
【背景技術(shù)】
[0002]近年來(lái)，使用液晶面板或有機(jī)電致發(fā)光元件(以下記為有機(jī)EL元件)的有源矩陣型的顯示裝置的開(kāi)發(fā)正盛行。特別是，作為使用電流驅(qū)動(dòng)型發(fā)光元件的圖像顯示裝置，使用有機(jī)EL元件的有機(jī)EL顯示器，具有視角特性良好且功耗小的優(yōu)點(diǎn)，因此作為下一代FPD(Flat Panel Display:平板顯示器)候補(bǔ)而受到注目。
[0003]上述有源矩陣型的顯示裝置，通過(guò)以行為單位選擇呈2維配置的像素電路，對(duì)所選擇的像素電路經(jīng)由信號(hào)線寫(xiě)入與顯示數(shù)據(jù)相應(yīng)的電壓，從而顯示圖像。為了以行為單位選擇像素電路，使用使從掃描線驅(qū)動(dòng)電路基于時(shí)鐘信號(hào)向掃描線輸出的輸出信號(hào)按順序移位的移位寄存器。
[0004]另外，在上述的移位寄存器中，使用經(jīng)由輸出端子串聯(lián)連接晶體管的緩沖電路(例如，參考專利文獻(xiàn)I)。
[0005]現(xiàn)有技術(shù)文獻(xiàn)
[0006]專利文獻(xiàn)1:國(guó)際公開(kāi)第2009/034750號(hào)
【發(fā)明內(nèi)容】

[0007]發(fā)明要解決的課題
[0008]在這種緩沖電路中，縮短輸出信號(hào)的下降時(shí)間并實(shí)現(xiàn)電路面積的縮小以及功耗的降低是課題。
[0009]于是，本發(fā)明的目的在于提供一種能夠縮短輸出信號(hào)的下降時(shí)間并使電路面積縮小以及功耗降低的緩沖電路及其驅(qū)動(dòng)方法。
[0010]用于解決課題的技術(shù)方案
[0011 ] 為了解決上述課題，本發(fā)明的一個(gè)技術(shù)方案涉及的緩沖電路的驅(qū)動(dòng)方法，所述緩沖電路具有:輸出端子；第I晶體管，其連接于包含第I電壓以及比所述第I電壓低的第2電壓的時(shí)鐘信號(hào)的信號(hào)源，用于將所述第I電壓供給到所述輸出端子；和第2晶體管，其連接于供給比所述第I電壓低的第3電壓的電壓源，用于將所述第3電壓供給到所述輸出端子，其特征在于，在所述驅(qū)動(dòng)方法中，在所述時(shí)鐘信號(hào)為所述第I電壓的期間，使所述第I晶體管導(dǎo)通，在繼所述時(shí)鐘信號(hào)為所述第I電壓的期間之后的所述時(shí)鐘信號(hào)為所述第2電壓的期間，使所述第I晶體管以及所述第2晶體管都導(dǎo)通。
[0012]發(fā)明的效果
[0013]根據(jù)本發(fā)明，可實(shí)現(xiàn)能夠縮短輸出信號(hào)的下降時(shí)間并使電路面積縮小以及功耗降低的緩沖電路及其驅(qū)動(dòng)方法?！緦＠綀D】

【附圖說(shuō)明】
[0014]圖1是表不緩沖電路的一例的電路圖。
[0015]圖2是圖1的緩沖電路中的信號(hào)的時(shí)間圖。
[0016]圖3是表示圖1的緩沖電路的工作的圖。
[0017]圖4是實(shí)施方式I涉及的緩沖電路的電路圖。
[0018]圖5是實(shí)施方式I涉及的緩沖電路中的信號(hào)的時(shí)間圖。
[0019]圖6是表示實(shí)施方式I涉及的緩沖電路的工作的圖。
[0020]圖7是實(shí)施方式I涉及的緩沖電路的工作的流程圖。
[0021]圖8是表示構(gòu)成緩沖電路的晶體管的閾值電壓和緩沖電路的功耗的關(guān)系的圖。
[0022]圖9是表示實(shí)施方式2涉及的顯示裝置的結(jié)構(gòu)的框圖。
[0023]圖10是表示圖9中的掃描線驅(qū)動(dòng)電路與顯示單元的連接關(guān)系的圖。
[0024]圖11是表示在顯示裝置的工作中使用的信號(hào)波形的一例的圖。
[0025]圖12是表示單位電路的電路結(jié)構(gòu)的一例的圖。
[0026]圖13是表示圖12所示的單位電路的工作的時(shí)間圖。
[0027]圖14是表示使用其他邏輯電路的單位電路的電路結(jié)構(gòu)的一例的圖。
[0028]圖15是表示圖14所示的單位電路的工作的時(shí)間圖。
[0029]圖16是表示實(shí)施方式3涉及的掃描線驅(qū)動(dòng)電路與顯示單元的連接關(guān)系的圖。
[0030]圖17是表示實(shí)施方式3涉及的單位電路的電路結(jié)構(gòu)的一例的圖。
[0031]圖18是表示圖17所示的單位電路的工作的時(shí)間圖。
[0032]圖19是內(nèi)置有本發(fā)明的緩沖電路的薄型平板TV的外觀圖。
【具體實(shí)施方式】
[0033](成為本發(fā)明基礎(chǔ)的見(jiàn)解)
[0034]如【背景技術(shù)】中所作的說(shuō)明，對(duì)于用于移位寄存器電路的緩沖電路而言，縮短輸出信號(hào)的下降時(shí)間并實(shí)現(xiàn)電路面積的縮小以及功耗的降低是課題。
[0035]圖1是表示緩沖電路的一例的電路圖。
[0036]圖1中，作為例子示出了使用經(jīng)由輸出端子串聯(lián)連接的2個(gè)NMOS晶體管而構(gòu)成的緩沖電路。
[0037]緩沖電路10由輸出端子16、經(jīng)由輸出端子16串聯(lián)連接的晶體管11以及晶體管12、和電容元件19構(gòu)成。
[0038]晶體管11以及晶體管12是NMOS晶體管。
[0039]晶體管11的漏極連接于時(shí)鐘信號(hào)源13，晶體管11的源極連接于輸出端子16以及晶體管12的源極。晶體管11的柵極是緩沖電路的輸入端子14 (Qnode)。
[0040]晶體管12的漏極連接于低電壓源(VSS)，晶體管12的源極連接于輸出端子16以及晶體管11的源極。晶體管12的柵極是緩沖電路的輸入端子15 (Hnode)。
[0041]時(shí)鐘信號(hào)源13輸出取VDD和VSS這2值的時(shí)鐘信號(hào)。
[0042]電容元件19是在后述的引導(dǎo)(bootstrap)工作中所使用的電容元件。
[0043]以下，使用圖2以及圖3對(duì)圖1所示的緩沖電路10的工作進(jìn)行說(shuō)明。
[0044]圖2是圖1的緩沖電路10中的信號(hào)的時(shí)間圖。[0045]圖3是表示圖1的緩沖電路10的工作的圖。
[0046]在圖2 (A)以及圖3 (A)所示的狀態(tài)下，低電平的電壓被施加于輸入端子14，晶體管11為非導(dǎo)通。另一方面，由于對(duì)輸入端子15施加高電平的電壓而使晶體管12為導(dǎo)通狀態(tài)，所以在輸出端子輸出低電壓源17的VSS。也就是說(shuō)，緩沖電路的輸出端子16為低電平的狀態(tài)。
[0047]在從該狀態(tài)起使輸出端子16為高電平的情況下，首先如圖2 (B)以及圖3 (B)所示，對(duì)輸入端子14施加高電平的電壓，晶體管11成為導(dǎo)通狀態(tài)。同時(shí)，對(duì)輸入端子15施加低電平的電壓，晶體管12成為非導(dǎo)通狀態(tài)。由此，電容元件19通過(guò)施加于輸入端子14的高電平的電壓而充電。此外，在該狀態(tài)下，雖然輸出端子16與時(shí)鐘信號(hào)源13為導(dǎo)通狀態(tài)，但由于時(shí)鐘信號(hào)源13的電壓值為VSS,所以在輸出端子16輸出電壓VSS,輸出端子16為低電平的狀態(tài)。
[0048]接著，如圖2 (C)以及圖3 (C)所示，在期間(C)，在施加于輸入端子15的電壓直接將輸入端子14控制成浮動(dòng)(floating)狀態(tài)之后，時(shí)鐘信號(hào)源13的電壓從低電平上升到高電平。
[0049]于是，如圖2 (C)所示，與時(shí)鐘信號(hào)源13的上升相應(yīng)地，輸入端子14的電壓從由電容元件19保持的電壓進(jìn)一步上升時(shí)鐘信號(hào)源13的高電平量(VDD1)。此時(shí)，由于晶體管11的柵極源極間電壓保持導(dǎo)通電壓，所以在輸出端子16輸出時(shí)鐘信號(hào)源13的VDD1。
[0050]上述圖2 (B)和(C)以及圖3 (B)和(C)所示的工作稱為引導(dǎo)工作(引導(dǎo)電路)，由此，能夠使輸出信號(hào)的上升時(shí)間縮短。
[0051]另一方面，在使輸出端子16從高電平下降到低電平的情況下，接著如圖2 (D)以及圖3 (D)所示，對(duì)輸入端子14施加低電平的電壓而使晶體管11非導(dǎo)通，通過(guò)對(duì)輸入端子15施加高電平的電壓而使晶體管12導(dǎo)通，抽取輸出信號(hào)的電壓。
[0052]此時(shí)，要縮短下降時(shí)間，就需要在圖2的期間(D)，增大用于抽取輸出信號(hào)的電壓的晶體管12的驅(qū)動(dòng)能力。
[0053]當(dāng)增大晶體管12的驅(qū)動(dòng)能力時(shí)，則形成晶體管12所需要的面積就增加。另外，伴隨晶體管12的驅(qū)動(dòng)能力的增加，在圖2的期間(C)，存在晶體管12的泄漏電流增加、功耗增加的問(wèn)題。特別是，在由于晶體管12的形成條件等使晶體管12的閾值電壓為低壓(depression)特性的情況下，由于上述泄漏電流增加，所以會(huì)使功耗進(jìn)一步增加。
[0054]也就是說(shuō)，緩沖電路10的下降時(shí)間的縮短和電路面積、功耗成為二律背反的關(guān)系，兼顧兩者是非常困難的。
[0055]因此，期望使輸出信號(hào)的下降時(shí)間縮短并使功耗以及電路面積減小的緩沖電路10。
[0056]于是，本發(fā)明的一個(gè)技術(shù)方案涉及的緩沖電路的驅(qū)動(dòng)方法，所述緩沖電路具有:輸出端子；第I晶體管，其連接于包含第I電壓以及比所述第I電壓低的第2電壓的時(shí)鐘信號(hào)的信號(hào)源，用于將所述第I電壓供給到所述輸出端子；和第2晶體管，其連接于供給比所述第I電壓低的第3電壓的電壓源，用于將所述第3電壓供給到所述輸出端子，其特征在于，在所述驅(qū)動(dòng)方法中，在所述時(shí)鐘信號(hào)為所述第I電壓的期間，使所述第I晶體管導(dǎo)通，在繼所述時(shí)鐘信號(hào)為所述第I電壓的期間之后的所述時(shí)鐘信號(hào)為所述第2電壓的期間，使所述第I晶體管以及所述第2晶體管都導(dǎo)通。[0057]由此，通過(guò)第I晶體管以及第2晶體管雙方抽取輸出信號(hào)的電壓，因此能夠不增加第2晶體管的電路面積和功耗而縮短下降時(shí)間。
[0058]另外，所述第2電壓可以設(shè)定成比所述第3電壓低的電位。
[0059]由此，能夠通過(guò)第I晶體管進(jìn)行更強(qiáng)有力地抽取，因此能夠進(jìn)一步縮短下降時(shí)間。
[0060]另外，本發(fā)明的一個(gè)技術(shù)方案涉及的緩沖電路，具有:輸出端子；第I晶體管，其連接于包含第I電壓以及比所述第I電壓低的第2電壓的時(shí)鐘信號(hào)的信號(hào)源，用于將所述第I電壓供給到所述輸出端子；和第2晶體管，其連接于供給比所述第I電壓低的第3電壓的電壓源，用于將所述第3電壓供給到所述輸出端子，在所述時(shí)鐘信號(hào)為所述第I電壓的期間，所述第I晶體管被控制成導(dǎo)通狀態(tài)，在繼所述時(shí)鐘信號(hào)為第I電壓的期間之后的所述時(shí)鐘信號(hào)為所述第2電壓的期間，所述第I晶體管以及所述第2晶體管被控制成都為導(dǎo)通狀態(tài)。
[0061]由此，通過(guò)第I晶體管以及第2晶體管雙方抽取輸出信號(hào)的電壓，因此能夠不增加第2晶體管的電路面積和功耗而縮短下降時(shí)間。
[0062]另外，所述第2電壓可以設(shè)定成比所述第3電壓低的電位。
[0063]由此，能夠通過(guò)第I晶體管更強(qiáng)有力地抽取輸出信號(hào)的電壓，因此能夠進(jìn)一步縮短下降時(shí)間。
[0064]另外，所述第I晶體管的柵極可以與所述輸出端子通過(guò)電容元件連接。
[0065]也就是說(shuō)，本發(fā)明也可以適用于具有引導(dǎo)電路的緩沖電路。
[0066]另外，本發(fā)明的一個(gè)技術(shù)方案涉及移位寄存器，是由具有邏輯電路和由上述任一緩沖電路結(jié)構(gòu)的輸出部的單位電路連接成多級(jí)而構(gòu)成的移位寄存器，所述邏輯電路具有:第I信號(hào)生成部，其根據(jù)從上級(jí)的單位電路輸入的信號(hào)，生成用于切換所述第I晶體管的導(dǎo)通以及非導(dǎo)通的第I信號(hào)；和第2信號(hào)生成部，其生成用于切換所述第2晶體管的導(dǎo)通以及非導(dǎo)通的第2信號(hào)。
[0067]也就是說(shuō)，本發(fā)明也可以適用于移位寄存器。
[0068]以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。
[0069]此外，以下說(shuō)明的實(shí)施方式均表示本發(fā)明的一個(gè)具體例。以下的實(shí)施方式中所示的數(shù)值、形狀、材料、構(gòu)成要素、構(gòu)成要素的配置位置以及連接方式、步驟、步驟的順序等只是一例，并非是限定本發(fā)明的意思。另外，關(guān)于以下的實(shí)施方式中構(gòu)成要素中的、在表示最上位概念的獨(dú)立權(quán)利要求中沒(méi)有記載的構(gòu)成要素，作為任意的構(gòu)成要素進(jìn)行說(shuō)明。
[0070](實(shí)施方式I)
[0071]圖4是表示本發(fā)明的實(shí)施方式I涉及的緩沖電路的電路圖。
[0072]圖4中，作為例子示出了使用經(jīng)由輸出端子串聯(lián)連接的2個(gè)NMOS晶體管而構(gòu)成的緩沖電路。
[0073]緩沖電路20由輸出端子26、經(jīng)由輸出端子26串聯(lián)連接的第I晶體管21以及第2晶體管22、控制單元28、和電容元件29構(gòu)成。
[0074]第I晶體管21以及第2晶體管22是NMOS晶體管(開(kāi)關(guān)晶體管)。
[0075]第I晶體管21的漏極連接于時(shí)鐘信號(hào)源23，第I晶體管21的源極連接于輸出端子26以及第2晶體管22的源極。第I晶體管21的柵極是緩沖電路的輸入端子24 (Qnode)。
[0076]第2晶體管22的漏極連接于低電壓源27 (VSS (第3電壓))，第2晶體管22的源極連接于輸出端子26以及第I晶體管21的源極。第2晶體管22的柵極是緩沖電路的輸入端子 25 (Hnode) ο
[0077]控制單元28對(duì)輸入端子24施加用于切換第I晶體管21的導(dǎo)通和非導(dǎo)通的高電平或低電平的電壓。同樣，控制單元28對(duì)輸入端子25施加用于切換第2晶體管22的導(dǎo)通和非導(dǎo)通的高電平或低電平的電壓。也就是說(shuō)，第I晶體管21以及第2晶體管22是開(kāi)關(guān)
晶體管。
[0078]時(shí)鐘信號(hào)源23輸出取VDDl (第I電壓)和VSS (第2電壓)這2值的時(shí)鐘信號(hào)。通過(guò)使第I晶體管21為導(dǎo)通狀態(tài)，時(shí)鐘信號(hào)源23向輸出端子26供給VDDl或VSS。
[0079]通過(guò)使第2晶體管22為導(dǎo)通狀態(tài)，低電壓源27向輸出端子26供給VSS。
[0080]電容元件29是在后述的引導(dǎo)工作中所使用的電容元件。此外，在第I晶體管21大且柵極源極間的寄生電容大的情況下，電容元件29可以利用寄生電容。
[0081]使用圖5、圖6以及圖7對(duì)如上述圖4所示的緩沖電路的工作進(jìn)行說(shuō)明。
[0082]圖5是圖4的緩沖電路20中的信號(hào)的時(shí)間圖。
[0083]圖6是表示圖4的緩沖電路20的工作的圖。
[0084]圖7是圖4的緩沖電路20的工作的流程圖。
[0085]實(shí)施方式I涉及的緩沖電路20的特征在于，在期間(D)，構(gòu)成緩沖電路的第I晶體管21以及第2晶體管22雙方都成為導(dǎo)通狀態(tài)。
[0086]首先，如圖5 (A)以及圖6 (A)所示，在期間(A)，控制單元28通過(guò)對(duì)輸入端子24施加低電平的電壓(VSS)而使第I晶體管21非導(dǎo)通。另一方面，控制單元28通過(guò)對(duì)輸入端子25施加高電平的電壓(VDD)而對(duì)第2晶體管22的柵極源極間提供導(dǎo)通電壓。由此，控制單元28使第2晶體管22導(dǎo)通。也就是說(shuō)，輸出端子26與低電壓源27成為導(dǎo)通狀態(tài)，在輸出端子26輸出低電壓源27的VSS。也就是說(shuō)，在期間(A)，緩沖電路20的輸出端子26為低電平的狀態(tài)。
[0087]在從該狀態(tài)起使輸出端子26為高電平的情況下，首先如圖5 (B)以及圖6 (B)所示，作為用于使輸出為高電平的準(zhǔn)備，設(shè)有期間(B)。
[0088]在期間(B)，控制單元28通過(guò)對(duì)輸入端子24施加高電平的電壓而對(duì)第I晶體管21的柵極源極間提供導(dǎo)通電壓。由此，控制單元28使第I晶體管21導(dǎo)通。同時(shí)，控制單元28通過(guò)對(duì)輸入端子25施加低電平的電壓而使第2晶體管22為非導(dǎo)通狀態(tài)。
[0089]此時(shí)，電容元件29通過(guò)施加于輸入端子24的高電平的電壓而充電。
[0090]通過(guò)電容元件29，施加于第I晶體管21的柵極源極間的電壓保持到接著對(duì)輸入端子24施加低電平的電壓為止。
[0091]此外，在該期間(B)，雖然輸出端子26與時(shí)鐘信號(hào)源23為導(dǎo)通狀態(tài)，但由于時(shí)鐘信號(hào)源23的電壓為VSS，所以在輸出端子26輸出電壓VSS，輸出端子26為低電平的狀態(tài)。
[0092]此外，在期間(B)，控制單元28對(duì)輸入端子24施加高電平的電壓，雖然通過(guò)從時(shí)鐘信號(hào)源提供VSS使輸出端子26為低電平，但由于輸入端子25為高電平而從低電壓源27提供的電壓為VSS，所以在工作上并沒(méi)有問(wèn)題。因此，在期間(B)，輸入端子25可以為任意的狀態(tài)。
[0093]然而，如后所述，在下一個(gè)期間(C)，需要使輸入端子25切實(shí)為零。由此，為使即使在控制單元28施加于輸入端子25的電壓波形變鈍之處，也要使在期間(C)切實(shí)為低電平，優(yōu)選控制單元28預(yù)先在期間(B)對(duì)輸入端子25施加低電平的電壓。[0094]接著，如圖5 (C)以及圖6 (C)所示，在期間(C)，控制單元28對(duì)輸入端子25施加低電平的電壓，使輸入端子24為浮動(dòng)狀態(tài)。另外，在期間(C)，時(shí)鐘信號(hào)源23 (時(shí)鐘信號(hào))從低電平上升到高電平。
[0095]于是，如圖6 (C)所示，與時(shí)鐘信號(hào)源23的上升相應(yīng)地，輸入端子24的電壓從由電容元件29保持的電壓進(jìn)一步上升時(shí)鐘信號(hào)源23的高電平量。例如，當(dāng)使與輸入端子24對(duì)應(yīng)的布線為沒(méi)有寄生電容的理想狀態(tài)時(shí)，輸入端子24在使VSS為OV時(shí)成為VDD(在期間(B)充電到電容元件29的電壓)+VDDl (時(shí)鐘信號(hào)源23的高電平)。
[0096]另外，此時(shí)，由于第I晶體管21的柵極源極間電壓保持導(dǎo)通電壓，所以在輸出端子26輸出時(shí)鐘信號(hào)源23的高電平。
[0097]以上，通過(guò)期間(B)以及(C)的工作，能夠縮短在輸出端子輸出的信號(hào)(輸出信號(hào))的上升時(shí)間。期間(B)以及(C)的工作對(duì)應(yīng)于圖7的步驟S701。
[0098]此外，輸出信號(hào)的上升時(shí)間，由連接于輸出端子26的負(fù)載的時(shí)間常數(shù)和第I晶體管21的導(dǎo)通電阻而定。
[0099]接著，如圖5 (D)以及圖6 (D)所示，在期間(D)，控制單元28對(duì)輸入端子25施加高電平的電壓。由此，控制單元28使第2晶體管22導(dǎo)通而將低電壓源27的VSS作為低電平提供到輸出端子。另外，控制單元28對(duì)輸入端子24施加高電平的電壓。
[0100]也就是說(shuō)，在繼時(shí)鐘信號(hào)為第I電壓的期間之后的時(shí)鐘信號(hào)為第2電壓的期間，控制單元28控制第I晶體管21以及第2晶體管22使其都成為導(dǎo)通狀態(tài)。
[0101]由此，與以往的結(jié)構(gòu)相比，由于將輸出端子26的電壓抽取成低電平的路徑有第I晶體管21以及第2晶體管22這2條路徑，所以與以往I條路徑相比，能夠使輸出端子26快速向低電平變化。也就是說(shuō)，能夠縮短下降時(shí)間。
[0102]因此，在想要實(shí)現(xiàn)與圖2的輸入波形所示的下降時(shí)間相同的下降時(shí)間的情況下，如果應(yīng)用實(shí)施方式I涉及的緩沖電路20，則能夠使第2晶體管22的溝道尺寸減小相當(dāng)于第I晶體管21的溝道尺寸的量。
[0103]例如，在圖1中，若晶體管11的溝道尺寸為溝道寬/溝道長(zhǎng)=500 μ m/12 μ m、晶體管12的溝道尺寸為1000 μ m/12 μ m,則在實(shí)施方式I涉及的緩沖電路20中，第2晶體管22的溝道尺寸只需500 μ m/12 μ m即可。也就是說(shuō)，能夠使晶體管的溝道尺寸減小一半。
[0104]另外，由于第2晶體管22的溝道尺寸減小，不僅電路面積減小，在期間(C)產(chǎn)生的第2晶體管22的因泄漏引起的從時(shí)鐘信號(hào)源23向低電壓源27 (VSS)的貫通電流也減小。也就是說(shuō)，能夠抑制由與原本的緩沖電路的驅(qū)動(dòng)無(wú)關(guān)的泄漏電流引起的功耗的增加。
[0105]如上所述，在實(shí)施方式I涉及的緩沖電路20中，能夠?qū)崿F(xiàn)可保持下降時(shí)間的性能并且功耗低、電路面積小的緩沖電路。
[0106]此外，在期間(D)，控制單元28可以在期間(C)之后使輸入端子24為浮動(dòng)狀態(tài)。在期間(D)，由于時(shí)鐘信號(hào)源23從高電平變化到低電平，所以即使是浮動(dòng)狀態(tài)，在輸入端子24也維持VDD左右的電壓。
[0107]也就是說(shuō)，控制單元28控制第I晶體管21使其成為導(dǎo)通狀態(tài)，并不限于對(duì)第I晶體管21的柵極施加電壓的控制。同樣，控制單元28控制第2晶體管22使其成為導(dǎo)通狀態(tài)，并不限于對(duì)第2晶體管22的柵極施加電壓的控制。
[0108]在期間(D)，在與輸入端子24對(duì)應(yīng)的布線沒(méi)有寄生電容、沒(méi)有從輸入端子24釋放電荷的泄漏路徑的情況下，理論上在輸入端子24維持VDD的電壓。
[0109]因此，因?yàn)閷?duì)第I晶體管21而言，即使對(duì)輸入端子24不施加高電平的電壓也會(huì)持續(xù)施加導(dǎo)通電壓，所以時(shí)鐘信號(hào)源23的低電平就被輸出到輸出端子26。
[0110]此外，在期間(D)的整個(gè)期間即時(shí)鐘信號(hào)為VSS (第2電壓)的期間第I晶體管21不需要一直為導(dǎo)通狀態(tài)。在輸出端子26成為低電平之后，并不需要使第I晶體管21為導(dǎo)通狀態(tài)。在時(shí)鐘信號(hào)從VDDl (第I電壓)剛下降到VSS (第2電壓)之后使第I晶體管21以及第2晶體管22都為導(dǎo)通狀態(tài)，能夠最有效地短縮輸出信號(hào)的下降時(shí)間。
[0111]此外，期間(D)中的控制單元28的工作對(duì)應(yīng)于圖7的步驟S702。
[0112]時(shí)鐘信號(hào)源23周期性地反復(fù)高電平和低電平。因此，在接著期間(D)的期間(E)，控制單元28的工作與期間(A)同樣。具體而言，控制單元28通過(guò)對(duì)輸入端子24施加低電平的電壓而使第I晶體管21非導(dǎo)通。另一方面，控制單元28通過(guò)對(duì)輸入端子25施加高電平的電壓而對(duì)第2晶體管22的柵極源極間提供導(dǎo)通電壓。由此，控制單元28使第2晶體管22導(dǎo)通。也就是說(shuō)，緩沖電路20的輸出端子26為低電平的狀態(tài)。
[0113]此時(shí)，由于在期間(D)輸出端子26已經(jīng)為低電平，所以控制單元28在不引起信號(hào)變化的程度驅(qū)動(dòng)第2晶體管22即可。
[0114]此外，期間(D)的長(zhǎng)度，如圖5所示可以不是時(shí)鐘信號(hào)源23的周期的一半(1/2CLK寬度)。需要使第I晶體管21為導(dǎo)通狀態(tài)的期間僅是輸出端子26向低電平遷移的期間。因此，在圖5的例子中，至少在期間(F)輸入端子24為高電平即可。
[0115]另外，若在第I晶體管21為導(dǎo)通狀態(tài)時(shí)時(shí)鐘信號(hào)源23成為高電平，則高電平的信號(hào)會(huì)傳遞到輸出端子26，因此控制單元28需要在時(shí)鐘信號(hào)源23變?yōu)楦唠娖街邦A(yù)先使第I晶體管21非導(dǎo)通。
[0116]此外，實(shí)施方式I涉及的緩沖電路20的功耗的降低效果，在構(gòu)成緩沖電路20的晶體管為低壓特性(閾值電壓低的特性)時(shí)較大。
[0117]圖8是表示構(gòu)成緩沖電路的晶體管的閾值電壓和緩沖電路的功耗的關(guān)系的圖。
[0118]此外，圖8是對(duì)應(yīng)用實(shí)施方式I涉及的緩沖電路20使第2晶體管22的溝道尺寸形成為較小的情況與沒(méi)有應(yīng)用緩沖電路20而如以往所示形成晶體管的情況進(jìn)行比較的圖。
[0119]如圖8所示，對(duì)比功率與晶體管的閾值電壓的關(guān)系，在實(shí)施方式I涉及的緩沖電路中，由于第2晶體管22的尺寸小且泄漏電流減小，因此功率減小。越是低壓特性(圖的橫軸上O以下的區(qū)域)的晶體管，第2晶體管22的泄漏電流越大。因此，在η型TFT的情況下，越是閾值電壓為負(fù)的方向，通過(guò)縮小溝道尺寸實(shí)現(xiàn)的泄漏電流降低的效果就越大。
[0120]通過(guò)如此的功率削減，能夠使供給電流的電源布線的布線寬度變窄，因此能夠削減電路面積。
[0121](實(shí)施方式2)
[0122]實(shí)施方式I涉及的緩沖電路20能夠適用于在顯示裝置的像素電路中使用的移位寄存器。
[0123]圖9是表示本發(fā)明的實(shí)施方式2涉及的顯示裝置的結(jié)構(gòu)的框圖。
[0124]顯示裝置61是顯示從外部輸入的圖像信號(hào)的有機(jī)EL顯示器，具有控制電路62、顯示單元63、信號(hào)線驅(qū)動(dòng)電路64以及掃描線驅(qū)動(dòng)電路65。
[0125]控制電路62將從外部輸入的圖像信號(hào)分成同步信號(hào)和像素信號(hào)，將分開(kāi)的同步信號(hào)以及像素信號(hào)分別輸出到掃描線驅(qū)動(dòng)電路65以及信號(hào)線驅(qū)動(dòng)電路64。
[0126]顯示單元63是呈2維狀配置發(fā)光像素而構(gòu)成的顯示面板。
[0127]信號(hào)線驅(qū)動(dòng)電路64將從控制電路62輸入的像素信號(hào)經(jīng)由沿列方向走向的多條信號(hào)線41供給到顯示單元63。
[0128]掃描線驅(qū)動(dòng)電路65通過(guò)將從控制電路62輸入的同步信號(hào)預(yù)先在內(nèi)置的移位寄存器中移位來(lái)生成掃描線用的驅(qū)動(dòng)信號(hào)，將所生成的驅(qū)動(dòng)信號(hào)經(jīng)由沿行方向走向的多條掃描線51供給到顯示單元63。
[0129]圖10是表示圖9中的掃描線驅(qū)動(dòng)電路65與顯示單元63的連接關(guān)系的圖。
[0130]構(gòu)成顯示單元63的各個(gè)發(fā)光像素(像素電路31)，如圖10所示，具有3個(gè)開(kāi)關(guān)晶體管32-34、驅(qū)動(dòng)晶體管35、有機(jī)EL元件36以及電容器37。開(kāi)關(guān)晶體管32根據(jù)從掃描線51a輸入的掃描(Scan)信號(hào)，控制是否使電容器37保持經(jīng)由信號(hào)線41輸入的像素信號(hào)(數(shù)據(jù)(data)信號(hào))。開(kāi)關(guān)晶體管33根據(jù)從掃描線51a輸入的掃描信號(hào)，控制是否將電源電壓施加于電容器37的一端。開(kāi)關(guān)晶體管34根據(jù)從掃描線51b輸入的合并(Merge)信號(hào)，控制是否將電容器37連接于驅(qū)動(dòng)晶體管35的柵極端子與源極端子之間。驅(qū)動(dòng)晶體管35使與電容器37所保持的電壓相應(yīng)的 電流流向有機(jī)EL元件36。
[0131]掃描線驅(qū)動(dòng)電路65由對(duì)掃描線51中的掃描信號(hào)用的掃描線51a、52a......輸出驅(qū)
動(dòng)信號(hào)的移位寄存器72和對(duì)掃描線51中的合并信號(hào)用的掃描線51b、52b......輸出驅(qū)動(dòng)信
號(hào)的移位寄存器73構(gòu)成。
[0132]掃描信號(hào)用的移位寄存器72構(gòu)成為由邏輯電路42和緩沖電路20構(gòu)成的多個(gè)單位電路(第I單位電路72a、第2單位電路72b……)連接成多級(jí)(串聯(lián))。
[0133]合并信號(hào)用的移位寄存器73，與移位寄存器72同樣，也構(gòu)成為由邏輯電路42和緩沖電路20構(gòu)成的多個(gè)單位電路(第I單位電路73a、第2單位電路73b……)連接成多級(jí)(串聯(lián))。
[0134]在構(gòu)成移位寄存器72以及73的各個(gè)單位電路中，緩沖電路20將從邏輯電路42輸出的2個(gè)控制信號(hào)作為輸入而輸出驅(qū)動(dòng)信號(hào)。另外，緩沖電路20輸出用于驅(qū)動(dòng)掃描線51的驅(qū)動(dòng)信號(hào)，并且向下一級(jí)單位電路輸出信號(hào)。此外，關(guān)于包含邏輯電路42的單位電路的詳細(xì)內(nèi)容，稍后進(jìn)行描述。
[0135]接著，對(duì)顯示裝置61的工作進(jìn)行說(shuō)明。
[0136]圖11是表示在顯示裝置61的工作中所使用的信號(hào)波形的一例的圖。
[0137]在顯示裝置61中，將與數(shù)據(jù)信號(hào)相應(yīng)的電壓按行順序依次充電到電容器37 (寫(xiě)入)。因此，在圖11中，與顯示單元的各行對(duì)應(yīng)地，數(shù)據(jù)信號(hào)的電壓值變化。也就是說(shuō)，期間(A)-(D)分別表示對(duì)應(yīng)于各行的電壓值的變化。
[0138]在圖11的期間(C)欲根據(jù)施加于數(shù)據(jù)線的數(shù)據(jù)信號(hào)使像素電路31的有機(jī)EL元件36發(fā)光的情況下，對(duì)與該像素電路31連接的掃描線51輸入圖11的掃描脈沖87的波形即可。
[0139]這是因?yàn)?，在有機(jī)EL顯示器的有源矩陣型顯示裝置的情況下，有機(jī)EL元件36的顯示輝度通過(guò)最后取入(進(jìn)入)像素電路31的數(shù)據(jù)信號(hào)而確定之故。因此，掃描脈沖87在期間(C)成為高電平即可。由此，由于期間(C)中的數(shù)據(jù)信號(hào)被寫(xiě)入電容器37，所以能夠使有機(jī)EL元件36根據(jù)期間(C)中的數(shù)據(jù)信號(hào)而發(fā)光。[0140]另一方面，在向像素電路31的電容器37寫(xiě)入期間(C)的數(shù)據(jù)信號(hào)之后，在數(shù)據(jù)信號(hào)成為與下一行像素電路對(duì)應(yīng)的電壓(期間(D)中的數(shù)據(jù)信號(hào))之前，掃描脈沖87必須下降。這是因?yàn)?，?huì)向像素電路31寫(xiě)入與下一行像素電路對(duì)應(yīng)的期間(D)中的數(shù)據(jù)信號(hào)之故。因此，下降時(shí)間需要高速。
[0141]在此，通過(guò)使用改善下降時(shí)間的緩沖電路20，在顯示裝置的移位寄存器中，以通常下降時(shí)間的高速化為目的，能夠減小形成較大溝道尺寸的第2晶體管22的尺寸。也就是說(shuō)，能夠削減電路面積。
[0142]接著，對(duì)圖10所示的單位電路的例子進(jìn)行說(shuō)明。
[0143]圖12是表示單位電路的電路結(jié)構(gòu)的一例的圖。
[0144]圖12所示的單位電路是使用3條時(shí)鐘線和向輸入端子85輸入的上級(jí)的脈沖輸出將掃描線所需要的脈沖輸出到輸出端子86的電路，通過(guò)輸入圖13所示的波形來(lái)控制。
[0145]緩沖電路20與實(shí)施方式I中說(shuō)明的緩沖電路同樣。此外，與實(shí)施方式I同樣，圖中的控制線Qnode是緩沖電路20的輸入端子24，控制線Hnode是緩沖電路20的輸入端子25。
[0146]邏輯電路42由10個(gè)晶體管91、92、93a?93d、94a、94b、95a以及95b和3個(gè)電容器96?98構(gòu)成。此外，設(shè)置在3個(gè)位置的電容器96、8，為保持所連接的信號(hào)線的電位而設(shè)。因此，不是必需的結(jié)構(gòu)。
[0147]晶體管91、92以及93a?93d構(gòu)成向控制線Qnode輸出控制緩沖電路20的第I晶體管21的導(dǎo)通以及非導(dǎo)通的第I信號(hào)的第I信號(hào)生成部93。
[0148]另外，晶體管94a、94b、95a以及95b構(gòu)成向控制線Hnode輸出控制緩沖電路20的第2晶體管22的導(dǎo)通以及非導(dǎo)通的第2信號(hào)的第2信號(hào)生成部94。
[0149]接著，對(duì)圖12所示的單位電路的工作進(jìn)行說(shuō)明。
[0150]圖13是表示圖12所示的單位電路的工作的時(shí)間圖。在此，示出了時(shí)鐘信號(hào)CLK1、xCLKl以及xCLK2、輸入端子85上的電壓波形、RST端子上的電壓波形、控制線Qnode上的電壓波形(第I信號(hào))、控制線Hnode上的電壓波形(第2信號(hào))以及輸出端子86上的電壓波形。時(shí)鐘信號(hào)CLKl、xCLKl以及xCLK2均是取VDDl和VSSl這2相的信號(hào)。此外，在以下的說(shuō)明中，只要沒(méi)有特別說(shuō)明，高電平為電源電壓VDDl，低電平為電源電壓VSSl。
[0151]圖13中，首先，在期間(A’)向RST端子輸入復(fù)位信號(hào)。此外，RST端子以及復(fù)位信號(hào)只需根據(jù)需要提供即可，在本電路中不是必需的結(jié)構(gòu)。在期間(A’)向RST端子輸入復(fù)位信號(hào)的結(jié)果，晶體管95a導(dǎo)通，因此控制線Hnode切實(shí)地成為高電平。因此晶體管92以及93b為導(dǎo)通的狀態(tài)。
[0152]另外，在期間(A’ )向RST端子輸入復(fù)位信號(hào)的結(jié)果，晶體管93d也導(dǎo)通，因此控制線Qnode切實(shí)地成為低電平。
[0153]由此，在期間(A’)，輸出端子86由于第I晶體管21截止且第2晶體管22導(dǎo)通而為低電平。從期間(A’)到期間(A)，通過(guò)電容器97以及電容器98等，該狀態(tài)得以維持。
[0154]在期間(B)，向輸入端子85輸入高電平且XCLKl為高電平，因此晶體管95a以及95b截止，晶體管94a以及94b導(dǎo)通。在此，在xCLKl和輸入端子都成為高電平的情況下，晶體管94a以及94b的晶體管尺寸被設(shè)定成使控制線Hnode成為低電平。由此，控制線Hnode成為低電平。[0155]另外，在期間(B)，向輸入端子85輸入高電平的結(jié)果，晶體管91以及93a導(dǎo)通且晶體管93b截止，因此控制線Qnode成為高電平。此時(shí)，雖然第I晶體管導(dǎo)通且第2晶體管22截止，但由于CLKl為低電平，所以輸出端子86為低電平。
[0156]另外，在期間(B)，電容元件29通過(guò)施加于控制線Qnode的高電平的電壓而充電。
[0157]接著，在期間(C)，輸入端子85成為低電平，晶體管91以及93a截止，因此控制線Qnode成為浮動(dòng)狀態(tài)。在此由于CLKl上升到高電平，所以通過(guò)實(shí)施方式I中說(shuō)明的引導(dǎo)工作，控制線Qnode成為在期間(B)充電到電容元件29的電壓上加上CLKl的高電平得到的電壓。具體而言，控制線Qnode在理想的狀態(tài)下成為2XVDD1的電壓。
[0158]在期間(C)，在輸出端子86的電壓超過(guò)晶體管95b的閾值電壓之前，由于晶體管94a、94b、95a以及95b截止,所以控制線Hnode為浮動(dòng)狀態(tài)。從輸出端子86的電壓超過(guò)晶體管95b的閾值電壓開(kāi)始，由于晶體管95b導(dǎo)通，所以控制線Hnode為低電平。
[0159]由于對(duì)控制線Qnode施加上述的電壓，在此CLKl上升到高電平，所以輸出端子86上升到高電平。
[0160]在期間(D)，由于XCLKl為高電平且晶體管94a導(dǎo)通，所以控制線Hnode成為高電平。
[0161]與此相對(duì)，控制線Qnode在期間(D)的前半部分，由于繼期間(C)之后仍為浮動(dòng)狀態(tài)所以為高電平。由此，如緩沖電路20的工作中所作的說(shuō)明，輸出端子86的高電平急劇下降。另外，在期間(D)的后半部分，XCLK2上升到高電平，并且晶體管93c導(dǎo)通。而且，因?yàn)榇藭r(shí)因控制線Hnode的高電平相應(yīng)地晶體管92以及93b導(dǎo)通，所以控制線Qnode成為低電平。
[0162]如以上進(jìn)行的說(shuō)明，緩沖電路20能夠適用于在顯示裝置的像素電路中所使用的移位寄存器(由邏輯電路42和緩沖電路20構(gòu)成的單位電路)。由此，以通常下降時(shí)間的高速化為目的，能夠減小形成較大溝道尺寸的第2晶體管22的尺寸。也就是說(shuō)，在移位寄存器中也能夠削減電路面積。
[0163]另外，邏輯電路42并沒(méi)有限定于圖12的電路。
[0164]圖14是表示使用了其他邏輯電路的單位電路的電路結(jié)構(gòu)的一例的圖。
[0165]圖14所示的單位電路是使用3條時(shí)鐘線和向輸入端子85輸入的上級(jí)的脈沖輸出將掃描線所需的脈沖輸出到輸出端子86的電路。
[0166]緩沖電路20與實(shí)施方式I中說(shuō)明的緩沖電路同樣。此外，與實(shí)施方式I同樣，圖中的控制線Qnode為緩沖電路20的輸入端子24，控制線Hnode為緩沖電路20的輸入端子25。
[0167]邏輯電路43由5個(gè)晶體管103a、104a、104b、105a以及105b和2個(gè)電容器107以及108構(gòu)成。此外，設(shè)置在2個(gè)位置的電容器107以及108，被設(shè)置成用于保持所連接的信號(hào)線的電位。因此，不是必需的結(jié)構(gòu)。
[0168]晶體管103a構(gòu)成向控制線Qnode輸出控制緩沖電路20的第I晶體管21的導(dǎo)通以及非導(dǎo)通的第I信號(hào)的第I信號(hào)生成部93。
[0169]另外，晶體管104a、104b、105a以及105b構(gòu)成向控制線Hnode輸出控制緩沖電路20的第2晶體管22的導(dǎo)通以及非導(dǎo)通的第2信號(hào)的第2信號(hào)生成部94。
[0170]與圖12的電路結(jié)構(gòu)不同之處在于，通過(guò)晶體管94a以及94b的晶體管尺寸的調(diào)整，決定控制線Hnode的邏輯電平(高電平、低電平)。由此，各個(gè)晶體管能夠分別被設(shè)計(jì)成最佳尺寸。
[0171]接著，對(duì)圖14所示的單位電路的工作進(jìn)行說(shuō)明。
[0172]圖15是表示圖12所示的單位電路的工作的時(shí)間圖。在此，示出了時(shí)鐘信號(hào)CLK1、CLK2以及CLK3、輸入端子85上的電壓波形、RST端子上的電壓波形、控制線Qnode上的電壓波形(第I信號(hào))、控制線Hnode上的電壓波形(第2信號(hào))以及輸出端子86上的電壓波形。時(shí)鐘信號(hào)CLK1、CLK2以及CLK3都是取VDDl和VSSl這2相的信號(hào)。此外，在以下的說(shuō)明中，只要沒(méi)有特別說(shuō)明，高電平為電源電壓VDDlJg電平為電源電壓VSSl。
[0173]在圖15中，首先，在期間(A’)向RST端子輸入復(fù)位信號(hào)。此外，RST端子以及復(fù)位信號(hào)只需根據(jù)需要提供即可，在本電路中不是必需的結(jié)構(gòu)。
[0174]在期間(A’)向RST端子輸入復(fù)位信號(hào)的結(jié)果，晶體管105a導(dǎo)通，因此控制線Hnode切實(shí)地成為高電平。
[0175]另外，在期間(A’)，由于CLKl為高電平，所以晶體管103a導(dǎo)通，控制線Qnode為與輸入端子85導(dǎo)通的狀態(tài)。因此，控制線Qnode與輸入端子85同樣成為低電平。
[0176]由此，在期間(A’)，輸出端子86由于第I晶體管21截止且第2晶體管22導(dǎo)通而為低電平。從期間(A’)到期間(A)，通過(guò)電容器107以及108等，該狀態(tài)得以維持。
[0177]在期間(B),由于向輸入端子85輸入高電平，所以晶體管104b導(dǎo)通,控制線Hnode成為低電平。
[0178]另外，在期間(B)，由于除了輸入端子85以外CLKl也為高電平，所以晶體管103a導(dǎo)通，控制線Qnode成為高電平。
[0179]因此，在期間(B)，輸出端子86為低電平。
[0180]另外，在期間(B)，電容元件29通過(guò)施加于控制線Qnode的高電平的電壓而充電。
[0181]接著，在期間(C)，輸入端子85成為低電平，晶體管104b截止。因此，在輸出端子86的電壓超過(guò)晶體管105b的閾值電壓之前，由于晶體管104a、104b、105a以及105b截止，所以控制線Hnode為浮動(dòng)狀態(tài)。從輸出端子86的電壓超過(guò)晶體管105b的閾值電壓開(kāi)始，由于晶體管105b導(dǎo)通,所以控制線Hnode為低電平。
[0182]另外，在期間(C)，由于除了輸入端子85以外CLKl也為低電平，所以晶體管103a截止，控制線Qnode成為浮動(dòng)狀態(tài)。在此由于CLK2上升到高電平，所以通過(guò)實(shí)施方式I中說(shuō)明的引導(dǎo)工作，控制線Qnode成為在期間(B)充電到電容元件29的電壓上加上CLKl的高電平得到的電壓。具體而言，控制線Qnode在理想的狀態(tài)下成為2XVDD1的電壓。
[0183]在期間(C)，由于對(duì)控制線Qnode施加上述的電壓，在此CLK2上升到高電平，所以輸出端子86上升到高電平。
[0184]在期間(D)，由于CLK3為高電平，晶體管104a導(dǎo)通，所以控制線Hnode成為高電平。
[0185]另外，在期間(D)，控制線Qnode由于繼期間(C)之后仍為浮動(dòng)狀態(tài)所以為高電平。由此，如在緩沖電路20的工作中進(jìn)行的說(shuō)明，輸出端子86的高電平急劇下降。
[0186]如以上進(jìn)行的說(shuō)明，在單位電路中使用的邏輯電路并沒(méi)有限定于圖12所示的電路。此外，邏輯電路，只要是能夠使緩沖電路20作為掃描線驅(qū)動(dòng)電路以及合并線驅(qū)動(dòng)電路而適當(dāng)?shù)匕l(fā)揮功能的電路，即使是圖12、圖14以外的電路結(jié)構(gòu)也可以。[0187](實(shí)施方式3)
[0188]在實(shí)施方式3中，對(duì)在顯示裝置中將緩沖電路20適用于與實(shí)施方式2不同結(jié)構(gòu)的移位寄存器的例子進(jìn)行說(shuō)明。此外，顯示裝置整體的構(gòu)成，與圖9所示的構(gòu)成相同。對(duì)其他的構(gòu)成要素標(biāo)注與實(shí)施方式I以及實(shí)施方式2相同的附圖標(biāo)記，具有相同的工作和功能，因此省略說(shuō)明。
[0189]圖16是表示實(shí)施方式3涉及的掃描線驅(qū)動(dòng)電路65與顯示單元63的連接關(guān)系的圖。
[0190]掃描線驅(qū)動(dòng)電路65由向掃描線51中的掃描信號(hào)用的掃描線51a、52a......輸出驅(qū)
動(dòng)信號(hào)的移位寄存器74和向掃描線51中的合并信號(hào)用的掃描線51b、52b......輸出驅(qū)動(dòng)信
號(hào)的移位寄存器75構(gòu)成。
[0191]移位寄存器74以及75與實(shí)施方式2的移位寄存器72以及73不同之處在于，I個(gè)單位電路具有I個(gè)邏輯電路42和2個(gè)緩沖電路20a以及20b。
[0192]具體而言，掃描信號(hào)用的移位寄存器74構(gòu)成為由邏輯電路42、緩沖電路20a和緩
沖電路20b構(gòu)成的多個(gè)單位電路(第I單位電路74a、第2單位電路74b......)連接成多級(jí)
(串聯(lián))。
[0193]合并信號(hào)用的移位寄存器75，與移位寄存器74同樣，也構(gòu)成為由邏輯電路42、緩沖電路20a和緩沖電路20b構(gòu)成的多個(gè)單位電路(第I單位電路75a、第2單位電路75b……)連接成多級(jí)(串聯(lián))。
`[0194]在構(gòu)成移位寄存器74以及75的各個(gè)單位電路中，緩沖電路20a以及緩沖電路20b均將從邏輯電路42輸出的2個(gè)控制信號(hào)作為輸入而輸出驅(qū)動(dòng)信號(hào)。緩沖電路20b輸出用于驅(qū)動(dòng)掃描線51的驅(qū)動(dòng)信號(hào)。另一方面，緩沖電路20a向下一級(jí)單位電路輸出信號(hào)。
[0195]如此，在該移位寄存器74以及75的各單位電路中，輸出級(jí)由電流驅(qū)動(dòng)能力不同的并聯(lián)連接的2個(gè)緩沖電路20a以及20b構(gòu)成。
[0196]緩沖電路20a，需要輸出為了對(duì)電容器37施加與數(shù)據(jù)電壓相應(yīng)的電壓而需要大電流的驅(qū)動(dòng)信號(hào)。與此相對(duì)，緩沖電路20b，雖然不需要大電流但需要輸出沒(méi)有鈍波形的驅(qū)動(dòng)信號(hào)。
[0197]由此，如此通過(guò)使用于驅(qū)動(dòng)掃描線51的緩沖電路20b和向下一級(jí)單位電路輸出信號(hào)的緩沖電路20a為不同的結(jié)構(gòu)，能夠?qū)⒉恍枰篁?qū)動(dòng)電流的緩沖電路20a所具有的晶體管尺寸構(gòu)成為較小。這是因?yàn)?，由于不需要?qū)動(dòng)電流的能力，所以緩沖電路20a具有的晶體管的柵極寬度能夠縮小到緩沖電路20b具有的晶體管的柵極寬度的2-100分之I的程度之故。
[0198]由此，與從共同的輸出部輸出驅(qū)動(dòng)信號(hào)和向下一級(jí)的信號(hào)的結(jié)構(gòu)相比，可抑制因緩沖電路20引起的貫通電流(功耗)。
[0199]另外，通過(guò)使用于驅(qū)動(dòng)掃描線51的緩沖電路20b和向下一級(jí)單位電路輸出信號(hào)的緩沖電路20a為不同的結(jié)構(gòu)，也能夠分別設(shè)定驅(qū)動(dòng)掃描線51的信號(hào)電壓和向下一級(jí)電路輸出的信號(hào)電壓。
[0200]接著，對(duì)單位電路的詳細(xì)結(jié)構(gòu)進(jìn)行說(shuō)明。
[0201]圖17是表示實(shí)施方式3涉及的單位電路的電路結(jié)構(gòu)的一例的圖。
[0202]緩沖電路20a以及20b與實(shí)施方式I中說(shuō)明的緩沖電路20同樣。此外，與實(shí)施方式I同樣，圖中的控制線Qnode為緩沖電路20a的輸入端子24a以及緩沖電路20b的輸入端子24b。同樣，控制線Hnode為緩沖電路20a的輸入端子25a、緩沖電路20b的輸入端子25b。
[0203]邏輯電路42與圖12所示的邏輯電路相同。此外，晶體管95b的柵極連接于緩沖電路20a的輸出端子86a (下一級(jí)電路的輸入端子Input2)。
[0204]就圖17所示的單位電路而言，特征在于，示出了向緩沖電路20a以及緩沖電路20b供給不同的時(shí)鐘信號(hào)CLKla以及CLKlb的情況下的單位電路。此外，時(shí)鐘信號(hào)CLKla以及CLKlb的高電平為電源電壓VDDl，低電平為電源電壓VSSl，而低電壓源27b的電壓為VSS2。
[0205]在此，CLKlb的低電平電壓(第2電壓)VSSl比低電壓源27b的電壓(第3電壓)VSS2 低。
[0206]由此，在對(duì)第2晶體管22b進(jìn)行截止控制時(shí)，能夠?qū)⒌?晶體管22b的柵極源極間電壓設(shè)定為負(fù)值，在第2晶體管22b具有低壓特性的情況下，能夠使泄漏電流減小。
[0207]另外，如上所述，與第2晶體管22a相比，第2晶體管22b的尺寸大2?100倍左右。因此，第2晶體管22b的泄漏電流容易增大，所以如本結(jié)構(gòu)所示，使CLKlb的低電平電壓比低電壓源27b的電壓低，在功耗的降低方面非常有效。
[0208]進(jìn)而，使CLKlb的低電平電壓比低電壓源27b的電壓低，也能夠進(jìn)一步縮短向輸出端子86b輸出的信號(hào)的下降時(shí)間。
[0209]圖18是表示圖17所示的單位電路的工作的時(shí)間圖。
[0210]在此，示出了時(shí)鐘信號(hào)CLKlb、控制線Qnode上的電壓波形(第I信號(hào))、控制線Hnode上的電壓波形(第2信號(hào))以及輸出端子86上的電壓波形。
[0211]在圖18中，在期間(A)，通過(guò)第I信號(hào)生成部93使控制線Qnode成為低電平(VSS1),并且通過(guò)第2信號(hào)生成部94使控制線Hnode成為高電平(VDDl )。由此，在緩沖電路20b中，因?yàn)榈贗晶體管21b截止且第2晶體管22b導(dǎo)通，所以在輸出端子86b輸出基準(zhǔn)電壓VSS2。
[0212]在期間(B)，通過(guò)第I信號(hào)生成部93使控制線Qnode成為高電平(電源電壓VDDI)，并且通過(guò)第2信號(hào)生成部94使控制線Hnode成為低電平(基準(zhǔn)電壓VSSl)。由此，在緩沖電路20b中，因?yàn)榈贗晶體管21b導(dǎo)通且第2晶體管22b截止，所以在輸出端子86b輸出時(shí)鐘信號(hào)CLKlb的電位(基準(zhǔn)電壓VSS2)(維持基準(zhǔn)電壓VSS2原樣)。
[0213]在期間(C)，第I信號(hào)生成部93成為高阻抗輸出，第I信號(hào)生成部93與第I晶體管21b以及第I晶體管21a的柵極(控制端子)電斷開(kāi)。另一方面，通過(guò)第2信號(hào)生成部94使控制線Hnode維持低電平(基準(zhǔn)電壓VSSl )。并且，經(jīng)過(guò)第I晶體管21b的時(shí)鐘信號(hào)CLKlb上升，該電平變化經(jīng)由電容元件29b正反饋到第I晶體管21b的柵極而產(chǎn)生引導(dǎo)，所以第I晶體管21b的導(dǎo)通得以維持，在輸出端子86b輸出時(shí)鐘信號(hào)CLKlb的高電平(電源電壓VDD1)。
[0214]在期間(D)，維持第I信號(hào)生成部93的高阻抗輸出，并且通過(guò)第2信號(hào)生成部94使控制線Hnode成為高電平(電源電壓VDD1)。并且，因?yàn)榻?jīng)過(guò)第I晶體管21b的時(shí)鐘信號(hào)CLKlb下降，所以蓄積在輸出端子86b的電荷，經(jīng)由導(dǎo)通的第I晶體管21b引入基準(zhǔn)電壓VSSl。同樣，蓄積在輸出端子86b的電荷，經(jīng)由第2晶體管22b引入基準(zhǔn)電壓VSS2。
[0215]由此，輸出端子86b的電壓，如圖18所示，在急劇降低到VSSl之后(過(guò)驅(qū)動(dòng))，成為VSS2電平(低電平)。也就是說(shuō)，與實(shí)施方式I相比能夠進(jìn)一步縮短下降時(shí)間。[0216]在期間(E)，進(jìn)行與期間(A)相同的工作。
[0217]此外，通過(guò)VSS2與VSSl的電位差但比(第2晶體管22b的閾值電壓一 1)V大的電位差，在功耗削減方面最有效。
[0218]另外，通過(guò)使VSSl的電壓進(jìn)一步降低，能夠縮短輸出端子86b的信號(hào)的下降時(shí)間，但該情況下，由于緩沖電路20b中的高電平與低電平的電位差增大，所以緩沖電路20b的功耗變大。因此，VSSl優(yōu)選最大到(第2晶體管22b的閾值電壓一 5) V左右為止。
[0219]以上，基于實(shí)施方式對(duì)本發(fā)明的一個(gè)技術(shù)方案涉及的緩沖電路及其驅(qū)動(dòng)方法進(jìn)行了說(shuō)明。
[0220]本發(fā)明的緩沖電路以及緩沖電路的驅(qū)動(dòng)方法，能夠同時(shí)滿足輸出信號(hào)的下降時(shí)間的縮短和電路面積的縮小以及功耗的降低。
[0221]另外，例如，本發(fā)明涉及的緩沖電路能夠適用于顯示裝置的移位寄存器，內(nèi)置于圖19所示的薄型平板TV中。由此，可實(shí)現(xiàn)低功耗化、高集成化等提高了性能的高精細(xì)的薄型平板TV。
[0222]此外，本發(fā)明并不限定于這些實(shí)施方式或其變形例。在不脫離本發(fā)明的主旨的范圍內(nèi)，將本領(lǐng)域技術(shù)人員能夠想到的各種變形應(yīng)用于本實(shí)施方式或其變形例得到的方式，或者組合不同的實(shí)施方式或其變形例中的構(gòu)成要素而成的方式，也包含在本發(fā)明的范圍內(nèi)。
[0223]例如，在本實(shí)施方式中，構(gòu)成緩沖電路的晶體管是η型的晶體管，但并不限定于此。構(gòu)成緩沖電路的晶體管可以由P型的晶體管構(gòu)成，也可以混合η型的晶體管和P型的晶體管。另外，構(gòu)成緩沖電路的晶體管可以是MOS晶體管和MIS晶體管的任一方。
[0224]另外，構(gòu)成緩沖電路的晶體管可以是無(wú)定形硅TFT、聚硅TFT、氧化物TFT等，并沒(méi)有特別限定。本發(fā)明的緩沖電路，特別是對(duì)載流子遷移率低而溝道尺寸大的TFT、具有低壓特性的TFT有效。
[0225]另外，緩沖電路可以由晶體管以外的開(kāi)關(guān)元件構(gòu)成。也就是說(shuō)，緩沖電路可以是經(jīng)由輸出端子串聯(lián)連接開(kāi)關(guān)元件的結(jié)構(gòu)。
[0226]另外，本發(fā)明并不限于有機(jī)EL顯示器，只要是有源矩陣型顯示裝置，也能夠適用于液晶顯示裝置等。
[0227]產(chǎn)業(yè)上的可利用性
[0228]本發(fā)明的緩沖電路以及緩沖電路的驅(qū)動(dòng)方法，能夠適用于顯示裝置的移位寄存器，能夠縮短掃描線驅(qū)動(dòng)信號(hào)的下降時(shí)間并縮小電路面積。由此，例如能夠作為在TV、計(jì)算機(jī)、照明裝置等所使用的有機(jī)EL顯示裝置等利用。
[0229]附圖標(biāo)記的說(shuō)明
[0230]10、20、20a、20b 緩沖電路
[0231]11、12、91、92、93a、93b、93c、93d、94a、94b、95a、95b、103a、104a、104b、105a、105b
晶體管
[0232]13,23時(shí)鐘信號(hào)源
[0233]14、15、24、24a、24b、25、25a、25b 輸入端子
[0234]16、26、86、86a、86b 輸出端子
[0235]17、27、27b 低電壓源[0236]19、29、29a、29b 電容元件
[0237]21、21a、21b 第 I 晶體管
[0238]22、22a、22b 第 2 晶體管
[0239]28控制單元
[0240]31像素電路
[0241]32、33、34開(kāi)關(guān)晶體管
[0242]35驅(qū)動(dòng)晶體管
[0243]36有機(jī)EL元件
[0244]37、96、97、98、107、108 電容器
[0245]41信號(hào)線
[0246]42、43邏輯電路
[0247]51、51a、51b 掃描線
[0248]61顯示裝置
[0249]62控制電路
[0250]63顯示單元
[0251]64信號(hào)線驅(qū)動(dòng)電路
[0252]65掃描線驅(qū)動(dòng)電路
[0253]72、73、74、75 移位寄存器
[0254]72a、73a、74a、75a 第 I 單位電路
[0255]72b、73b、74b、75b 第 2 單位電路
[0256]85輸入端子
[0257]87掃描脈沖
[0258]93第I信號(hào)生成部
[0259]94第2信號(hào)生成部
【權(quán)利要求】
1.一種緩沖電路的驅(qū)動(dòng)方法，所述緩沖電路具有:輸出端子；第I晶體管，其連接于包含第I電壓以及比所述第I電壓低的第2電壓的時(shí)鐘信號(hào)的信號(hào)源，用于將所述第I電壓供給到所述輸出端子；和第2晶體管，其連接于供給比所述第I電壓低的第3電壓的電壓源，用于將所述第3電壓供給到所述輸出端子， 所述驅(qū)動(dòng)方法中，在所述時(shí)鐘信號(hào)為所述第I電壓的期間，使所述第I晶體管導(dǎo)通，在繼所述時(shí)鐘信號(hào)為所述第I電壓的期間之后的所述時(shí)鐘信號(hào)為所述第2電壓的期間，使所述第I晶體管以及所述第2晶體管都導(dǎo)通。
2.根據(jù)權(quán)利要求1所述的緩沖電路的驅(qū)動(dòng)方法， 所述第2電壓被設(shè)定成比所述第3電壓低的電位。
3.一種緩沖電路，具有: 輸出端子； 第I晶體管，其連接于包含第I電壓以及比所述第I電壓低的第2電壓的時(shí)鐘信號(hào)的信號(hào)源，用于將所述第I電壓供給到所述輸出端子；和 第2晶體管，其連接于供給比所述第I電壓低的第3電壓的電壓源，用于將所述第3電壓供給到所述輸出端子， 在所述時(shí)鐘信號(hào)為所述第I電壓的期間，所述第I晶體管被控制成導(dǎo)通狀態(tài)， 在繼所述時(shí)鐘信號(hào)為第I電壓的期間之后的所述時(shí)鐘信號(hào)為所述第2電壓的期間，所述第I晶體管以及所述第2晶體管被控制成都為導(dǎo)通狀態(tài)。
4.根據(jù)權(quán)利要求3所述的緩沖電路， 所述第2電壓被設(shè)定成比所述第3電壓低的電位。
5.根據(jù)權(quán)利要求3或4所述的緩沖電路， 所述第I晶體管的柵極與所述輸出端子通過(guò)電容元件連接。
6.一種移位寄存器，由具有邏輯電路和由權(quán)利要求3?5的任一項(xiàng)所述的緩沖電路結(jié)構(gòu)的輸出部的單位電路連接成多級(jí)而構(gòu)成， 所述邏輯電路具有: 第I信號(hào)生成部，其根據(jù)從上級(jí)的單位電路輸入的信號(hào)，生成用于切換所述第I晶體管的導(dǎo)通以及非導(dǎo)通的第I信號(hào)；和 第2信號(hào)生成部，其生成用于切換所述第2晶體管的導(dǎo)通以及非導(dǎo)通的第2信號(hào)。
【文檔編號(hào)】H03K19/0175GK103460602SQ201280001966
【公開(kāi)日】2013年12月18日 申請(qǐng)日期:2012年4月10日 優(yōu)先權(quán)日:2012年4月10日
【發(fā)明者】柘植仁志, 松井雅史 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社