專利名稱：跨著倍頻程邊界具有同步范圍擴(kuò)展的分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及分頻器，特別是涉及用于跨著倍頻程邊界用同步范圍擴(kuò)展除以輸入信號的電路裝置。
背景技術(shù)：
多模塊除法器(MMD)被用于分?jǐn)?shù)N合成器中，以改變各晶體基準(zhǔn)循環(huán)的除數(shù)值，使得可平均合成非整數(shù)值。圖1表示鎖相環(huán)(PLL)中的示例性MMD應(yīng)用。PLL100包括電壓控制振蕩器(VCO) 160和晶體基準(zhǔn)振蕩器110。VC0160通過N被分頻(在塊180中)，并且，晶體基準(zhǔn)振蕩器110通過R被分頻(在塊120中)。輸出頻率(Fout)是除法器值(R和N)和基準(zhǔn)頻率(Fref)的函數(shù)，使得(Fout=Fref*(N/R))。在許多應(yīng)用中，F(xiàn)out和Fref是固定的，從而導(dǎo)致除法器除數(shù)要求。另外，對于相噪聲和基準(zhǔn)雜散要求，常常R= 1，從而導(dǎo)致對于N的固定要求。由于Fout在信道之間改變并且Fout和Fref在系統(tǒng)之間改變，N因此改變。對于寬帶、多標(biāo)準(zhǔn)、軟件限定和認(rèn)知的無線電，希望除法器在大的N范圍上動作。由于Fout和Fref之間的非整數(shù)關(guān)系，需要除法器抖動或編程字改變過程中的正確的除法器動作。否貝U，會導(dǎo)致不正確的平均頻率和雜散?！?2調(diào)制是一種可能的改變除法器值以有效地合成非整個MMD除數(shù)的手段。常用的MMD 結(jié)構(gòu)首先在 Cicero Vaucher 于 2000 年 7 月在 IEEE Journal ofSlid-State Circuits 中發(fā)表的 “A Family of Low-Power Truly Modular ProgrammableDividers in Standard0.35-um CMOS Technology” 中被公開，并且,在圖 2A 中被表不?；窘Y(jié)構(gòu)包括除以2/3單元的級聯(lián)。整個電路將除以2n (2n+1-l)的值，這里，n是2/3單元的數(shù)量。該范圍是幾乎一個倍頻程。如這里使用的那樣，術(shù)語“倍頻程”指的是第一頻率與第二頻率之間的間隔，這里，第二頻率是第一頻率的一半或兩倍。例如，如果n = 4，那么圖2A除法器能夠除以16到31的范 圍。如果希望大于倍頻程的范圍，那么可使用圖2B的電路以增加“擴(kuò)展相除范圍”?！?R”門允許相除范圍擴(kuò)展到2n, (2n+1-l)，這里，n'是沒有“或”門的2/3單元的數(shù)量，并且，n是2/3單元的總數(shù)。如果n' =3并且n = 5，那么可以實(shí)現(xiàn)8到63的相除范圍，這是三個倍頻程?；诔?/3單元的級聯(lián)的結(jié)構(gòu)具有幾個優(yōu)點(diǎn)。由于2/3單元不全部并行地或者在同一頻率上被鐘控，因此電流可在相繼的級中按比例縮減。與波紋除法器類似，主要的電流消耗和大多數(shù)的嚴(yán)格的定時將限于第一級。但是，與波紋除法器不同，在鐘控于高頻率下的第一級附近存在輸出。與在轉(zhuǎn)向速率較慢并且可蓄積抖動的級聯(lián)的后端使用輸出相反，這具有相噪聲優(yōu)點(diǎn)。一般地，可在modout信號或Fon中的任一個上取得圖2A的輸出。它們均具有等于Fin/N的頻率，這里，N是除法器編程字。從圖3A C中的簡單的除以2電路開始，在圖3 6中表示Vaucher MMD除以2/3單元的電路元件。圖3A表示用于創(chuàng)建除以2電路的D觸發(fā)器310的電路圖。圖3B表示用于創(chuàng)建除以2電路的不同的實(shí)現(xiàn)的電路圖。使用主鎖存器(320)和從屬鎖存器(330)以創(chuàng)建被正邊緣觸發(fā)的除以2電路。圖3C表示用于創(chuàng)建除以2電路的第三實(shí)現(xiàn)的電路圖。使用主鎖存器(340)和從屬鎖存器(350)以創(chuàng)建被負(fù)邊緣觸發(fā)的除以2電路。由于最后的鎖存器的輸出反轉(zhuǎn)并作為輸入被反饋到第一鎖存器，因此，圖3A C可被稱為“Johnson計數(shù)器”。圖4A B示出除以3電路的兩個不同的例子。圖4A表示通過兩個D觸發(fā)器(415和420)和二輸入AND門410實(shí)現(xiàn)的除以3電路的電路圖。圖4B表示除以3電路的不同的實(shí)現(xiàn)，它使用主鎖存器460和475、從屬鎖存器465和470以及二輸入AND門455。圖4B示出除以3電路的負(fù)邊緣觸發(fā)實(shí)現(xiàn)，使得輸出頻率(f；ut)僅在輸入頻率(fin)的負(fù)邊緣上轉(zhuǎn)變。圖5A示出在Vaucher描述的結(jié)構(gòu)中使用的除以2/3單元的電路圖。電路500可將輸入頻率(fin)除以為2或3的除數(shù)以產(chǎn)生輸出頻率(f；ut)。兩個控制節(jié)點(diǎn)即?？刂戚斎隒modin)和編程輸入(P)確定 電路500的除數(shù)的選擇。電路500包括兩個主鎖存器(515和535)、兩個從屬鎖存器(520和525)和三個二輸入AND門(510、530和540)。當(dāng)輸入時鐘(端口標(biāo)簽CK)為高(B卩，邏輯‘I’，Vcc)時，主鎖存器515和535被啟用，并且，當(dāng)輸入時鐘為低(即，邏輯‘0’，接地(GND))時，從屬鎖存器520和525被啟用。圖5B示出圖5A的電路500的真值表。真值表500包括用于控制信號P和modin以及用于除數(shù)的列。除數(shù)代表電路500的輸入頻率被除以產(chǎn)生輸出頻率的值(2或3)。圖6A示出被設(shè)為除以2模式的除以2/3單元。在除以2模式中，信號modin或P或兩者被設(shè)為‘0’，這將電路600的除數(shù)設(shè)為‘2’。如果控制信號HiodinS ‘0’，那么通過主鎖存器635、AND門630并進(jìn)入從屬鎖存器625的端口 D的信號將為‘0’。如果控制信號P為‘0’，那么通過AND門630并進(jìn)入從屬鎖存器625的端口 D中的信號將為‘0’。在任意的情況下，來自從屬鎖存器625的端口 Qb的信號輸出將為‘I’。從屬鎖存器625的端口 Qb與AND門610的輸入中的一個連接，因此，如果從屬鎖存器625的Qb為‘I’，那么電路600將起作用，如同鎖存器625和635不是電路600的一部分，并且，如同鎖存器620的Qb端口不直接與鎖存器615的D端口連接。在這種情況下，電路600的表現(xiàn)將類似于來自圖3C的電路的功能等同。圖6B示出被設(shè)為除以3模式的除以2/3單元。信號modin和P均被設(shè)為‘I’，這將電路650的除數(shù)設(shè)為‘3’。由于控制信號Hiodil^P P均為‘1’，因此電路650的表現(xiàn)將類似圖4B中的電路的功能等同。圖7表示Vaucher描述的具有范圍4到15的除法器的示意圖。除法器700是利用圖2B的“擴(kuò)展相除范圍”技術(shù)的二倍頻程除法器。除法器700包括三個觸發(fā)級，每個級包括除以2/3單元。各除以2/3單元具有五個節(jié)點(diǎn)，這些節(jié)點(diǎn)包括第一輸入節(jié)點(diǎn)(fin)、第二輸入節(jié)點(diǎn)(modin)、第三輸入節(jié)點(diǎn)(P)、第一輸出節(jié)點(diǎn)(Fo23)和第二輸出節(jié)點(diǎn)(m0cLt)。第一除以2/3單元(710)的fin節(jié)點(diǎn)與輸入到除法器700的頻率耦合。單元710的Fo23節(jié)點(diǎn)與第二除以2/3單元(715)的fin節(jié)點(diǎn)耦合。各級的fin節(jié)點(diǎn)與前級的Fo23節(jié)點(diǎn)耦合。單元710的Hiodin節(jié)點(diǎn)與單元715的mod-節(jié)點(diǎn)耦合。單元725的HiocLt節(jié)點(diǎn)與對于二輸入OR門720的輸入耦合。OR門720的另一輸入與反轉(zhuǎn)控制信號P3耦合。圖7B示出具有除數(shù)范圍4到15的(圖7A的)除法器700的真值表。真值表750包括用于除數(shù)、信號PO P3、mod2in和級3除數(shù)的列。除數(shù)在真值表750中取4 15的所有的整數(shù)值。圖8表示具有擴(kuò)展相除范圍的除法器鏈的示意圖。Neurauter等在美國專利 N0.7109762 “Frequency-Dividing Circuit Arrangement and Phase Locked LoopEmploying such Circuit Arrangement”中描述了圖8中的不意圖。除法器800具有4到15的除數(shù)范圍。除法器800具有四個相除單元852、860、868和876。除法器鏈的前兩個單元(852和860)是除以2/3單元，并且，最后的兩個單元(868和876)是除以1/2/3單元。除法器 800 還包括 AND 門 854、856、862、864、870、872、878 和 880 和反相器 858、866、874 和882。通過對于最后的兩個單元使用除以1/2/3單元而不是除以2/3單元，除法器800能夠?qū)⒊龜?shù)范圍擴(kuò)展到大于倍頻程。Neurauter描述的除法器的除數(shù)范圍擴(kuò)展到2」 (2〔1)的范圍，這里，‘j’代表除以2/3單元的數(shù)量，并且‘i’代表除以2/3單元和除以1/2/3單元的總數(shù)。因此，對于圖8的電路800，‘j’是2，‘i’是4，并且，除數(shù)范圍為4到15。但是，當(dāng)在分?jǐn)?shù)N合成器中使用圖2B、圖7A或圖8的結(jié)構(gòu)時，存在問題。雖然范圍擴(kuò)展邏輯在靜態(tài)意義上或者通過固定的除法器編程起作用，但是，如果除數(shù)跨著倍頻程邊界改變，那么，由于范圍擴(kuò)展或“擴(kuò)展相除范圍”動作的異步性質(zhì)，因此存在相不連續(xù)性。作為結(jié)果，如果除法器被編程為跨過任意的(2n-l)和2"狀態(tài)之間的邊界，那么出現(xiàn)不希望的相除。因此，對于具有圖2B所示的范圍8到63的除法器，當(dāng)跨著15到16和31到32邊界編程或跳躍時存在問題。對于具有圖7A和圖8中的范圍4到15的除法器，當(dāng)跨著7到8倍頻程邊界轉(zhuǎn)變時存在問題。在分?jǐn)?shù)N合成器中，這意味著必須避免需要這些值的平均除數(shù)，從而在頻率計劃中導(dǎo)致孔，或者需要替代性的晶體基準(zhǔn)頻率方案。鑒于以上的情況，希望用于實(shí)現(xiàn)具有擴(kuò)展相除范圍的分頻器的改進(jìn)的方法和機(jī)制。

發(fā)明內(nèi)容
設(shè)想用于實(shí)現(xiàn)分頻器的機(jī)制的各種實(shí)施例。在一個實(shí)施例中，一種分頻器包括耦合在一起的除以2/3單元和除以1/2/3單元的系列。除以2/3單元和除以1/2/3單元的系列可被級聯(lián)在一起，以創(chuàng)建用 于分頻器的擴(kuò)展相除范圍，使得擴(kuò)展相除范圍跨越多于一個的倍頻程?？赡艿某龜?shù)值N的有效范圍可由式Y(jié)(2α+1)-1)確定，其中，j代表除以2/3單元的數(shù)量，并且其中i代表除以2/3單元和除以1/2/3單元的總數(shù)。任意數(shù)量的除以2/3單元和除以1/2/3單元可被級聯(lián)在一起，以創(chuàng)建具有優(yōu)選的相除范圍的分頻器。包括除以2/3單元和除以1/2/3單元的系列的除法器電路可被設(shè)計成使得該電路在跨著(2n-l)到2n倍頻程邊界轉(zhuǎn)變時不遭受任何不連續(xù)性，其中，η是正整數(shù)。即使在編程字在相繼的時鐘循環(huán)上跨著倍頻程邊界轉(zhuǎn)變時，除法器電路也可通過由編程字指定的值正確地進(jìn)行相除。對于單元的系列中的各除以1/2/3單元，除法器電路可包括對應(yīng)的鎖存器、反相器門和二輸入OR門。除以1/2/3單元的Divl節(jié)點(diǎn)可與二輸入OR門的第一輸入節(jié)點(diǎn)和鎖存器的Qb節(jié)點(diǎn)耦合。各除以1/2/3單元的mocU端口可與二輸入OR門的第二輸入節(jié)點(diǎn)和反相器門的輸入節(jié)點(diǎn)耦合。反相器門的輸出節(jié)點(diǎn)可與鎖存器的時鐘節(jié)點(diǎn)耦合。與隨后的除以1/2/3單元對應(yīng)的P控制信號可與鎖存器的D節(jié)點(diǎn)耦合。并且，各除以1/2/3單元的Hiodin端口可與對應(yīng)于隨后的除以1/2/3單元的二輸入OR門的輸出節(jié)點(diǎn)耦合。對于單元的系列中的最后的除以1/2/3單元，Hiodin端口可與高邏輯電平耦合。對于具有單元的系列中的多于一個的除以1/2/3單元的分頻器，存在作為分頻器的一部分包括的附加的二輸入OR門的系列。與編程除數(shù)字的兩個MSB對應(yīng)的兩個最高P控制信號可與第一二輸入OR門的輸入節(jié)點(diǎn)I禹合。第一二輸入OR門的輸出可與第二二輸入OR門的輸入節(jié)點(diǎn)和與單元的系列中的倒數(shù)第二個除以1/2/3單元對應(yīng)的鎖存器的D節(jié)點(diǎn)耦合。P控制信號的第三MSB可與第二二輸入OR門的另一輸入耦合。對于多個除以1/2/3單元和相關(guān)的電路元件，的二輸入OR門的系列和對應(yīng)的信號的該配置可繼續(xù)。這里描述的分頻器可用于各種應(yīng)用中，包括作為預(yù)定標(biāo)器和多模除法器(MMD)。分頻器還可被用于頻率合成器、鎖相環(huán)(PLL)、分?jǐn)?shù)N頻率合成器、接收器、發(fā)射器或收發(fā)器中。分頻器還可作為無線電的一部分被利用，包括多標(biāo)準(zhǔn)或多模式無線電、認(rèn)知無線電或軟件限定無線電(SDR)。對于本領(lǐng)域技術(shù)人員來說，參照這里給出的以下的詳細(xì)的描述，這些和其它的特征和優(yōu)點(diǎn)將變得十分明顯。


結(jié)合以下的附圖考慮詳細(xì)以下的描述，可以更好地理解本發(fā)明，其中，圖1是鎖相環(huán)(PLL)中的現(xiàn)有技術(shù)的多模除法器(MMD)應(yīng)用的示圖。圖2A示出根據(jù)現(xiàn)有技術(shù)的常用的MMD結(jié)構(gòu)。圖2B示出根據(jù)現(xiàn)有技術(shù)的具有擴(kuò)展相除范圍的MMD。圖3A示出現(xiàn)有技術(shù)的除以2電路的電路圖。圖3B示出現(xiàn)有技術(shù)的除以2電路的另一電路圖。圖3C示出現(xiàn)有技術(shù)的除以2電路的另一電路圖。圖4A示出現(xiàn)有技術(shù)的除以3電路的電路圖。圖4B示出現(xiàn)有技術(shù)的除以3電路的另一電路圖。圖5A示出現(xiàn)有技術(shù)的除以2/3單元的電路圖。圖5B示出除以2/3單元的真值表。圖6A示出被設(shè)為除以2模式的現(xiàn)有技術(shù)的除以2/3單元的電路圖。圖6B示出被設(shè)為除以3模式的現(xiàn)有技術(shù)的除以2/3單元的電路圖。圖7A示出具有范圍4到15的現(xiàn)有技術(shù)的除法器的示意圖。圖7B示出具有范圍4到15的除法器的真值表。圖8示出具有擴(kuò)展相除范圍的現(xiàn)有技術(shù)的除法器鏈的示意圖。圖9A示出除以1/2/3電路的電路圖。圖9B示出除以1/2/3電路的真值表。圖10示出被設(shè)為除以I模式的除以1/2/3電路的電路的一個實(shí)施例。圖1lA示出具有4到15的相除范圍的分頻器電路的示意圖的一個實(shí)施例。圖1lB示出具有除數(shù)范圍4到15的除法器的真值表。圖12示出4到15的除數(shù)范圍上的三個不同的分頻器的靜態(tài)模擬。圖13示出在4到7的范圍上隨機(jī)跳躍的除數(shù)的三個不同的分頻器的模擬。圖14示出在8到11的范圍上隨機(jī)跳躍的除數(shù)的三個不同的分頻器的模擬。圖15示出 在7到8的范圍上隨機(jī)跳躍的除數(shù)的三個不同的分頻器的模擬。圖16示出在6到9的范圍上隨機(jī)跳躍的除數(shù)的三個不同的分頻器的模擬。
圖17示出在4到11的范圍上隨機(jī)跳躍的除數(shù)的三個不同的分頻器的模擬。圖18示出具有16到255的除數(shù)范圍的分頻器的示意圖的一個示意圖。圖19示出利用具有同步的范圍擴(kuò)展的分頻器的無線電的框圖。圖20示出電路的一個實(shí)施例的框圖。雖然可提出本發(fā)明的各種修改和替代形式，但是，在附圖中作為例子表示并且在這里詳細(xì)描述其特定的實(shí)施例。但應(yīng)理解，附圖及其詳細(xì)的描述不是要將本發(fā)明限于公開的特定的形式，相反，本發(fā)明要覆蓋落入由所附的權(quán)利要求限定的本發(fā)明的精神和范圍內(nèi)的所有修改、等同和替代方案。
具體實(shí)施例方式在以下的描述中，闡述大量的特定的細(xì)節(jié)，以提供這里給出的方法和機(jī)制的徹底的理解。但是，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以在沒有這些特定細(xì)節(jié)的情況下實(shí)現(xiàn)各種實(shí)施例。在一些情況下，沒有詳細(xì)表示公知的結(jié)構(gòu)、部件、信號和技術(shù)，以避免混淆這里描述的方法。應(yīng)當(dāng)理解，為了簡化和澄 清解釋，在附圖中表示的元件未必按比例繪制。例如，一些元件的尺寸可能相對于其它的元件被夸大。圖9A示出除以1/2/3電路的電路圖的一個實(shí)施例。除以1/2/3單元900包括以下的元件:三個二對一多路復(fù)用器(915、955和960)、三個二輸入AND門(910、935和945)、一個反相器(950)、兩個主鎖存器(920和940)和兩個從屬鎖存器(925和930)。電路900的輸入節(jié)點(diǎn)包括以下:輸入頻率(fin)和三個控制信號(DivUmodil^P P)?？赏ㄟ^三個控制信號設(shè)定電路900的除數(shù)。電路900的輸出節(jié)點(diǎn)包括以下:f；ut和mocLt。fwt節(jié)點(diǎn)可輸出具有頻率輸入頻率(fin)等于除以1、2或3的信號。HiocLt可與包括除以2/3單元和除以1/2/3單元的系列的更大的除法器電路內(nèi)的前面的單元的modin節(jié)點(diǎn)耦合。二對一多路復(fù)用器955的輸出是信號CLKM。信號CLKM與主鎖存器920和940的節(jié)點(diǎn)ck連接。對于多路復(fù)用器955輸入如下:fin與“O”節(jié)點(diǎn)耦合，邏輯“I”與“I”節(jié)點(diǎn)耦合，并且，Divl與“sel”(選擇)節(jié)點(diǎn)耦合。二對一多路復(fù)用器960的輸出是信號CLKS。信號CLKS與從屬鎖存器925和930的節(jié)點(diǎn)ck連接。對于多路復(fù)用器960輸入如下:fin與“O”節(jié)點(diǎn)耦合，邏輯“O”與“I”節(jié)點(diǎn)耦合，并且，Divl與“sel”節(jié)點(diǎn)耦合。主鎖存器920和940是高態(tài)有效鎖存器(即，當(dāng)在節(jié)點(diǎn)ck上存在邏輯‘I’時，與輸入節(jié)點(diǎn)(D)耦合的值通過以到達(dá)輸出節(jié)點(diǎn)(Q和Qb)。這里使用的在信號名稱的后面附加“b”的慣例意味著信號被反相。例如，與節(jié)點(diǎn)Qb耦合的信號是與節(jié)點(diǎn)Q耦合的信號的反相。從屬鎖存器925和930是低態(tài)有效鎖存器(即，當(dāng)在節(jié)點(diǎn)ck上存在邏輯‘0’時，與輸入節(jié)點(diǎn)(D)耦合的值通過以到達(dá)輸出節(jié)點(diǎn)(Q和Qb)。從屬鎖存器925的Qb節(jié)點(diǎn)與二輸入AND門910的輸入中的一個耦合，并且，從屬鎖存器930的Qb節(jié)點(diǎn)與AND門910的另一輸入耦合。AND門910的輸出與多路復(fù)用器915的‘0’節(jié)點(diǎn)耦合。多路復(fù)用器915的‘I’節(jié)點(diǎn)與反相器950的輸出節(jié)點(diǎn)耦合，該輸出節(jié)點(diǎn)在圖9A中標(biāo)為“finb”。多路復(fù)用器915的‘sel’節(jié)點(diǎn)與輸入信號“Divl”耦合。多路復(fù)用器915的輸出節(jié)點(diǎn)與主鎖存器920的D節(jié)點(diǎn)耦合。除以1/2/3電路的其它結(jié)構(gòu)和配置是可能的，并且被設(shè)想。在另一實(shí)施例中，電路900中的電路元件可單獨(dú)地或者集體被其它功能等同的電路元件替代。例如，鎖存器920 940可被寄存器或觸發(fā)器替代。并且，反相器950可被兩個輸入被連接在一起的二輸入NAND門替代。在功能上與電路900的多個部分或整體等同的電路元件的其它類型的配置是可能的，并且被設(shè)想。除以1/2/3電路900可被加入具有除以2/3單元和除以1/2/3單元的系列的更大的電路中；更大的電路可用于將時鐘頻率除以擴(kuò)展范圍的除數(shù)?，F(xiàn)在參照圖9B，表示用于除以1/2/3電路900的真值表。真值表970包括四個列，其中三個列用于以下的三個控制信號:Divl、P和modin。真值表970的第四個列表示對于電路900的輸入頻率被除以從而產(chǎn)生輸出頻率的除數(shù)值，其中除數(shù)值由三個控制信號設(shè)定。當(dāng)Divl為‘0’時，控制信號P和Hiodin選擇為2或3的除數(shù)值。當(dāng)Divl為‘I’時，除數(shù)具有為I的值?，F(xiàn)在轉(zhuǎn)到圖10，表示被設(shè)為除以I模式的除以1/2/3電路的電路圖的一個實(shí)施例。電路1000產(chǎn)生與輸入頻率(fin)相同的頻率下的輸出頻率(fout)。電路1000與電路900等價，并且，出于簡化的原因，沒有示出電路元件中的一些(多路復(fù)用器、反相器、AND門)。在圖10所示的例子中，對于電路1000的輸入控制信號如下=Divl為‘1’，P為‘I’，而Hiodin為‘I’。為了將電路1000設(shè)為除以I模式，只要求控制信號Divl為‘I’。為了便于解釋，P和Hiodin被設(shè)為‘I’。但是，兩個信號也可被設(shè)為‘0’并且電路1000也將保持在除以I模式中?，F(xiàn)在參照圖11A，表示具有4到15的相除范圍的除法器電路的示意圖的一個實(shí)施例。與Vaucher (圖7A)和Neurauter等(圖8)的電路不同，電路1100在跨著2n_l到2n邊界轉(zhuǎn)變時可能不遭受不連續(xù)性(即，除數(shù)值不正確)。電路1100包括除以2/3單元1110和1115以及除以1/2/3單元1125。這三個單元被布置成一系列，而信號耦合在連續(xù)的元件之間?？赏ㄟ^使用圖5 A的電路500實(shí)現(xiàn)除以2/3單元1110和1115。注意，電路500僅是可使用的除以2/3單元的一個可能的實(shí)施例，并且，也可與這里描述的方法和機(jī)制一起使用其它類型的除以2/3單元。例如，替代性的除以2/3單元可使用觸發(fā)器而不是鎖存器。除以2/3單元的其它類型和配置也是可能的?？赏ㄟ^使用圖9A的電路900實(shí)現(xiàn)除以1/2/3單元1125。作為替代方案，可通過使用與電路900不同的電路元件、結(jié)構(gòu)和配置實(shí)現(xiàn)除以1/2/3 單元 1125。電路1100還包括二輸入OR門1120、鎖存器1130和反相器1135。在另一實(shí)施例中，可用低態(tài)有效鎖存器替代鎖存器1130和反相器1135。在另一實(shí)施例中，電路元件1120、1130和1135可單獨(dú)地或者集體被其它的功能等同的電路元件替代。例如，二輸入OR門1120可被具有與兩個輸入中的每一個耦合的反相器的二輸入NAND門替代。類型鎖存器1130可被一個或更多個鎖存器、寄存器和/或觸發(fā)器替代?？梢圆贾霉δ芘c電路1100等同的其它電路元件結(jié)構(gòu)。電路1100的除法器級聯(lián)系列中的第一電路元件是除以2/3單元1110。對于單元1110的頻率輸入是對于電路1100的輸入頻率(fin) ;4 是被電路1100相除的頻率。單元1110的頻率輸出端口(Fo23)與除以2/3單元1115的頻率輸入端口(fin)耦合。并且，單元1110的HiOdin端口與單元1115的mocU端口耦合。電路1100的頻率輸出端口(fwt)是單元1110的modin端口的分接。單元1115的頻率輸出端口(Fo23)與除以1/2/3單元1125的頻率輸入端口(fin)耦合。單元1115的Hiodin端口與OR門1120的輸出端口耦合。在圖1lA中，單元1115的modin端口也被標(biāo)注信號名稱“mod2in”。
單元1125的頻率輸出端口(Fol23)和單元1110的Hiodtjut端口保持不連接或浮動。單元1110是電路1100中的單元的系列中的第一單元，因此，單元1110的IIiodtjut端口可能未被連接。單元1125是電路1100中的單元的系列中的最后的單元，因此，單元1125的頻率輸出端口(Fol23)可能未被連接。單元1125的modin端口與邏輯‘I’耦合。單元1125的DIVl與鎖存器1130的Qb輸出端口耦合。單元1125的mod-端口(也標(biāo)有信號名稱“mod2”)與OR門單兀1120的輸入端口中的一個和反相器1135的輸入端口I禹合。反相器1135的輸出端口(mod2b)與鎖存器1130的ck端口耦合。鎖存器1130的ck端口也可被稱為時鐘、使能或時鐘使能端口。鎖存器1130包括四個端口。Q端口保持未連接或者浮動。Qb輸出端口與單元1125的DIVl端口連接。Qb輸出端口還與二輸入OR門1120的輸入中的一個連接。鎖存器1130上的時鐘端口與反相器1135的輸出連接。對于反相器1135的輸入與單元1125的1110(1_端
口連接。四個控制信號P0、P1、P2和P3是選擇除數(shù)值的編程除數(shù)字的信號?？蓮目刂苹蚪獯a器電路(未示出)產(chǎn)生信號PO P3。除數(shù)可以是4與15之間的任意的整數(shù)值，并且，除數(shù)可在各f；ut循環(huán)上改變。PO與單元1110的P端口連接，Pl與單元1115的P端口連接，P2與單元1125的P端口連接，而P3與鎖存器1130的D端口連接。圖1la的電路1100可被擴(kuò)展，以創(chuàng)建具有不同的除數(shù)范圍的其它的時鐘相除電路?？上騿卧南盗刑砑痈嗟?/3和1/2/3除法器單元，以創(chuàng)建不同的可能的除數(shù)范圍。并且，也可對于添加到系列的各1/2/3除法器單元添加二輸入OR門、鎖存器和反相器。可能的除數(shù)值‘N’的有效范圍可由式2」彡N彡2(i+1)-l確定，其中，‘ j’代表除以2/3單元的數(shù)量，而‘i’代表除以2/3單元和除以1/2/3單元的總數(shù)。與圖8的現(xiàn)有技術(shù)相比，電路1100通過少I個的除以1/2/3單元實(shí)現(xiàn)除數(shù)值的相同范圍(4到15)?？赏ㄟ^使用包括晶體管-晶體管邏輯(TTL)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)、發(fā)射極耦合邏輯(ECL)、正發(fā)射極耦合邏輯(PECL)和電流模式邏輯(CML)等的各種類型的邏輯門中的任一種來實(shí)現(xiàn)電路11 00的電路元件。在電路元件之間傳遞的信號可實(shí)現(xiàn)為單端信號或差分信號。電路1100可被用作預(yù)定標(biāo)器(prescaler)或者多模除法器(MMD)。電路1100也可被用于頻率合成器、分?jǐn)?shù)N頻率合成器、鎖相環(huán)(PLL)、接收器、發(fā)射器或收發(fā)器中。另外，電路1100也可被用作無線電(例如，多標(biāo)準(zhǔn)無線電、多模式無線電、認(rèn)知無線電、軟件限定無線電(SDR))的一部分。電路1100的其它利用是可能的并被設(shè)想。可通過各種方式實(shí)現(xiàn)電路1100。在一個實(shí)施例中，電路1100可由離散的電路元件或焊接于印刷電路板上的集成電路(IC)芯片構(gòu)建。在另一實(shí)施例中，可通過使用硬件描述語言(HDL)(例如，極高速集成電路硬件描述語言(VHDL)、Verilog)來設(shè)計電路1100?？稍诳删幊踢壿嬈骷?PLD)(例如，場可編程門陳列(FPGA)、復(fù)雜可編程邏輯器件(CPLD))中實(shí)現(xiàn)HDL設(shè)計。在另一實(shí)施例中，可在應(yīng)用特定集成電路(ASIC)中實(shí)現(xiàn)電路1100?？沙跏嫉卦贖DL中設(shè)計電路1100。然后，設(shè)計可被編輯和合成為適于ASIC的制造的格式(例如，網(wǎng)表)。除了電路1100以外，ASIC還可包含執(zhí)行其它功能的其它電路。在另一實(shí)施例中，電路1100可以在示意的形式中被設(shè)計或繪制，并且被轉(zhuǎn)換(例如，被編輯和合成)為適于用作對于PLD或ASIC的輸入的形式。例如，電路1100可以以示意的形式被設(shè)計或繪制，并且被轉(zhuǎn)換成HDL格式。然后，HDL格式可被編輯和合成為用于編程PLD或者制造ASIC的格式(例如，網(wǎng)表)。圖1lA的電路可能不遭受來自諸如從為7的除數(shù)到為8的除數(shù)的步長的跨著倍頻程邊界的小的步長任何不連續(xù)性。但是，在跨著倍頻程邊界的大的步長中，諸如在從為7的除數(shù)到為12的除數(shù)的步長中，對于圖1lA的電路，會出現(xiàn)不連續(xù)性。一般地，當(dāng)跨著倍頻程邊界以大的跳躍轉(zhuǎn)變使得跳躍從小于2n的除數(shù)轉(zhuǎn)變?yōu)?1.5*2n)或更大的除數(shù)時，會出現(xiàn)不連續(xù)性，這里，η是正整數(shù)。在圖1lA中，當(dāng)除以1/2/3單元1125從為I的除數(shù)轉(zhuǎn)變?yōu)?的除數(shù)時，會出現(xiàn)不連續(xù)性?，F(xiàn)在參照圖11Β，表示電路1100的真值表。真值表1150包括用于除數(shù)值的一個列，并且，除數(shù)值是4與15之間的任意的整數(shù)。在真值表中，存在用于從4到15的除數(shù)中的每一個的行。對于在真值表中列出的除數(shù)值中的每一個,列出PO Ρ3值。PO Ρ3值是控制除數(shù)值的值。為了控制除數(shù)值和輸出頻率，外部電路可控制PO Ρ3值。用于控制PO Ρ3值的信號可被稱為編程字。在真值表1150中，存在用于信號mod2in的列，該信號是與單兀1115的modin端口耦合的信號。信號mod2in還與OR門1120的輸出節(jié)點(diǎn)連接。mod2in的列表示該信號的用于不同的PO P3值的值。mod2in的值對于為‘0’的P3值為‘I’。當(dāng)P3具有為‘I’的值時，mod2in具有等于信號mod2的值。信號mod2與單元1125的Inodrat端口連接。Divl列表示信號Divl的值，該信號是信號P3的反相?！甋tage3 Divisor’列表示在單元1125被使用以除以與fin端口耦合的頻率輸入的除數(shù)?，F(xiàn)在轉(zhuǎn)到圖12，表示除數(shù)值從P4 = 2掃至P = 15的三個不同的分頻器的靜態(tài)模擬結(jié)果?！癛ef[I]”指的是由Vaucher描述在并在圖7A中表示的除法器電路。“Ref[2]”指的是由Neurauter等描述并在圖8中表不的除法器電路。標(biāo)有“本案”的圖指的是圖1lA所示的除法器電路1100。從除數(shù) 值與P的曲線可以看出，所有的三個除法器在靜態(tài)情況下正確地除以4 15。現(xiàn)在參照圖13，表示具有在4到7的范圍上隨機(jī)跳躍的除數(shù)的三個不同的分頻器的模擬。模擬表示來自圖12所示的相同三個除法器的結(jié)果。但是，在圖13中，除數(shù)值在4到7的范圍上隨機(jī)變化。除了除數(shù)值在8到11的范圍上隨機(jī)變化以外，圖14與圖13類似。輸入頻率是恒定的，并且對于每個循環(huán)計算輸出頻率和除數(shù)。在循環(huán)之間，編程的隨機(jī)除數(shù)值是恒定的，這也是編程的除數(shù)值看起來類似于階躍響應(yīng)并且模擬的除數(shù)值具有尖的頂點(diǎn)的原因。對于圖13和圖14兩者，計算的除數(shù)值均跟蹤編程的除數(shù)值。因此，對于圖12 14所示的情況，所有三個除法器正確地起作用。但是，對于圖15，除數(shù)值在7與8之間隨機(jī)改變，這是(2n_l)到2n倍頻程邊界區(qū)域。對于該條件，可以看出，只有第三除法器(圖1lA的電路1100)跟蹤輸入編程。前兩個除法器(Ref [I]和Ref [2])在各倍頻程邊界轉(zhuǎn)變期間錯過一個循環(huán)，而除法器電路1100沒有錯過任何的循環(huán)。圖1lA的電路110相對于圖7A的電路700的至少一個改進(jìn)包括識別“擴(kuò)展相除范圍”模式中的未使用的2/3單元的異步性質(zhì)并強(qiáng)制它們進(jìn)入替代性的同步模式。與使得鎖存器處于除以3模式并創(chuàng)建異步信號狀態(tài)相反，這必需創(chuàng)建使輸入時鐘進(jìn)入在未使用的鎖存器中的除以I模式。因此，電路1100的新的結(jié)構(gòu)修改了級聯(lián)端部的1/2/3單元1125以實(shí)現(xiàn)這一點(diǎn)，和用于告知最后的級進(jìn)入除以I或時鐘繞過模式的控制位(P3)。圖16和圖17分別表示用于將6-9和4_11的除數(shù)值編程的三個除法器的類似的掃描。6-9和4-11的這些除數(shù)值通過7到8的倍頻程邊界。從圖16和圖17可以看出，只有圖1lA (本案)的除法器電路1100正確地起作用，而Ref [I](圖7A)和Ref[2](圖8)的電路在7到8的倍頻程邊界上在轉(zhuǎn)變期間除以不正確的值?，F(xiàn)在參照圖18，表示具有16到255的除數(shù)范圍的分頻器的示意圖的一個實(shí)施例。圖18利用在(圖11的)電路1100中利用但擴(kuò)展到具有16到255的除數(shù)范圍的除法器的相同的設(shè)計技術(shù)。一般地，可向關(guān)注的各種多倍頻程除法器范圍應(yīng)用相同的技術(shù)。除法器電路1800包括4個除以2/3單元(1802、1804、1806和1808)和三個除以1/2/3單元(1812、1816和1820)的系列?？赡艿某龜?shù)值‘N’的有效范圍可由式2J ≤ N ≤ 2(i+1)-l確定，其中，‘ j’代表除以2/3單元的數(shù)量，而‘i’代表除以2/3單元和除以1/2/3單元的總數(shù)。對于電路1800，‘j’是4，并且‘i’是7，因此，可能的除數(shù)值的有效范圍為16到255。由于除法器電路1800包括除法器單元的系列中的多于一個的除以1/2/3單元，因此電路1800包括二輸入OR門(1832和1830)的附加的系列。與編程除數(shù)字的兩個MSB對應(yīng)的兩個最高的P控制信號(P7和P6)可與系列中的第一二輸入OR門(1832)的輸入節(jié)點(diǎn)耦合。OR門1832的輸出可與第二二輸入OR門(1830)的輸入節(jié)點(diǎn)和鎖存器1846的D節(jié)點(diǎn)耦合；鎖存器1846與單元的系列中的倒數(shù)第二個除以1/2/3單元(1816)對應(yīng)。P控制信號(P5)的下一個或第三MSB可 與第二 OR門1830的另一輸入節(jié)點(diǎn)耦合。OR門1830的輸出節(jié)點(diǎn)可與鎖存器1850的D節(jié)點(diǎn)耦合；鎖存器1850與單元1812對應(yīng)。在其它的實(shí)施例中，對于多個除以1/2/3單元和相關(guān)的電路元件，二輸入OR門的附加的系列和對應(yīng)的信號的耦合的配置可以以類似的方式繼續(xù)。對于單元的系列中的各除以1/2/3單元，可在分頻器電路中包括鎖存器、反相器門和二輸入OR門。各除以1/2/3單元的Divl節(jié)點(diǎn)可與二輸入OR門的第一輸入節(jié)點(diǎn)和鎖存器的Qb節(jié)點(diǎn)耦合。各除以1/2/3單元的HiocLt端口可與二輸入OR門的第二輸入節(jié)點(diǎn)和反相器門的輸入節(jié)點(diǎn)耦合。反相器門的輸出節(jié)點(diǎn)可與鎖存器的時鐘端口耦合。如果單元的系列僅包括單個除以1/2/3單元，那么P控制信號可與對應(yīng)的鎖存器的D節(jié)點(diǎn)耦合。作為替代方案，對于包括多個除以1/2/3單元的單元的系列，與D節(jié)點(diǎn)耦合的信號可來自于來自上述的OR門的附加系列的對應(yīng)的信號。各除以1/2/3單元的!110(^端口可與對應(yīng)于隨后的除以1/2/3單元的二輸入OR門的輸出節(jié)點(diǎn)耦合。對于單元的系列中的最后的除以1/2/3單元，modin端口可與高邏輯電平(邏輯‘ I’)耦合?，F(xiàn)在轉(zhuǎn)到圖19，表示作為利用具有同步范圍擴(kuò)展的分頻器的應(yīng)用的例子的無線電1900的框圖。無線電1900包括用于傳送和接收信號的天線1905。雙工器1910與天線1905耦合，并且雙工器1910與接收路徑上的帶通濾波器(BPF) 1915耦合。雙工器1910還與無線電1900的傳送路徑上的功率放大器(PA) 1985耦合。BPF1915與接收路徑上的低噪聲放大器(LNA) 1920耦合，然后，LNA1920與解調(diào)器1925耦合。解調(diào)器1925可以是正交解調(diào)器或其它類型的解調(diào)器。PLL1930可被用作解調(diào)器1925的本地振蕩器。PLL1930可包括晶體基準(zhǔn)振蕩器1931、相檢測器/電荷泵/環(huán)路濾波器(PD/CP/LF) 1932、分頻器1933和VC01934。分頻器1933可以是具有同步范圍擴(kuò)展的分頻器，諸如(圖18的)除法器1800或(圖1lA的)除法器1100。解調(diào)器1925與基帶放大器(BA) 1940耦合，并且，(BA) 1940與低通濾波器(LPF)1945耦合。LPF1945與模數(shù)轉(zhuǎn)換器(ADC) 1950耦合，然后，ADC1950與基帶電路1955耦合。基帶電路1955可接收并處理從接收路徑上的ADC1950接收的數(shù)字?jǐn)?shù)據(jù)。在傳送路徑上，基帶電路可產(chǎn)生用于通過無線電1900傳送的數(shù)字?jǐn)?shù)據(jù)，并然后將數(shù)字?jǐn)?shù)據(jù)傳輸?shù)綌?shù)模轉(zhuǎn)換器(DAC) 1960。DAC1960與調(diào)制器1956耦合，并且，調(diào)制器1965可以是正交調(diào)制器或其它類型的調(diào)制器。PLL1970可被用作用于調(diào)制器1965的本地振蕩器。PLL1970可包括晶體基準(zhǔn)振蕩器1971、PD/CP/LF1972、分頻器1973和VC01974。分頻器1973可以是具有同步范圍擴(kuò)展的分頻器，諸如除法器1800或除法器1100。調(diào)制器1965的輸出與BPF1980耦合，并且，BPF1980與PA1985耦合。PA1985與雙工器1910耦合，然后，雙工器1910可將傳送信號傳輸?shù)教炀€1905。無線電1900示出可利用在本說明書中描述的分頻器的無線電或收發(fā)器的一個實(shí)施例。無線電的其它的實(shí)施例可包括圖19未示出的其它部件，并且/或者省略圖19所示的部件中的一些。無線電1900和分頻器1933和1973可被用于諸如多標(biāo)準(zhǔn)或多模式無線電、認(rèn)知無線電或軟件限定無線電(SDR)的許多類型的無線電應(yīng)用中。在本說明書中描述的分頻器也可被用于包括蜂窩電話、無繩電話、雷達(dá)、電子戰(zhàn)爭系統(tǒng)、電視、計算機(jī)、電纜調(diào)制解調(diào)器和電纜機(jī)頂盒等的許多不同類型的產(chǎn)品或應(yīng)用內(nèi)的頻率合成器或PLL中。現(xiàn)在參照圖20，表示電路2000的一個實(shí)施例的框圖。如圖所示，電路2000可被集成于雷達(dá)2010、蜂窩電話2020、無線電2030或各種其它裝置或系統(tǒng)中。無線電2030可以是多標(biāo)準(zhǔn)或多模式無線電、認(rèn)知無線電、軟件限定無線電(SDR)或其它類型的無線電。在示出的實(shí)施例中，電路2000包括分頻器1933的至少一個實(shí)例。在各種實(shí)施例中，電路2000可包括用于諸如分?jǐn)?shù)N合成器、預(yù)定標(biāo)器、多模除法器、PLL、接收器、發(fā)射器、收發(fā)器和其它裝置的各種裝置中的任一種的功能。并且，在各種實(shí)施例中，電路2000可包括圖19所示的無線電1900的部件中的一個或更多個。雖然以上相當(dāng)詳細(xì)地描述了以上的實(shí)施例，但是，一旦完全理解以上的公開，本領(lǐng)域技術(shù)人員就可很容易想到大量的變更和修改。還應(yīng)強(qiáng)調(diào)，上述的實(shí)施例僅是實(shí)現(xiàn)的非限制性的例子。 以下的權(quán)利要求應(yīng)被解釋為包括所有這些變更和修改。
權(quán)利要求
1.一種分頻器，包括一個或更多個除以2/3單元和一個或更多個除以1/2/3單元的系列，其中，所述分頻器被配置為響應(yīng)除數(shù)在相繼的輸出循環(huán)上跨著倍頻程邊界轉(zhuǎn)變而在所述相繼的輸出循環(huán)上將輸入頻率正確地除以所述除數(shù)。
2.如權(quán)利要求I所述的分頻器，其中，所述分頻器被配置為使用跨越多于一個倍頻程的擴(kuò)展相除范圍。
3.如權(quán)利要求I所述的分頻器，其中，所述除數(shù)跨著所述倍頻程邊界從第一正整數(shù)轉(zhuǎn)變?yōu)榈诙麛?shù)。
4.如權(quán)利要求3所述的分頻器，其中，跨著倍頻程邊界轉(zhuǎn)變包括從等于2N-1的除數(shù)轉(zhuǎn)變?yōu)榈扔?N的除數(shù)，或者從等于2N的除數(shù)轉(zhuǎn)變?yōu)榈扔?N-1的除數(shù)，其中，N是正整數(shù)。
5.如權(quán)利要求I所述的分頻器，其中，所述一個或更多個除以1/2/3單元處于所述系列的端部。
6.如權(quán)利要求I所述的分頻器，其中，至少一個除以1/2/3單元被配置為進(jìn)入同步的除以I模式。
7.如權(quán)利要求I所述的 分頻器，其中，所述系列的最后的除以1/2/3單元被配置為響應(yīng)所述除數(shù)跨著倍頻程邊界 轉(zhuǎn)變而在除以2模式與除以I模式之間轉(zhuǎn)變。
8.一種分頻器，其使用擴(kuò)展相除范圍，并且包括一個或更多個除以2/3單元和一個或更多個除以1/2/3單元的系列，其中，所述分頻器被配置為 將輸入頻率除以除數(shù)值；和 在連續(xù)的輸出循環(huán)上跨著倍頻程邊界移動所述除數(shù)值，而不遭受不連續(xù)性。
9.如權(quán)利要求8所述的分頻器，其中，所述分頻器還包括鎖存器、反相器門和與各除以1/2/3單元對應(yīng)的二輸入OR門，并且其中，各除以1/2/3單元被配置為 將Divl端口與對應(yīng)的二輸入OR門的第一輸入節(jié)點(diǎn)和對應(yīng)的鎖存器的Qb節(jié)點(diǎn)耦合； 將mod-端口與對應(yīng)的二輸入OR門的第二輸入節(jié)點(diǎn)和對應(yīng)的反相器門的輸入節(jié)點(diǎn)耦合； 將對應(yīng)的反相器門的輸出節(jié)點(diǎn)與對應(yīng)的鎖存器的時鐘節(jié)點(diǎn)耦合； 將P控制信號與對應(yīng)的鎖存器的D節(jié)點(diǎn)耦合；和 將HiOdin端口與對應(yīng)于所述系列中的隨后單元的二輸入OR門的輸出節(jié)點(diǎn)耦合。
10.如權(quán)利要求9所述的分頻器，其中，所述系列中的最后的除以1/2/3單元的!110(^端口與高邏輯電平耦合。
11.如權(quán)利要求9所述的分頻器，其中，所述分頻器還包括 兩個或更多個除以1/2/3單元；和 級聯(lián)在一起的多個二輸入OR門； 其中，對于所述多個二輸入OR門的各二輸入OR門，分頻器被配置為 將對應(yīng)的鎖存器的D節(jié)點(diǎn)與二輸入OR門的輸出節(jié)點(diǎn)耦合； 將二輸入OR門的第一輸入節(jié)點(diǎn)與對應(yīng)的除以1/2/3單元的P控制信號耦合；和 將二輸入OR門的第二輸入節(jié)點(diǎn)與對應(yīng)的除以1/2/3單元的隨后的除以1/2/3單元的P控制信號耦合。
12.如權(quán)利要求9所述的分頻器，其中，可能的除數(shù)值N的有效范圍由式2J ≤ N ≤2(i+1)-l確定，其中，j是代表除以2/3單元的數(shù)量的整數(shù)，并且其中，i是代表除以2/3單元和除以1/2/3單元的總數(shù)的整數(shù)。
13.如權(quán)利要求9所述的分頻器，其中，所述分頻器進(jìn)一步被配置為接收指定所述除數(shù)值的輸入編程字。
14.一種電路,包括: 一個或更多個除以2/3單元；和 與所述一個或更多個除以2/3單元耦合的一個或更多個除以1/2/3單元， 其中，所述電路被配置為: 接收輸入編程字，其中，所述輸入編程字代表除數(shù)值，并且取多個正整數(shù)值中的一個； 將輸入頻率除以所述除數(shù)值；和 響應(yīng)所述除數(shù)值在相繼的輸出循環(huán)上跨著倍頻程邊界轉(zhuǎn)變而在所述相繼的輸出循環(huán)上正確地產(chǎn)生輸出頻率，其中，所述輸出頻率等于輸入頻率除以所述除數(shù)值。
15.如權(quán)利要求14所述的電路，其中，所述除數(shù)值跨越多于一個倍頻程的范圍。
16.如權(quán)利要求14所述的電路，其中，所述一個或更多個除以2/3單元和一個或更多個除以1/2/3單元在系列中被級聯(lián)在一起，其中所述一個或更多個除以1/2/3單元處于所述系列的端部。
17.如權(quán)利要求15所述的電路，其中，至少一個除以1/2/3單元被配置為在所述相繼的輸出循環(huán)中的一個上利用同步的除以I模式。
18.如權(quán)利要求17所述的電路，其中，同步的除以I模式包括使輸入時鐘進(jìn)入一個或更多個未使用的鎖存器中。
19.如權(quán)利要求17所述的電路，其中，所述電路進(jìn)一步被配置為利用控制位以強(qiáng)制所述至少一個除以1/2/3單元利用同步的除以I模式。
20.如權(quán)利要求15所述的電路，其 中，可能的除數(shù)值N的范圍由式2j^ N ^ 2(i+1)-l確定，其中，j是等于除以2/3單元的數(shù)量的整數(shù)，并且其中，i是等于除以2/3單元和除以1/2/3單元的總數(shù)的整數(shù)。
全文摘要
公開了使用擴(kuò)展相除范圍的、基于除以2/3單元和除以1/2/3單元的系列的分頻器。該分頻器使用修改的除以1/2/3單元和附加的電路元件，以在除數(shù)跨著倍頻程邊界轉(zhuǎn)變時在相繼的輸出循環(huán)上將輸入頻率正確地除以除數(shù)。該分頻器對于單元的系列中的未使用的除以1/2/3單元創(chuàng)建除以1模式。與使得各未使用的除以1/2/3單元實(shí)現(xiàn)除以3模式相反，除以1模式使輸入時鐘進(jìn)入在各未使用的除以1/2/3單元的未使用的鎖存器中。
文檔編號H03L7/193GK103229420SQ201280003904
公開日2013年7月31日 申請日期2012年1月24日 優(yōu)先權(quán)日2011年1月28日
發(fā)明者M·S·卡文 申請人:相干邏輯公司