包括電荷注入的傳遞差分串行信號的設(shè)備及方法
【專利摘要】本發(fā)明揭示設(shè)備及方法，包括一種包括具有電荷注入預(yù)加重的差分驅(qū)動器的設(shè)備。一個這樣的設(shè)備包括預(yù)加重電路及輸出級電路。所述預(yù)加重電路經(jīng)配置以接收差分串行信號，且緩沖所述差分串行信號以提供經(jīng)緩沖差分串行信號。所述輸出級電路經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將所述經(jīng)緩沖差分串行信號驅(qū)動到差分通信路徑上。所述預(yù)加重電路經(jīng)配置以將電荷選擇性地注入到所述差分通信路徑上以輔助所述差分通信路徑中的至少一者上的信號轉(zhuǎn)變。本發(fā)明還揭示額外實施例。
【專利說明】包括電荷注入的傳遞差分串行信號的設(shè)備及方法
[0001]相關(guān)申請案交叉參考
[0002]本申請案請求在2012年8月4日提出申請的美國申請案第13/198，490號的優(yōu)先權(quán)權(quán)益，其全文以引用方式并入本文中。
【背景技術(shù)】
[0003]驅(qū)動器是用于集成電路(“1C”)之間或單個IC內(nèi)的信號傳遞的電路。以舉例方式而非限制方式，驅(qū)動器可用于傳遞信號，例如將數(shù)據(jù)信號發(fā)射到存儲器及從存儲器發(fā)射數(shù)據(jù)信號，或?qū)⒖刂菩盘柊l(fā)射到存儲器控制器及從存儲器控制器發(fā)射控制信號。
[0004]“差分”輸出驅(qū)動器實質(zhì)上同時接收兩個輸入信號且實質(zhì)上同時產(chǎn)生兩個輸出信號。通常通過所述兩個輸出信號之間的電位差來傳送信息。一個輸出信號通常具有實質(zhì)上等于第一供應(yīng)電壓(例如，VCC)的電位且另一輸出信號通常具有實質(zhì)上等于第二供應(yīng)電壓(例如，VSS，其可為(舉例來說)負電壓或接地)的電位。此些信號對稱作差分信號。差分輸出驅(qū)動器對于噪聲及抖動是相對免疫的，因為影響一個輸出信號的電壓的任何噪聲或抖動將通常以實質(zhì)上相同的方式影響另一輸出信號的電壓。
[0005]串行化器/解串行化器(SerDes)的串行化功能將并行信號(例如，數(shù)據(jù)信號)轉(zhuǎn)換成串行信號(例如，準(zhǔn)備發(fā)射串行數(shù)據(jù))，且SerDes的解串行化功能將所接收串行信號轉(zhuǎn)換成并行信號。SerDes可采取寬位寬并行總線且輸出以比并行總線高得多的頻率速率切換的差分信號。信號經(jīng)由高速串行通信路徑而非較慢并行通信路徑的傳遞(例如，發(fā)射)實現(xiàn)大量的數(shù)據(jù)點對點的移動，同時減小復(fù)雜性、成本、電力及空間需求。因此，SerDes可實現(xiàn)高數(shù)據(jù)吞吐量，同時減小電力需求及集成電路面積。
【專利附圖】

【附圖說明】
[0006]在隨附圖式的各圖中以舉例方式而非限制方式圖解說明本發(fā)明的實施例，在附圖中:
[0007]圖1圖解說明根據(jù)本發(fā)明的實施例的發(fā)射器電路。
[0008]圖2圖解說明傳統(tǒng)I/O(輸入/輸出)電路。
[0009]圖3圖解說明根據(jù)本發(fā)明的實施例的端接電路。
[0010]圖4圖解說明根據(jù)本發(fā)明的實施例在集成電路芯片之間的差分串行通信。
[0011]圖5圖解說明根據(jù)本發(fā)明的實施例的集成電路芯片。
[0012]圖6是根據(jù)本發(fā)明的實施例的差分串行發(fā)射器電路的示意性表示，例如可圖解說明于圖1中的100處或圖5中的516處。
[0013]圖7圖解說明根據(jù)本發(fā)明的實施例的輸出級電路。
[0014]圖8圖解說明根據(jù)本發(fā)明的實施例的預(yù)加重電路的高階視圖。
[0015]圖9圖解說明根據(jù)本發(fā)明的實施例的預(yù)加重升壓電路。
[0016]圖10及11圖解說明根據(jù)本發(fā)明的實施例的升壓上拉及下拉電路。
[0017]圖12A到12D圖解說明相應(yīng)信號的不同級的預(yù)加重升壓電路操作。[0018]圖13圖解說明根據(jù)本發(fā)明的實施例用于預(yù)充電差分發(fā)射器電路的輸出級的方法。
[0019]圖14展示根據(jù)本發(fā)明的實施例的輸出節(jié)點上的預(yù)加重可編程性；
[0020]圖15A到15E展示_5dB信道損失的不同預(yù)加重電平下的眼圖；及
[0021]圖16A到16D展示-1OdB信道損失的不同預(yù)加重電平下的眼圖。
【具體實施方式】
[0022]以下詳細說明參照以圖解說明方式而非限制方式展示本發(fā)明的各實施例的隨附圖式。這些實施例經(jīng)足夠詳細地描述以使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`這些及其它實施例。也可利用其它實施例，且可對這些實施例作出結(jié)構(gòu)、邏輯及有關(guān)電的改變。各實施例未必相互排斥，因為一些實施例可與一個或一個以上其它實施例組合而形成新實施例。因此，不應(yīng)在限制意義上理解以下詳細說明。
[0023]差分串行I/O電路允許高數(shù)據(jù)速率的穩(wěn)健信號通信。傳統(tǒng)預(yù)加重方法具有主要輸出路徑及單獨并行預(yù)加重路徑，因此增加面積及電力兩者。傳統(tǒng)發(fā)射器電路消耗3pj/位到6pj/ 位。
[0024]相比來說，根據(jù)本發(fā)明的某些實施例的發(fā)射器電路可將預(yù)加重與輸出級合并，其可產(chǎn)生減小的面積及較低電力同時維持高速操作。舉例來說，經(jīng)改進的設(shè)計可減小端接電流及/或簡化內(nèi)部發(fā)射器電路，此可減小發(fā)射器電路中的所需電力。此架構(gòu)允許單個數(shù)據(jù)路徑及單個計時路徑。此新發(fā)射器的一個實施例可消耗大約0.5pj/位到0.7pj/位，表示電力需求比標(biāo)準(zhǔn)SerDes發(fā)射器實施方案的五到十倍減小。
[0025]圖1圖解說明根據(jù)本發(fā)明的實施例的發(fā)射器電路。所述發(fā)射器電路可用作驅(qū)動器。發(fā)射器電路100經(jīng)由通信路徑(例如，線、墊等)接收差分串行信號101且驅(qū)動差分串行信號102。所圖解說明的發(fā)射器電路100包括預(yù)加重電路103、輸出級電路104及端接電路105。預(yù)加重電路103可接收差分串行信號(例如，從數(shù)據(jù)串行化器，例如可實施于SerDes中)。預(yù)加重電路103經(jīng)由路徑106將差分串行信號提供(例如，發(fā)送)到輸出級電路104，且也可經(jīng)由路徑107將電荷選擇性地注入到耦合到輸出級電路104的通信路徑上。選擇性電荷注入可用于(舉例來說)補償通信路徑的相對大電容對通信路徑上的信號轉(zhuǎn)變的不利影響。因此，注入到通信路徑上的電荷可(舉例來說)增加到邏輯高電平的轉(zhuǎn)變的速度。
[0026]端接電路105提供差分端接，例如以使產(chǎn)生擺動所需的電流最小化。以比較的方式，在圖2中圖解說明傳統(tǒng)I/O電路200，且在圖3中圖解說明根據(jù)本發(fā)明的實施例的端接電路。傳統(tǒng)I/O電路200使用50歐姆到接地端接。如所圖解說明，針對發(fā)射器及接收器中的每一者，50歐姆電阻208位于差分通信路徑中的每一者與接地之間。由于所述路徑中的每一者包括端接器電阻中的一者，因此等效電阻為并聯(lián)的兩個50歐姆電阻。因此，圖2中所圖解說明的端接電路200產(chǎn)生25歐姆系統(tǒng)端接阻抗。
[0027]相比來說，本發(fā)明的實施例使用100歐姆差分端接。如圖3中所圖解說明，100歐姆電阻309(其中電阻可由離散電阻器及/或寄生電阻提供)耦合到差分通信路徑中的每一者以及PMOS及NMOS晶體管堆疊311之間的共模節(jié)點310。晶體管堆疊311確定VDD與VSS電位之間的共模電壓。由于所述路徑中的每一者包括端接器電阻中的一者，因此等效電阻為并聯(lián)的兩個100歐姆電阻。因此，此種端接電路提供50歐姆系統(tǒng)端接阻抗，有效地使系統(tǒng)端接的阻抗從25歐姆加倍到50歐姆，此將有助于減小端接電流且節(jié)約通信電力需求。
[0028]圖4圖解說明根據(jù)一實施例的在芯片413A與413B之間的差分串行通信412。以舉例而非限制的方式，兩個或兩個以上芯片可堆疊在一起。舉例來說，芯片413B可接合在芯片413A的頂部上且電耦合(例如，電連接，直接或間接地)到芯片413A。此可增加總集成電路面積而不增加經(jīng)堆疊芯片的結(jié)構(gòu)的占用面積。然而，此些結(jié)構(gòu)的設(shè)計挑戰(zhàn)可為移除或以其它方式控制從芯片堆疊散發(fā)的熱。本發(fā)明的實施例可減小芯片-芯片通信的電力消耗從而減小從結(jié)構(gòu)消散的熱。
[0029]圖5圖解說明根據(jù)本發(fā)明的實施例的集成電路芯片。所圖解說明的芯片513包括芯片電子器件514、并行/串行通信轉(zhuǎn)換電路515(例如SerDes的串行化功能)及發(fā)射器電路516。芯片電子器件514在寬并行路徑517中將并行信號提供(例如，輸出)到轉(zhuǎn)換電路515，且轉(zhuǎn)換電路515將并行信號轉(zhuǎn)換成差分串行信號，所述差分串行信號經(jīng)由差分串行通信路徑518被提供到發(fā)射器電路516。發(fā)射器電路516接收、調(diào)節(jié)差分串行信號并經(jīng)由差分通信路徑512驅(qū)動到另一芯片。所圖解說明的轉(zhuǎn)換電路515包括:數(shù)據(jù)及時鐘緩沖器519，其用于暫時存儲經(jīng)由并行通信路徑517接收的數(shù)據(jù)；及差分數(shù)據(jù)串行化器520，其經(jīng)配置以使用存儲于緩沖器中的數(shù)據(jù)從而形成適合于跨越差分串行通信路徑518傳遞的差分串行信號。能夠操作為驅(qū)動器的所圖解說明差分串行發(fā)射器電路516類似于圖1中所圖解說明的電路，包括預(yù)加重電路521、輸出級電路522及端接電路523。預(yù)加重電路521集成于差分串行發(fā)射器電路516內(nèi)。因此，在轉(zhuǎn)換電路515將通信信號(例如，數(shù)據(jù))串行化之后，預(yù)加重電路521經(jīng)由通信路徑518接收差分串行信號。因此，與對并行通信路徑517上的通信信號執(zhí)行預(yù)加重使得路徑517中的每一者利用預(yù)加重電路相比，圖5中所圖解說明的實施例減少預(yù)加重電路的數(shù)目，簡化設(shè)計且因此將減少所使用的電力。
[0030]圖6是根據(jù)本發(fā)明的實施例的差分串行發(fā)射器電路600的示意性表示，其與圖1中的電路100或圖5中的516類似或相同。所圖解說明的電路600包括預(yù)加重電路621、輸出級電路622及端接電路623。所述端接為如上文關(guān)于圖3所描述的100歐姆差分端接。輸出級622更詳細地圖解說明于圖7中，且預(yù)加重電路更詳細地圖解說明于圖8到9中。
[0031]如圖6中所展示，差分串行信號618(例如，由SerDes提供)經(jīng)由通信路徑(例如，真實信號路徑(TRUE)及互補信號路徑(COMP))提供到預(yù)加重電路621。預(yù)加重電路621包括經(jīng)配置以經(jīng)由電荷注入路徑625將電荷選擇性地注入到通信路徑628上的一個或一個以上升壓電路624。預(yù)加重電路621接收啟用信號626，其控制啟用升壓電路中的哪一個以將電荷選擇性地注入到通信路徑628上。在一些實施例中，啟用信號626為多位信號。舉例來說，兩位啟用信號可個別地啟用多達四(22)組升壓電路，且四位啟用信號可個別地啟用多達十六(24)組升壓電路。預(yù)加重電路621緩沖所接收差分串行信號618，且經(jīng)由差分路徑627 (包括TRUE及COMP信號路徑)將經(jīng)緩沖串行信號提供(例如，輸出)到輸出級622，且輸出級622經(jīng)由由來自預(yù)加重電路621的選擇性電荷注入升壓的差分通信路徑628的TRUE及COMP路徑驅(qū)動經(jīng)緩沖差分串行信號。下文結(jié)合圖7的論述來論述偏置電路629。
[0032]在各圖的以下說明中，參照PMOS及NMOS晶體管作為第一及第二摻雜類型的晶體管的特定實例。第一摻雜類型的晶體管可為P型晶體管且P型晶體管的實例是PMOS晶體管；且第二摻雜類型的晶體管可為n型晶體管且n型晶體管的實例是NMOS晶體管。盡管MOS是金屬氧化物半導(dǎo)體的縮寫，但現(xiàn)代晶體管通常使用多晶硅(poly)代替金屬或除金屬外也使用多晶硅。因此，術(shù)語MOS不打算限于金屬柵極。
[0033]圖7圖解說明輸出級電路722的實施例。輸出級722包括:PM0S晶體管730，其結(jié)合圖6的偏置電路629中的PMOS晶體管631操作以提供PMOS電流鏡；及NMOS晶體管732，其結(jié)合圖6的偏置電路629中的NMOS晶體管633操作以提供NMOS電流鏡。輸出級722包括差分切換晶體管，其包括PMOS晶體管734及735以及NMOS晶體管736及737。PMOS晶體管734的柵極及NMOS晶體管736的柵極從預(yù)加重電路624接收經(jīng)緩沖差分串行信號627的TRUE信號，且PMOS晶體管735的柵極及NMOS晶體管737的柵極從預(yù)加重電路624接收經(jīng)緩沖差分串行信號627的COMP信號。差分驅(qū)動器輸出信號的TRUE信號是從晶體管735與737之間的節(jié)點E驅(qū)動，且差分驅(qū)動器輸出信號的COMP信號是從晶體管734與736之間的節(jié)點F驅(qū)動。輸出級的偏置電路629包括可編程電流源638?？删幊屉娏髟吹囊粋€實例包括壓控電流源。來自電流源638的經(jīng)編程電流經(jīng)由NMOS及PMOS電流鏡配置流動穿過PMOS及NMOS晶體管730及732。NMOS晶體管633及639提供控制穿過PMOS晶體管631的電流流動的NMOS電流鏡，PMOS晶體管631與PMOS晶體管730形成電流鏡。NMOS晶體管633及639也形成NMOS電流鏡以控制穿過NMOS晶體管732的電流。因此，可編程電流源638經(jīng)由晶體管730及732控制提供到差分通信路徑628及從差分通信路徑628提供的電流的限度(針對差分通信路徑628上的電壓擺動)。所圖解說明的偏置電路629還包括電容641及642。這些電容641及642 (其可由離散電容器及/或寄生電容提供)平滑輸出并控制施加到晶體管730及732的柵極的電壓，此維持去往及來自差分通信路徑628的可用電流流動。NMOS及PMOS鏡電路的其它互補配置可用于完成電流控制，如所屬領(lǐng)域的技術(shù)人員在閱讀本發(fā)明的內(nèi)容后將顯而易見。
[0034]圖8圖解說明根據(jù)本發(fā)明的實施例的預(yù)加重電路821的高階視圖。舉例來說，可使用預(yù)加重以補償信道中的損失且提供發(fā)射均衡化。示意圖的左側(cè)展示呈將經(jīng)緩沖差分信號提供到圖7中所圖解說明的輸出級722的交叉耦合反相器843的形式的緩沖器。反相器843包括經(jīng)堆疊PMOS及NMOS晶體管844、845、846及847。晶體管844及845的柵極連接到差分串行通信路徑818 (在圖6中圖解說明為618)的TRUE信號路徑，且晶體管846及847的柵極連接到差分串行通信路徑818的COMP信號路徑。時鐘反相器反饋848可用于保持切換點對于交叉耦合反相器843穩(wěn)定。時鐘反相器反饋848可使用沿相反方向連接的兩個反相器形成。反相器843經(jīng)由節(jié)點C及節(jié)點D將經(jīng)緩沖差分串行信號提供到輸出級。
[0035]所圖解說明的升壓電路849兩個一組操作,其中所述組中的一個升壓電路849A對TRUE信號進行處理且所述組中的另一升壓電路849B對COMP信號進行處理。如所圖解說明，TRUE信號接收于TRUE升壓電路849A的真實信號輸入IN處且接收于COMP升壓電路849B的互補信號輸入INBUF處，且COMP信號接收于TRUE升壓電路849A的互補信號輸入INBUF處且接收于COMP升壓電路849B的真實信號輸入處?？砂~外真實與互補升壓電路對(例如，849C及849D)。TRUE升壓電路的輸出為COMP信號，其連接到圖6中的電荷注入路徑625的COMP路徑，且COMP升壓電路的輸出為TRUE信號，其連接到圖6中的電荷注入路徑625的TRUE路徑。每一經(jīng)啟用升壓電路可將選擇性電荷注入提供到輸出級的輸出。舉例來說，啟用信號可為用以啟用或停用單對TRUE及COMP升壓電路849A及849B的單個位信號，或可為能夠?qū)ぶ芬粚σ陨蟃RUE及COMP升壓電路的多位信號。舉例來說，兩位啟用信號可尋址多達四(22)對TRUE及COMP升壓電路。可添加額外升壓電路以與其它升壓電路一起啟用。此外，可使用具有兩個以上位的啟用信號，例如以提供用于唯一地啟用額外升壓電路的額外唯一地址。這些個別地啟用的升壓電路可提供用于可編程預(yù)加重電平的可變預(yù)加重電平。
[0036]圖9圖解說明根據(jù)本發(fā)明的實施例的預(yù)加重升壓電路949。所圖解說明的電路949包括升壓上拉電路950以將電流源引到升壓電路的輸出上，且因此供應(yīng)到輸出級的對應(yīng)輸出。所圖解說明的電路949還包括升壓下拉電路951以從升壓電路的輸出接收電流。IN輸入接收TRUE升壓電路的TURE信號且接收COMP升壓電路的COMP信號；且INBUF輸入接收TRUE升壓電路的COMP信號且接收COMP升壓電路的TURE信號。關(guān)于反相器952，且參照圖10及11，ENABLE輸入上的信號啟用升壓下拉電路951及升壓上拉電路950，或停用升壓上拉電路950及升壓下拉電路951。IN輸入上的信號提供到PMOS及NMOS切換晶體管953及954，其反轉(zhuǎn)IN信號以提供經(jīng)反轉(zhuǎn)升壓輸出。PMOS切換晶體管953使得來自升壓上拉電路950的電荷能夠選擇性地注入(例如，添加、施加等)到經(jīng)反轉(zhuǎn)升壓輸出上，且NMOS切換晶體管954使得電荷能夠經(jīng)由升壓下拉電路951從經(jīng)反轉(zhuǎn)升壓輸出選擇性地移除。。從升壓上拉電路950的選擇性電荷注入及經(jīng)由升壓下拉電路951的選擇性電荷移除可提供預(yù)加重。INBUF輸入上的信號與IN端子上的信號互補。
[0037]圖10及11圖解說明根據(jù)本發(fā)明的實施例的升壓上拉及下拉電路。PMOS晶體管1055及NMOS晶體管1156兩者響應(yīng)于啟用信號以啟用預(yù)加重電路的(例如，預(yù)加重電路的升壓電路的)升壓上拉及升壓下拉電路以提供可編程輸出。INBUF信號由PMOS預(yù)充電裝置1057接收，PMOS預(yù)充電裝置1057包括PMOS上拉晶體管1058及升壓上拉電容1059。當(dāng)信號INBUF為低時，PMOS預(yù)充電裝置1057將電荷存儲于電容1059上，且當(dāng)信號INBUF從低轉(zhuǎn)變?yōu)楦邥r將電荷注入(例如，通過使電容1059放電)到輸出節(jié)點上。INBUF信號還由NMOS預(yù)充電裝置1160接收，NMOS預(yù)充電裝置1160包括NMOS下拉晶體管1061及升壓下拉電容器1062。當(dāng)信號INBUF為高時，NMOS預(yù)充電裝置1060將電荷存儲于電容1062上，且當(dāng)信號INBUF從高轉(zhuǎn)變?yōu)榈蜁r從輸出節(jié)點移除電荷。以舉例的方式，一些實施例提供具有約20fF的電容的電容1059及1062以提供一組經(jīng)啟用升壓電路的所要預(yù)加重步長的電荷。電容的值以及晶體管1058及1061的大小經(jīng)一起定大小以將所要電流輸出提供到輸出節(jié)點以補償信道損失。
[0038]圖12A到12D圖解說明針對差分串行信號的不同狀態(tài)(包括當(dāng)真實信號為高(圖12A)時的狀態(tài)、在真實信號從高轉(zhuǎn)變?yōu)榈?圖12B)時的瞬時狀態(tài)、當(dāng)真實信號為低(圖12C)時的狀態(tài)及當(dāng)真實信號從低轉(zhuǎn)變?yōu)楦?圖12D)時的瞬時狀態(tài))的預(yù)加重升壓電路。圖12B圖解說明響應(yīng)于真實信號從高轉(zhuǎn)變?yōu)榈投鴮㈦姾勺⑷氲椒聪嗥鬏敵錾系纳龎荷侠?，且圖12D圖解說明響應(yīng)于真實信號從低轉(zhuǎn)變?yōu)楦叨鴱姆聪嗥鬏敵鲆瞥姾傻纳龎合吕?。啟用PMOS晶體管1255及NMOS晶體管1256對于圖12A到12D全部為接通的。
[0039]圖12A圖解說明針對當(dāng)真實信號為高時的狀態(tài)的預(yù)加重升壓電路。當(dāng)IN為高時為低的反相器輸出連接到輸出電路的COMP輸出。當(dāng)IN為高時，INBUF為低。因此，反相器的PMOS晶體管1253為關(guān)斷的，反相器的NMOS晶體管1254為接通的，PMOS上拉晶體管1258為接通的，且NMOS下拉晶體管1261為關(guān)斷的。在上拉預(yù)充電裝置的輸出具有大約VDD的電位時，上拉預(yù)充電裝置1257將電荷存儲于升壓上拉電容1259上。由于晶體管1254及1256為接通的，因此下拉預(yù)充電裝置1260的輸出處的電位對應(yīng)于反相器輸出處的負COMP信號。
[0040]圖12B圖解說明針對在真實信號從高轉(zhuǎn)變?yōu)榈椭蟮乃矔r狀態(tài)的預(yù)加重升壓電路。應(yīng)認識到，存在NMOS及PMOS晶體管兩者均將傳導(dǎo)的顯著時間周期。此圖打算圖解說明在晶體管已切換之后的時間，但電路中的瞬時響應(yīng)提供裝置的預(yù)充電功能。因此，反相器的PMOS晶體管1253為接通的，反相器的NMOS晶體管1254為關(guān)斷的，PMOS上拉晶體管1258為關(guān)斷的，且NMOS下拉晶體管1261為接通的。
[0041]上拉預(yù)充電裝置1257將電荷從升壓上拉電容1259放電到反相器輸出上，因此將電荷注入到反相器輸出上(例如，以在反相器輸出上的電位從低轉(zhuǎn)變?yōu)楦邥r輔助信號轉(zhuǎn)變)。上拉預(yù)充電裝置1257的輸出從大約VDD的電位向下減小到反相器輸出的電位，且接著在反相器輸出的電位上升時再次上升。在下拉預(yù)充電裝置1260中的晶體管1261接通但反相器的NMOS晶體管1254關(guān)斷時，下拉預(yù)充電裝置1260的輸出節(jié)點從負電位上升到VSS。
[0042]圖12C圖解說明針對當(dāng)真實信號為低時的狀態(tài)的預(yù)加重升壓電路。當(dāng)IN為低時，反相器輸出為高。當(dāng)IN為低時，INBUF為高。因此，反相器的PMOS晶體管1253為接通的，反相器的NMOS晶體管1254為關(guān)斷的，PMOS上拉晶體管1258為關(guān)斷的，且NMOS下拉晶體管1261為接通的。上拉預(yù)充電裝置1257的輸出具有對應(yīng)于反相器輸出上的高電位的電位，因為晶體管1253及1255兩者均為接通的。在晶體管1261接通時，下拉預(yù)充電裝置1260的輸出處的電位對應(yīng)于VSS。
[0043]圖12D圖解說明針對在真實信號從低轉(zhuǎn)變?yōu)楦咧蟮乃矔r狀態(tài)的預(yù)加重升壓電路。應(yīng)認識到，存在NMOS及PMOS晶體管兩者均將傳導(dǎo)的顯著時間周期。此圖打算圖解說明在晶體管已切換之后的時間，但存在提供裝置的預(yù)充電功能的瞬時電流。因此，反相器的PMOS晶體管1253為關(guān)斷的，反相器的NMOS晶體管1254為接通的，PMOS上拉晶體管1258為接通的，且NMOS下拉晶體管1261為關(guān)斷的。
[0044]上拉預(yù)充電裝置1257為電容1259充電，從而使上拉預(yù)充電裝置1257輸出處的電位升高到VDD。在NMOS預(yù)充電輸出處施加的步進電壓為高頻率事件，從而導(dǎo)致經(jīng)由電容1262對VSS的瞬時高頻率響應(yīng)。在電流從反相器輸出流動且給電容1262充電時，NMOS預(yù)充電輸出的電位從VSS上升到反相器輸出的電位，接著在反相器輸出的電位下降到負電位時而隨其下降。
[0045]圖13圖解說明根據(jù)本發(fā)明的實施例用于預(yù)充電差分發(fā)射器電路的輸出級的方法。所述發(fā)射器電路包括至少一個預(yù)加重電路，其可包括升壓電路。在1370處，啟用至少一組升壓電路。在一組升壓電路中，第一升壓電路耦合到差分通信路徑中的第一者且第二升壓電路連接到差分通信路徑中的第二者。如果每一升壓電路包括反相器，那么到第一升壓電路的真實輸入信號作為Comp信號輸出到輸出級的輸出，且到第二升壓電路的Comp輸入信號作為真實信號輸出到輸出級的輸出。啟用信號可為用于選擇性地啟用一個以上升壓電路的多位啟用信號。在1371處，使用差分端接電路來端接發(fā)射器電路，所述差分端接電路可減小穿過端接電阻的電流且因此減小電路的電力使用。在1372處，經(jīng)由通信路徑從發(fā)射器電路傳遞(例如，發(fā)射)差分串行信號。在1373處，差分串行信號的傳遞包括在發(fā)射器電路內(nèi)的輸出級電路及發(fā)射器電路內(nèi)的一個或一個以上經(jīng)啟用預(yù)加重升壓電路兩者處接收從串行化器提供的差分串行信號。在1374處，從輸出級電路發(fā)射差分串行信號，包括通過在輸出節(jié)點轉(zhuǎn)變?yōu)楦唠娢粫r使用經(jīng)啟用預(yù)加重升壓電路將電荷選擇性地注入到輸出級電路的輸出節(jié)點上且在輸出節(jié)點轉(zhuǎn)變?yōu)榈碗娢粫r使用經(jīng)啟用預(yù)加重升壓電路從輸出級電路的輸出節(jié)點選擇性地移除電荷而補償通信路徑損失。舉例來說，在經(jīng)啟用預(yù)加重升壓電路將電荷注入到差分通信路徑中的一者的輸出上時，另一經(jīng)啟用預(yù)加重電路從差分通信路徑中的另一者移除電荷。預(yù)加重升壓電路中的升壓上拉電路選擇性地注入電荷，且預(yù)加重升壓電路中的升壓下拉電路選擇性地移除電荷。
[0046]圖14展示輸出節(jié)點上的預(yù)加重可編程性的模擬。此圖圖解說明無升壓電路以及一組、兩組、三組及四組經(jīng)啟用升壓電路的信號轉(zhuǎn)變。所述組經(jīng)啟用升壓電路允許較快且較大信號轉(zhuǎn)變。如關(guān)于圖15到16所圖解說明，電路的可編程性允許針對通信路徑的給定特性啟用適當(dāng)數(shù)目組升壓電路。圖15展示對于_5dB信道損失在不同預(yù)加重電平下的眼圖且圖16展示對于-1OdB信道損失在不同預(yù)加重電平下的眼圖。對于具有_5dB信道損失的通信路徑，最一致的轉(zhuǎn)變看似由兩組經(jīng)啟用升壓電路提供。對于具有-1OdB信道損失的通信路徑，最一致的轉(zhuǎn)變看似由四組經(jīng)啟用升壓電路提供。這些圖經(jīng)提供作為實例，以大體圖解說明額外升壓電路可經(jīng)啟用以將更多電荷選擇性地注入到通信路徑上以補償通信路徑上的較大信道損失。預(yù)加重的量可取決于用于預(yù)充電裝置的電容。
[0047]盡管本文中已圖解說明及描述特定實施例，但所屬領(lǐng)域的技術(shù)人員將了解，任何經(jīng)計算以達成相同目的的布置均可替代所展示的特定實施例。舉例來說，此文件是指NMOS晶體管，但電路可經(jīng)設(shè)計以使用其它N型晶體管，且此文件是指PMOS晶體管，但電路可經(jīng)設(shè)計以使用其它P型晶體管。所圖解說明的電路可經(jīng)設(shè)計而具有其它n型及p型晶體管。各實施例使用本文中所描述的實施例的排列及/或組合。應(yīng)理解，以上說明打算作為說明性的，而非限定性的，且本文中所采用的措詞或術(shù)語是出于說明目的。
【權(quán)利要求】
1.一種設(shè)備，其包含: 預(yù)加重電路，其經(jīng)配置以接收差分串行信號，且緩沖所述差分串行信號以提供經(jīng)緩沖差分串行信號；及 輸出級電路，其經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將所述經(jīng)緩沖差分串行信號驅(qū)動到差分通信路徑上， 其中所述預(yù)加重電路經(jīng)配置以將電荷選擇性地注入到所述通信路徑上以輔助所述通信路徑中的至少一者上的信號轉(zhuǎn)變。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其進一步包含耦合到所述通信路徑的端接電路，其中所述端接電路經(jīng)配置以提供到共模節(jié)點的差分端接。
3.根據(jù)權(quán)利要求2所述的設(shè)備，其中所述端接電路包括在所述通信路徑中的一者與所述共模節(jié)點之間的大約100歐姆電阻，且包括在所述通信路徑中的另一者與所述共模之間的另一大約100歐姆電阻。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其中: 所述經(jīng)緩沖差分串行信號包含第一及第二信號；且 所述預(yù)加重電路包含升壓電路，其中所述升壓電路包含: 升壓上拉電路及升壓下拉電路，其中所述升壓上拉電路及所述升壓下拉電路中的每一者經(jīng)配置以接收所述第一信號；及 耦合于所述升壓上拉電路與升壓輸出之間的第一摻雜類型的切換晶體管，及耦合于所述升壓下拉電路與所述升壓輸出之間的第二摻雜類型的切換晶體管，其中所述切換晶體管中的每一者具有經(jīng)配置以接收所述第二信號的柵極。
5.根據(jù)權(quán)利要求4所述的設(shè)備，其中所述升壓上拉電路及所述切換晶體管中的一個切換晶體管經(jīng)配置以協(xié)作從而響應(yīng)于所述升壓輸出上的輸出信號轉(zhuǎn)變?yōu)楦唠娢欢鴮㈦姾勺⑷氲剿錾龎狠敵錾稀?br> 6.根據(jù)權(quán)利要求4所述的設(shè)備，其中所述升壓下拉電路及所述切換晶體管中的一個切換晶體管經(jīng)配置以協(xié)作從而響應(yīng)于所述升壓輸出上的輸出信號轉(zhuǎn)變?yōu)榈碗娢欢鴱乃錾龎狠敵鲆瞥姾伞?br> 7.—種設(shè)備,其包含: 串行化器，其經(jīng)配置以接收并行信號且將所述并行信號轉(zhuǎn)換成差分串行信號； 預(yù)加重電路，其包括: 緩沖器，其經(jīng)配置以接收所述差分串行信號且提供經(jīng)緩沖差分串行信號；及升壓電路，其經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將電荷選擇性地注入到一對差分通信路徑中的相應(yīng)一者上以輔助所述對差分通信路徑中的所述相應(yīng)一者上的信號轉(zhuǎn)變；及 輸出級電路，其經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將所述經(jīng)緩沖差分串行信號驅(qū)動到所述差分通信路徑上。
8.根據(jù)權(quán)利要求7所述的設(shè)備，其進一步包含端接電路，所述端接電路包括: 晶體管堆疊，其用以提供共模節(jié)點； 第一電阻，其在所述差分通信路徑中的第一者與所述共模節(jié)點之間；及 第二電阻，其在所述差分通信路徑中的第二者與所述共模節(jié)點之間。
9.根據(jù)權(quán)利要求7所述的設(shè)備，其中: 經(jīng)配置以提供經(jīng)緩沖差分信號的所述緩沖器包含經(jīng)配置以提供第一及第二信號的交叉耦合反相器；且 所述升壓電路包含: 耦合到升壓輸出的第一摻雜類型的第一切換晶體管，及耦合到所述升壓輸出的第二摻雜類型的第二切換晶體管； 升壓上拉電路，其耦合到所述第一切換晶體管，其中所述升壓上拉電路及所述第一切換晶體管經(jīng)配置以協(xié)作從而響應(yīng)于所述升壓輸出上的輸出信號轉(zhuǎn)變?yōu)楦唠娢欢鴮㈦姾勺⑷氲剿錾龎狠敵錾?'及 升壓下拉電路，其耦合到所述第二切換晶體管，其中所述升壓下拉電路及所述第二切換晶體管經(jīng)配置以協(xié)作從而響應(yīng)于所述升壓輸出上的所述輸出信號轉(zhuǎn)變?yōu)榈碗娢欢鴱乃錾龎狠敵鲆瞥姾桑? 其中所述升壓上拉電路及所述升壓下拉電路中的每一者經(jīng)配置以接收所述第一信號，且其中所述切換晶體管中的每一者具有經(jīng)配置以接收所述第二信號的相應(yīng)柵極。
10.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述升壓上拉電路包括預(yù)充電裝置，所述預(yù)充電裝置包括耦合到上拉電容的上拉晶體管，所述上拉晶體管具有經(jīng)配置以接收所述第一信號的柵極，其中所述上拉電容、所述上拉晶體管及所述第一切換晶體管經(jīng)配置以協(xié)作從而響應(yīng)于所述第一信號及所述輸出信號處于低電位而將電荷存儲于所述上拉電容上，且響應(yīng)于所述第一信號及所述輸出信號轉(zhuǎn)變?yōu)楦唠娢欢鴮㈦姾蓮乃錾侠娙莘懦龅剿錾龎狠敵觥?br> 11.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述升壓下拉電路包括預(yù)充電裝置，所述預(yù)充電裝置包括耦合到下拉電容的下拉晶體管，所述下拉晶體管具有經(jīng)配置以接收所述第一信號的柵極，其中所述下拉電容、所述下拉晶體管及所述第二切換晶體管經(jīng)配置以協(xié)作從而響應(yīng)于所述第一信號及所述輸出信號處于高電位而將電荷存儲于所述下拉電容上，且響應(yīng)于所述第一信號及所述輸出信號轉(zhuǎn)變?yōu)榈碗娢欢鴱乃錾龎狠敵龇懦鲭姾伞?br> 12.—種設(shè)備,其包含: 預(yù)加重電路，其包括: 緩沖器，其經(jīng)配置以接收差分串行信號且在第一及第二輸出處提供經(jīng)緩沖差分串行信號; 一組升壓電路，其經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將電荷選擇性地注入到差分通信路徑上以輔助所述差分通信路徑上的信號轉(zhuǎn)變， 其中每一組包括第一升壓電路及第二升壓電路， 其中每一升壓電路包括第一輸入、第二輸入、啟用輸入及升壓輸出， 其中對于所述第一升壓電路，所述第一輸入耦合到所述緩沖器的所述第一輸出，所述第二輸入耦合到所述緩沖器的所述第二輸出，且所述升壓輸出耦合到所述差分通信路徑中的第二者，且 其中對于所述第二升壓 電路，所述第一輸入耦合到所述緩沖器的所述第二輸出，所述第二輸入耦合到所述緩沖器的所述第一輸出，且所述升壓輸出耦合到所述差分通信路徑中的第一者；及輸出級電路，其經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將所述經(jīng)緩沖差分串行信號驅(qū)動到所述差分通信路徑上。
13.根據(jù)權(quán)利要求12所述的設(shè)備，其中每一升壓電路進一步包括: 升壓上拉電路，其耦合到所述第二輸入； 升壓下拉電路，其耦合到所述第二輸入 '及 耦合于所述升壓上拉電路與所述升壓輸出之間的P型晶體管，及耦合于所述升壓下拉電路與所述升壓輸出之間的n型晶體管，其中所述晶體管中的每一者具有耦合到所述第一輸入的相應(yīng)柵極。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其中: 所述升壓上拉電路包括耦合到所述第二輸入的上拉預(yù)充電裝置及P型啟用晶體管；目所述升壓下拉電路包括耦合到所述第二輸入的下拉預(yù)充電裝置及n型啟用晶體管，其中每一升壓電路包括耦合到所述啟用輸入且耦合于所述升壓上拉電路與所述升壓下拉電路之間的相應(yīng)反相器。
15.根據(jù)權(quán)利要求14所述的設(shè)備，其中: 所述上拉預(yù)充電裝置包括: P型上拉晶體管，其具有耦合到所述第二輸入的柵極 '及 升壓上拉電容，其經(jīng)配置以耦合于所述P型上拉晶體管與供應(yīng)電壓之間；且所述下拉預(yù)充電裝置包括:` n型下拉晶體管，其具有耦合到所述第二輸入的柵極；及 升壓下拉電容，其經(jīng)配置以耦合于所述n型下拉晶體管與所述供應(yīng)電壓之間。
16.—種設(shè)備,其包含: 預(yù)加重電路，其經(jīng)配置以接收差分串行信號，且緩沖所述差分串行信號以提供經(jīng)緩沖差分串行信號，所述預(yù)加重電路經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將電荷選擇性地注入到差分通信路徑上以輔助所述差分通信路徑上的信號轉(zhuǎn)變； 輸出級電路，其經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將所述經(jīng)緩沖差分信號驅(qū)動到所述差分通信路徑上 '及 端接電路，所述端接電路包括: 晶體管堆疊，其包含用以提供共模節(jié)點的第一摻雜類型的晶體管及第二摻雜類型的晶體管； 第一電阻，其在所述差分通信路徑中的第一者與所述共模節(jié)點之間；及 第二電阻，其在所述差分通信路徑中的第二者與所述共模節(jié)點之間。
17.根據(jù)權(quán)利要求16所述的設(shè)備，其中: 所述經(jīng)緩沖差分串行信號包含第一及第二信號；且 所述預(yù)加重電路包含升壓電路，且每一升壓電路包括: 升壓上拉電路及升壓下拉電路，其中所述升壓上拉電路及所述升壓下拉電路中的每一者經(jīng)配置以接收所述第一信號；及 耦合于所述升壓上拉電路與升壓輸出之間的第一切換晶體管，及耦合于所述升壓下拉電路與所述升壓輸出之間的第二切換晶體管，其中所述切換晶體管中的每一者具有經(jīng)配置以接收所述第二信號的相應(yīng)柵極。
18.根據(jù)權(quán)利要求17所述的設(shè)備，其中所述升壓上拉電路包括上拉預(yù)充電裝置，所述上拉預(yù)充電裝置包括耦合到上拉電容的上拉晶體管，所述上拉晶體管具有經(jīng)配置以接收所述第一信號的柵極。
19.根據(jù)權(quán)利要求17所述的設(shè)備，其中所述升壓下拉電路包括下拉預(yù)充電裝置，所述下拉預(yù)充電裝置包括耦合到下拉電容的下拉晶體管，所述下拉晶體管具有經(jīng)配置以接收所述第一信號的柵極。
20.—種設(shè)備,其包含: 芯片電子器件，其經(jīng)配置以提供并行通信信號； 串行化器，其經(jīng)配置以將來自所述芯片電子器件的所述并行通信信號轉(zhuǎn)換成差分串行信號；及 發(fā)射器電路，其中所述發(fā)射器電路包括: 預(yù)加重電路，其經(jīng)配置以從所述串行化器接收所述差分串行信號且提供經(jīng)緩沖差分串行信號，所述預(yù)加重電路經(jīng)配置以將電荷選擇性地注入到差分通信路徑上以輔助所述差分通信路徑上的信號轉(zhuǎn)變；及 輸出級電路，其經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將所述經(jīng)緩沖差分串 行信號驅(qū)動到所述差分通信路徑上。
21.根據(jù)權(quán)利要求20所述的設(shè)備，其中所述預(yù)加重電路包含升壓電路，且其中所述升壓電路中的每一者包括啟用輸入。
22.根據(jù)權(quán)利要求21所述的設(shè)備，其中所述升壓電路經(jīng)配置以按各自包括第一升壓電路及第二升壓電路的升壓電路組啟用。
23.根據(jù)權(quán)利要求20所述的設(shè)`備，其進一步包含耦合到所述差分通信路徑的端接電路，其中所述端接電路經(jīng)配置以提供到共模節(jié)點的差分端接。
24.根據(jù)權(quán)利要求23所述的設(shè)備，其中所述端接電路包括: 晶體管堆疊，其包含用以提供所述共模節(jié)點的第一及第二晶體管； 第一電阻，其在所述差分通信路徑中的第一者與所述共模節(jié)點之間；及 第二電阻，其在所述差分通信路徑中的第二者與所述共模節(jié)點之間。
25.—種設(shè)備,其包含: 第一集成電路芯片及與所述第一集成電路芯片堆疊的第二集成電路芯片，其中所述第一及第二集成電路芯片經(jīng)配置以經(jīng)由差分通信路徑彼此通信，所述第一及第二集成電路芯片中的每一者包含: 串行化器，其經(jīng)配置以將并行通信信號轉(zhuǎn)換成差分串行信號 '及 發(fā)射器電路，其中所述發(fā)射器電路包括: 預(yù)加重電路，其經(jīng)配置以接收差分串行信號，且緩沖所述差分串行信號以提供經(jīng)緩沖差分串行信號，所述預(yù)加重電路經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將電荷選擇性地注入到所述差分通信路徑上以輔助所述差分通信路徑上的信號轉(zhuǎn)變； 輸出級電路，其經(jīng)配置以接收所述經(jīng)緩沖差分串行信號且將所述經(jīng)緩沖差分串行信號驅(qū)動到所述差分通信路徑上；及 端接電路，所述端接電路包括用以提供共模節(jié)點的晶體管堆疊、在所述差分通信路徑中的第一者與所述共模節(jié)點之間的第一電阻及在所述差分通信路徑中的第二者與所述共模節(jié)點之間的第二電阻。
26.根據(jù)權(quán)利要求25所述的設(shè)備，其中: 所述經(jīng)緩沖差分串行信號包含第一及第二信號；且 所述預(yù)加重電路包含升壓電路，其中每一升壓電路包括: 升壓上拉電路及升壓下拉電路，其中所述升壓上拉電路及所述升壓下拉電路中的每一者經(jīng)配置以接收所述第一信號；及 耦合于所述升壓上拉電路與升壓輸出之間的第一切換晶體管，及耦合于所述升壓下拉電路與所述升壓輸出之間的第二切換晶體管，其中所述切換晶體管中的每一者具有經(jīng)配置以接收所述第二信號的相應(yīng)柵極。
27.一種傳遞差分串行信號的方法，其包含: 緩沖所述差分串行信號以提供經(jīng)緩沖差分串行信號； 使用所述經(jīng)緩沖差分串行信號以選擇性地給預(yù)充電裝置充電； 將所述經(jīng)緩沖差分串行信號從輸出級的輸出驅(qū)動到通信路徑上；及響應(yīng)于所述路徑上的電位從低電位轉(zhuǎn)變?yōu)楦唠娢欢鴮⑺鲱A(yù)充電裝置放電到所述通信路徑中的一者。
28.根據(jù)權(quán)利要求27所述的方法，放電包含下列中的一者: 使用升壓上拉電路將電荷選擇性地注入到所述通信路徑中的所述一者上。
29.根據(jù)權(quán)利要 求27所述的方法，其進一步包含使用差分端接來端接所述通信路徑。
【文檔編號】H03K19/0175GK103797715SQ201280043861
【公開日】2014年5月14日 申請日期:2012年8月3日 優(yōu)先權(quán)日:2011年8月4日
【發(fā)明者】格雷戈里·金 申請人:美光科技公司