時(shí)鐘發(fā)生電路和包括時(shí)鐘發(fā)生電路的半導(dǎo)體裝置制造方法
【專利摘要】本發(fā)明提供一種時(shí)鐘發(fā)生電路和包括時(shí)鐘發(fā)生電路的半導(dǎo)體裝置，所述時(shí)鐘發(fā)生電路包括延遲線、延遲模型化塊、相位檢測(cè)塊、多次更新信號(hào)發(fā)生塊以及延遲線。延遲線延遲輸入時(shí)鐘并產(chǎn)生延遲時(shí)鐘。延遲模型化塊將延遲時(shí)鐘延遲一模型化的延遲值并且產(chǎn)生反饋時(shí)鐘。相位檢測(cè)塊比較輸入時(shí)鐘的相位與反饋時(shí)鐘的相位并產(chǎn)生相位信息，以及量化輸入時(shí)鐘與反饋時(shí)鐘之間的相位差并產(chǎn)生相位碼。多次更新信號(hào)發(fā)生塊響應(yīng)于相位碼而產(chǎn)生多次更新信號(hào)。延遲線控制塊響應(yīng)于多次更新信號(hào)和相位信息而改變延遲線的延遲量。
【專利說明】時(shí)鐘發(fā)生電路和包括時(shí)鐘發(fā)生電路的半導(dǎo)體裝置
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求2012年6月27日向韓國知識(shí)產(chǎn)權(quán)局提交的申請(qǐng)?zhí)枮?0-2012-0069385的韓國專利申請(qǐng)的優(yōu)先權(quán)，其全部分內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明總體而言涉及一種半導(dǎo)體裝置，更具體而言涉及一種半導(dǎo)體裝置的時(shí)鐘發(fā)生電路。
【背景技術(shù)】
[0004]一般而言，包括存儲(chǔ)器的半導(dǎo)體裝置與時(shí)鐘同步地執(zhí)行操作。因此，在同步型半導(dǎo)體裝置中，輸入數(shù)據(jù)和輸出數(shù)據(jù)應(yīng)準(zhǔn)確地與外部時(shí)鐘同步。半導(dǎo)體裝置接收外部時(shí)鐘、將外部時(shí)鐘轉(zhuǎn)換成內(nèi)部時(shí)鐘，并且使用轉(zhuǎn)換的內(nèi)部時(shí)鐘。然而，在經(jīng)由時(shí)鐘緩沖器和傳輸線傳送內(nèi)部時(shí)鐘時(shí)，在內(nèi)部時(shí)鐘與外部時(shí)鐘之間產(chǎn)生相位差。因此，為了補(bǔ)償相位差，半導(dǎo)體裝置通常包括鎖相環(huán)或延遲鎖定環(huán)。
[0005]延遲鎖定環(huán)可以通過補(bǔ)償內(nèi)部時(shí)鐘與外部時(shí)鐘之間產(chǎn)生的相位差來增加有效的數(shù)據(jù)輸出周期。延遲鎖定環(huán)使內(nèi)部時(shí)鐘的相位以預(yù)定時(shí)間領(lǐng)先于外部時(shí)鐘的相位，使得輸出數(shù)據(jù)可以通過與外部時(shí)鐘同步而輸出。
[0006]圖1是示意性地示出現(xiàn)有延遲鎖定環(huán)10的配置的框圖。在圖1中，延遲鎖定環(huán)10包括延遲線11、延遲模型化塊12、相位檢測(cè)塊13、更新信號(hào)發(fā)生塊14、延遲線控制塊15和時(shí)鐘驅(qū)動(dòng)器16。延遲線11接收輸入時(shí)鐘CLKI并且產(chǎn)生延遲時(shí)鐘CLKD。延遲線11將輸入時(shí)鐘CLKI延遲由延遲線控制塊15設(shè)定的值。延遲模型化塊12將延遲時(shí)鐘CLKD延遲一模型化的延遲值并且產(chǎn)生反饋時(shí)鐘CLKF。相位檢測(cè)塊13比較輸入時(shí)鐘CLKI的相位與反饋時(shí)鐘CLKF的相位，并且產(chǎn)生檢測(cè)信號(hào)DET。更新信號(hào)發(fā)生塊14接收檢測(cè)信號(hào)DET并且產(chǎn)生更新信號(hào)VALID。延遲線控制塊15接收更新信號(hào)VALID并且可以更新延遲線11的延遲值。時(shí)鐘驅(qū)動(dòng)器16接收延遲時(shí)鐘CLKD，并且產(chǎn)生第一輸出時(shí)鐘RCLK_DLL和第二輸出時(shí)鐘FCLK_DLL。
[0007]在輸入時(shí)鐘CLKI與反饋時(shí)鐘CLKF之間的相位差大的情況下，延遲鎖定環(huán)10應(yīng)通過多次操作來更新延遲線11的延遲值，因此，用于產(chǎn)生輸出時(shí)鐘RCLK_DLL和FCLK_DLL的延遲鎖定操作時(shí)間變長(zhǎng)。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提供一種能夠連續(xù)多次執(zhí)行用于設(shè)定延遲線的延遲量的更新操作的時(shí)鐘發(fā)生電路以及包括上述時(shí)鐘發(fā)生電路的半導(dǎo)體裝置。
[0009]在一個(gè)實(shí)施例中，一種時(shí)鐘發(fā)生電路包括:延遲線，所述延遲線被配置成延遲輸入時(shí)鐘并且產(chǎn)生延遲時(shí)鐘；延遲模型化塊，所述延遲模型化塊被配置成將延遲時(shí)鐘延遲一模型化的延遲值,并且產(chǎn)生反饋時(shí)鐘；相位檢測(cè)塊,所述相位檢測(cè)塊被配置成將輸入時(shí)鐘的相位與反饋時(shí)鐘的相位進(jìn)行比較并且產(chǎn)生相位信息，以及量化輸入時(shí)鐘與反饋時(shí)鐘之間的相位差以產(chǎn)生相位碼；多次更新信號(hào)發(fā)生塊，所述多次更新信號(hào)發(fā)生塊被配置成響應(yīng)于相位碼而產(chǎn)生多次更新信號(hào)；以及延遲線控制塊，所述延遲線控制塊被配置成響應(yīng)于多次更新信號(hào)和相位信息來改變延遲線的延遲量。
[0010]在一個(gè)實(shí)施例中，一種半導(dǎo)體裝置包括:時(shí)鐘緩沖器，所述時(shí)鐘緩沖器被配置成緩沖外部時(shí)鐘并且產(chǎn)生輸入時(shí)鐘；延遲線，所述延遲線被配置成延遲輸入時(shí)鐘并且產(chǎn)生延遲時(shí)鐘；延遲模型化塊，所述延遲模型化塊被配置成將延遲時(shí)鐘延遲一模型化的延遲值，并且產(chǎn)生反饋時(shí)鐘；相位檢測(cè)塊,所述相位檢測(cè)塊被配置成比較輸入時(shí)鐘的相位與反饋時(shí)鐘的相位并產(chǎn)生相位信息，以及量化輸入時(shí)鐘與反饋時(shí)鐘之間的相位差并產(chǎn)生相位碼；多次更新信號(hào)發(fā)生塊，所述多次更新信號(hào)發(fā)生塊被配置成響應(yīng)于相位碼而產(chǎn)生多次更新信號(hào)；延遲線控制塊，所述延遲線控制塊被配置成響應(yīng)于多次更新信號(hào)和相位信息而改變延遲線的延遲量；以及時(shí)鐘驅(qū)動(dòng)器，所述時(shí)鐘驅(qū)動(dòng)器被配置成緩沖延遲時(shí)鐘，并且將輸出時(shí)鐘提供給時(shí)鐘同步的電路。
【專利附圖】

【附圖說明】
[0011]將結(jié)合【專利附圖】

【附圖說明】特征、方面和實(shí)施例，其中:
[0012]圖1是示意性地示出現(xiàn)有延遲鎖定環(huán)的配置的框圖。
[0013]圖2是示意性地示出根據(jù)一個(gè)實(shí)施例的時(shí)鐘發(fā)生電路的配置的框圖。
[0014]圖3是示出圖2的相位檢測(cè)塊的一個(gè)實(shí)施例的配置的框圖。
[0015]圖4是示出圖3的第一相位混合部分和第二相位混合部分以及第一相位比較部分和第二相位比較部分的配置的框圖。
[0016]圖5是示出圖2的多次更新信號(hào)發(fā)生塊的配置的框圖。
[0017]圖6是示出圖2的延遲線控制塊的一個(gè)實(shí)施例的配置的框圖。
[0018]圖7是示出根據(jù)一個(gè)實(shí)施例的半導(dǎo)體裝置的配置的框圖。
【具體實(shí)施方式】
[0019]在下文中，將結(jié)合附圖通過各種實(shí)施例來描述根據(jù)各種實(shí)施例的時(shí)鐘發(fā)生電路和包括時(shí)鐘發(fā)生電路的半導(dǎo)體裝置。
[0020]圖2是示意性地示出根據(jù)一個(gè)實(shí)施例的時(shí)鐘發(fā)生電路I的配置的框圖。在圖2中，時(shí)鐘發(fā)生電路I可以包括延遲線100、延遲模型化塊12、相位檢測(cè)塊200、多次更新信號(hào)發(fā)生塊300以及延遲線控制塊400。延遲線100接收輸入時(shí)鐘CLKI。延遲線100可以被配置成延遲輸入時(shí)鐘CLKI并且產(chǎn)生延遲時(shí)鐘CLKD。延遲線100將輸入時(shí)鐘CLKI延遲預(yù)定延遲量。延遲線100的延遲量可以通過延遲線控制塊400改變。
[0021]延遲線100可以包括粗略延遲線110和精細(xì)延遲線120。粗略延遲線110的延遲量響應(yīng)于粗略延遲信號(hào)CDLCXO:3>而被設(shè)定，精細(xì)延遲線120的延遲量響應(yīng)于精細(xì)延遲信號(hào)FDLCXO:3>而被設(shè)定。
[0022]延遲模型化塊12接收延遲時(shí)鐘CLKD。延遲模型化塊12可以被配置成將延遲時(shí)鐘CLKD延遲一模型化的延遲量并且產(chǎn)生反饋時(shí)鐘CLKF。所述模型化的延遲量可以選擇性地設(shè)定，舉例來說，可以通過復(fù)制從外部輸入的時(shí)鐘被內(nèi)部電路延遲的時(shí)間來獲得。[0023]相位檢測(cè)塊200可以被配置成接收輸入時(shí)鐘CLKI和反饋時(shí)鐘CLKF，并且產(chǎn)生相位信息DELAY_0UT和相位碼Ν〈0:η>。相位檢測(cè)塊200可以通過將輸入時(shí)鐘CLKI的相位與反饋時(shí)鐘CLKF的相位進(jìn)行比較來產(chǎn)生相位信息DELAY_0UT。舉例來說，相位檢測(cè)塊200可以根據(jù)輸入時(shí)鐘CLKI的相位是領(lǐng)先于還是落后于反饋時(shí)鐘CLKF的相位來產(chǎn)生具有高電平或低電平(即電壓邏輯電平)的相位信息DELAY_0UT。
[0024]此外,相位檢測(cè)塊200可以通過量化輸入時(shí)鐘CLKI與反饋時(shí)鐘CLKF之間的相位差而產(chǎn)生相位碼Ν〈0:η>。也就是說，相位檢測(cè)塊200可以將輸入時(shí)鐘CLKI與反饋時(shí)鐘CLKF之間的相位差表示成碼值。舉例來說，相位檢測(cè)塊200可以隨著輸入時(shí)鐘CLKI與反饋時(shí)鐘CLKF之間的相位差增加而增加相位碼Ν〈0:η>的值，以及隨著輸入時(shí)鐘CLKI與反饋時(shí)鐘CLKF之間的相位差減小而減小相位碼Ν〈0:η>的值。
[0025]多次更新信號(hào)發(fā)生塊300可以被配置成接收相位碼Ν〈0:η>并且產(chǎn)生多次更新信號(hào)VALID。多次更新信號(hào)發(fā)生塊300可以對(duì)應(yīng)于相位碼Ν〈0:η>而多次地產(chǎn)生多次更新信號(hào)VALID的脈沖。舉例來說，當(dāng)相位碼Ν〈0:η>的值大時(shí)，多次更新信號(hào)VALID的脈沖數(shù)目增加，而當(dāng)相位碼Ν〈0:η>的值小時(shí)，多次更新信號(hào)VALID的脈沖數(shù)目減少。由于多次更新信號(hào)發(fā)生塊300可以產(chǎn)生具有與相位碼Ν〈0:η>相對(duì)應(yīng)的多個(gè)脈沖的多次更新信號(hào)VALID，因此可以連續(xù)多次執(zhí)行用于改變延遲線100的延遲量的更新操作。
[0026]延遲線控制塊400可以被配置成接收多次更新信號(hào)VALID和相位信息DELAY_0UT，并且產(chǎn)生延遲線控制信號(hào)⑶LC〈0:3>和FDLCXO:3>。每當(dāng)多次更新信號(hào)VALID的脈沖被使能時(shí)，延遲線控制塊400根據(jù)相位信息DELAY_0UT來改變延遲線100的延遲量。延遲線控制塊400可以產(chǎn)生粗略延遲信號(hào)⑶LC〈0:3>和精細(xì)延遲信號(hào)FDLCXO:3>之一。換句話說，延遲線控制塊400可以改變粗略延遲線110和精細(xì)延遲線120之一的延遲量。雖然在本實(shí)施例中粗略延遲信號(hào)⑶LC〈0:3>和精細(xì)延遲信號(hào)FDLCXO:3>以4比特的信號(hào)作為例子，但注意的是本發(fā)明并不局限于此。比特?cái)?shù)可以根據(jù)粗略延遲線110和精細(xì)延遲線120的配置而改變。
[0027]延遲線控制塊400可以響應(yīng)于鎖定信號(hào)LOCK而產(chǎn)生粗略延遲信號(hào)⑶LC〈0:3>和精細(xì)延遲信號(hào)FDLC〈0:3>之一。根據(jù)一個(gè)實(shí)施例的時(shí)鐘發(fā)生電路I可以在完成粗略延遲操作后執(zhí)行精細(xì)延遲操作。當(dāng)執(zhí)行粗略延遲操作時(shí)，每當(dāng)多次更新信號(hào)VALID的脈沖被使能，延遲線控制塊400可以根據(jù)相位信息DELAY_0UT而產(chǎn)生粗略延遲信號(hào)⑶LC〈0:3>，因此增加或減少粗略延遲線110的延遲量。當(dāng)粗略延遲操作完成時(shí)，產(chǎn)生鎖定信號(hào)LOCK。當(dāng)產(chǎn)生鎖定信號(hào)LOCK時(shí)，每當(dāng)多次更新信號(hào)VALID被使能，延遲線控制塊400可以根據(jù)相位信息DELAY_0UT而產(chǎn)生精細(xì)延遲信號(hào)FDLCXO:3>，因此增加或減少精細(xì)延遲線120的延遲量。
[0028]在圖2中，時(shí)鐘發(fā)生電路I還可以包括時(shí)鐘驅(qū)動(dòng)器16。時(shí)鐘驅(qū)動(dòng)器16可以被配置成接收延遲時(shí)鐘CLKD并且產(chǎn)生第一同步時(shí)鐘RCLK_DLL和第二同步時(shí)鐘FCLK_DLL。第一同步時(shí)鐘RCLK_DLL和第二同步時(shí)鐘FCLK_DLL被提供給半導(dǎo)體裝置的內(nèi)部電路之中的與時(shí)鐘同步地操作的那些電路。
[0029]圖3是示意性地示出圖2的相位檢測(cè)塊的一個(gè)實(shí)施例的配置的框圖。在圖3中，相位檢測(cè)塊200可以包括第一相位檢測(cè)信號(hào)發(fā)生部210、第二相位檢測(cè)信號(hào)發(fā)生部220和信號(hào)組合部230。第一相位檢測(cè)信號(hào)發(fā)生部210可以從輸入時(shí)鐘CLKI產(chǎn)生具有不同相位的多個(gè)輸入采樣時(shí)鐘。第一相位檢測(cè)信號(hào)發(fā)生部210可以被配置成將所述多個(gè)輸入采樣時(shí)鐘的相位與反饋時(shí)鐘CLKF的相位進(jìn)行比較，并且產(chǎn)生第一相位檢測(cè)信號(hào)roi〈l:3>。
[0030]第二相位檢測(cè)信號(hào)發(fā)生部220可以從反饋時(shí)鐘CLKF產(chǎn)生具有不同相位的多個(gè)反饋采樣時(shí)鐘。第二相位檢測(cè)信號(hào)發(fā)生部220可以被配置成將所述多個(gè)反饋采樣時(shí)鐘的相位與輸入時(shí)鐘CLKI的相位進(jìn)行比較，并且產(chǎn)生第二相位檢測(cè)信號(hào)H)F〈1:3>。
[0031]信號(hào)組合部230可以被配置成接收第一相位檢測(cè)信號(hào)roi〈l:3>和第二相位檢測(cè)信號(hào)PDF〈1: 3>，并且產(chǎn)生相位信息DELAY_0UT和相位碼N〈0: n>。如上所述，相位信息DELAY_OUT具有與反饋時(shí)鐘CLKF的相位是領(lǐng)先于還是落后于輸入時(shí)鐘CLKI的相位有關(guān)的信息，并且相位碼Ν〈0:η>具有與通過量化反饋時(shí)鐘CLKF與輸入時(shí)鐘CLKI之間的相位差而獲得的值有關(guān)的信息。
[0032]在圖3中，第一相位檢測(cè)信號(hào)發(fā)生部210可以包括第一延遲部分211、第一相位混合部分212和第一相位比較部分213。第一延遲部分211可以被配置成將輸入時(shí)鐘CLKI延遲單位時(shí)間并且產(chǎn)生延遲輸入時(shí)鐘CLKID。單位時(shí)間可以選擇性地設(shè)定，并且可以比輸入時(shí)鐘CLKI的半個(gè)周期更短。并且，單位時(shí)間可以是粗略延遲線110的延遲量設(shè)定單位的單位時(shí)間。
[0033]第一相位混合部分212可以被配置成將輸入時(shí)鐘CLKI的相位與延遲輸入時(shí)鐘CLKID的相位混合，并且產(chǎn)生具有不同相位的多個(gè)輸入采樣時(shí)鐘CLKID〈3，4，5>。第一相位比較部分213可以被配置成將多個(gè)相應(yīng)的輸入采樣時(shí)鐘CLKID〈3，4，5>的相位與反饋時(shí)鐘CLKF(即CLKFD〈0>)的相位進(jìn)行比較，并且產(chǎn)生第一相位檢測(cè)信號(hào)TOKl:3>。第一相位檢測(cè)信號(hào)roi〈l:3>可以包括多個(gè)比特?？梢蕴峁⒍鄠€(gè)輸入采樣時(shí)鐘CLKID〈3，4，5>的相位與反饋時(shí)鐘CLKF的相位進(jìn)行比較的相應(yīng)結(jié)果作為第一相位檢測(cè)信號(hào)roi〈1:3>的相應(yīng)比特。
[0034]第一相位混合部分212可以在單位時(shí)間的延遲范圍內(nèi)產(chǎn)生具有不同相位的多個(gè)輸入采樣時(shí)鐘CLKID〈3，4，5>。第一相位比較部分213將相應(yīng)的輸入采樣時(shí)鐘CLKID〈3，4，5>與反饋時(shí)鐘CLKF進(jìn)行比較，并且可以量化輸入時(shí)鐘CLKI與反饋時(shí)鐘CLKF之間的相位差。
[0035]第二相位檢測(cè)信號(hào)發(fā)生部220可以包括第二延遲部分221、第二相位混合部分222和第二相位比較部分223。第二延遲部分221可以被配置成將反饋時(shí)鐘延遲單位時(shí)間，并且產(chǎn)生延遲反饋時(shí)鐘CLKFD。
[0036]第二相位混合部分222可以被配置成將反饋時(shí)鐘CLKF的相位與延遲反饋時(shí)鐘CLKFD的相位混合，并且產(chǎn)生具有不同相位的多個(gè)反饋采樣時(shí)鐘CLKFD〈3，4，5>。第二相位比較部分223可以被配置成將多個(gè)相應(yīng)的反饋采樣時(shí)鐘CLKFD〈3，4，5>的相位與輸入時(shí)鐘CLKI (即CLKID〈0>)的相位進(jìn)行比較，并且產(chǎn)生第二相位檢測(cè)信號(hào)H)F〈1:3>。第二相位檢測(cè)信號(hào)H)F〈1:3>包括多個(gè)比特?？梢蕴峁⒍鄠€(gè)反饋采樣時(shí)鐘CLKFD〈3，4，5>的相位與輸入時(shí)鐘CLKI的相位進(jìn)行比較的相應(yīng)結(jié)果作為第二相位檢測(cè)信號(hào)H)F〈1:3>的相應(yīng)比特。
[0037]第二相位混合部分222可以在單位時(shí)間的延遲范圍內(nèi)產(chǎn)生具有不同相位的多個(gè)反饋采樣時(shí)鐘CLKFD〈3，4，5>。第二相位比較部分223將相應(yīng)的反饋采樣時(shí)鐘CLKFD〈3，4，5>與輸入時(shí)鐘CLKI進(jìn)行比較，并且可以量化輸入時(shí)鐘CLKI與反饋時(shí)鐘CLKF之間的相位差。
[0038]圖4是示出圖3的第一相位混合部分和第二相位混合部分以及第一相位比較部分和第二相位比較部分的配置的框圖。
[0039]圖4是示出圖3的第一相位混合部分212和第二相位混合部分222以及第一相位比較部分213和第二相位比較部分223的配置的框圖。在圖4中，第一相位混合部分212可以包括第一相位混合器212-1、第二相位混合器212-2和第三相位混合器212-3，并且第一相位比較部分213可以包括第一相位比較器213-1、第二相位比較器213-2和第三相位比較器213-3。第一相位混合器212-1可以被配置成將輸入時(shí)鐘CLKI與延遲輸入時(shí)鐘CLKID混合，并且產(chǎn)生具有第一相位的第一輸入采樣時(shí)鐘CLKID〈3>。舉例來說，第一相位混合器212-1可以產(chǎn)生通過將輸入時(shí)鐘CLKI延遲3/7單位時(shí)間而獲得的時(shí)鐘作為具有第一相位的第一輸入采樣時(shí)鐘CLKID〈3>。
[0040]第二相位混合器212-2可以被配置成將輸入時(shí)鐘CLKI與延遲輸入時(shí)鐘CLKID混合，并且產(chǎn)生具有第二相位的第二輸入采樣時(shí)鐘CLKID〈4>。舉例來說，第二相位混合器212-2可以產(chǎn)生通過將輸入時(shí)鐘CLKI延遲4/7單位時(shí)間而獲得的時(shí)鐘作為具有第二相位的第二輸入采樣時(shí)鐘CLKID〈4>。
[0041]第三相位混合器212-3可以被配置成將輸入時(shí)鐘CLKI與延遲輸入時(shí)鐘CLKID混合，并且產(chǎn)生具有第三相位的第三輸入采樣時(shí)鐘CLKID〈5>。舉例來說，第三相位混合器212-3可以產(chǎn)生通過將輸入時(shí)鐘CLKI延遲5/7單位時(shí)間而獲得的時(shí)鐘作為具有第三相位的第三輸入采樣時(shí)鐘CLKID〈5>。雖然是以提供通過將輸入時(shí)鐘CLKI延遲3/7、4/7和5/7單位時(shí)間而獲得的時(shí)鐘作為與反饋時(shí)鐘CLKF相比較的時(shí)鐘的實(shí)施例來舉例說明，但是要注意的是實(shí)施例并不局限于此，可以通過采用多種方式來設(shè)定延遲量而產(chǎn)生輸入采樣時(shí)鐘CLKID<3, 4，5>。
[0042]第一相位比較器213-1可以被配置成將第一輸入采樣時(shí)鐘CLKID〈3>的相位與反饋時(shí)鐘CLKF的相位進(jìn)行比較，并且產(chǎn)生第一相位檢測(cè)信號(hào)roi〈1:3>的第一比特roi〈i>。第二相位比較器213-2可以被配置成將第二輸入采樣時(shí)鐘CLKID〈4>的相位與反饋時(shí)鐘CLKF的相位進(jìn)行比較，并且產(chǎn)生第一相位檢測(cè)信號(hào)roi〈1:3>的第二比特roi〈2>。第三相位比較器213-3可以被配置成將第三輸入采樣時(shí)鐘CLKID〈5>的相位與反饋時(shí)鐘CLKF的相位進(jìn)行比較，并且產(chǎn)生第一相位檢測(cè)信號(hào)PDKi: 3>的第三比特roi〈3>。
[0043]在圖4中，第二相位混合部分222可以包括第四相位混合器221_1、第五相位混合器222-2和第六相位混合器222-3，并且第二相位比較部分223可以包括第四相位比較器223-1、第五相位比較器223-2和第六相位比較器223-3。第四相位混合器222-1可以被配置成將反饋時(shí)鐘CLKF與延遲反饋時(shí)鐘CLKFD混合，并且產(chǎn)生具有第四相位的第一反饋采樣時(shí)鐘CLKFD〈3>。舉例來說，第四相位混合器222-1可以產(chǎn)生通過將反饋時(shí)鐘CLKF延遲3/7單位時(shí)間而獲得的時(shí)鐘作為具有第四相位的第一反饋采樣時(shí)鐘CLKFD〈3>。
[0044]第五相位混合器222-2可以被配置成將反饋時(shí)鐘CLKF與延遲反饋時(shí)鐘CLKFD混合，并且產(chǎn)生具有第五相位的第二反饋采樣時(shí)鐘CLKFD〈4>。舉例來說，第五相位混合器222-2可以產(chǎn)生通過將反饋時(shí)鐘CLKF延遲4/7單位時(shí)間而獲得的時(shí)鐘作為具有第五相位的第二反饋采樣時(shí)鐘CLKFD〈4>。
[0045]第六相位混合器222-3可以被配置成將反饋時(shí)鐘CLKF與延遲反饋時(shí)鐘CLKFD混合,并且產(chǎn)生具有第六相位的第三反饋采樣時(shí)鐘CLKFD〈5>。舉例來說，第六相位混合器222-3可以產(chǎn)生通過將反饋時(shí)鐘CLKF延遲5/7單位時(shí)間而獲得的時(shí)鐘作為具有第六相位的第三反饋采樣時(shí)鐘CLKFD〈5>。雖然是以提供通過將反饋時(shí)鐘CLKF延遲3/7、4/7和5/7單位時(shí)間而獲得的時(shí)鐘作為與輸入時(shí)鐘CLKI相比較的時(shí)鐘來舉例說明，但是要注意的是實(shí)施例并不局限于此，可以通過采用多種方式設(shè)定延遲量而產(chǎn)生反饋采樣時(shí)鐘CLKID〈3，4，5>。[0046]第四相位比較器223-1可以被配置成將第一反饋采樣時(shí)鐘CLKFD〈3>的相位與輸入時(shí)鐘CLKI的相位進(jìn)行比較，并且產(chǎn)生第二相位檢測(cè)信號(hào)H)F〈1:3>的第一比特H)F〈1>。第五相位比較器223-2可以被配置成將第二反饋采樣時(shí)鐘CLKFD〈4>的相位與輸入時(shí)鐘CLKI的相位進(jìn)行比較，并且產(chǎn)生第二相位檢測(cè)信號(hào)PDF〈1: 3>的第二比特PDF〈2>。第六相位比較器223-3可以被配置成將第三反饋采樣時(shí)鐘CLKFD〈5>的相位與輸入時(shí)鐘CLKI的相位進(jìn)行比較，并且產(chǎn)生第二相位檢測(cè)信號(hào)H)F〈1:3>的第三比特H)F〈3>。
[0047]圖5是示出圖2的多次更新信號(hào)發(fā)生塊300的配置的框圖。在圖5中，多次更新信號(hào)發(fā)生塊300可以包括計(jì)數(shù)部310和脈沖發(fā)生部320。計(jì)數(shù)部310接收相位碼Ν〈0:η>和多次更新信號(hào)VALID。計(jì)數(shù)部310可以被配置成將與相位碼Ν〈0:η>相對(duì)應(yīng)的值與多次更新信號(hào)VALID的脈沖發(fā)生次數(shù)進(jìn)行比較，并且產(chǎn)生使能信號(hào)EN。計(jì)數(shù)部310可以在相位碼Ν<0:η>被輸入時(shí)將使能信號(hào)EN使能，以及可以在與相位碼Ν〈0:η>相對(duì)應(yīng)的值與多次更新信號(hào)VALID的脈沖發(fā)生次數(shù)彼此相同時(shí)將使能信號(hào)EN禁止。
[0048]脈沖發(fā)生部320可以被配置成在使能信號(hào)EN被使能期間產(chǎn)生多次更新信號(hào)VALID的脈沖。舉例來說，脈沖發(fā)生部320可以與輸入時(shí)鐘CLKI同步地產(chǎn)生多次更新信號(hào)VALID的脈沖。
[0049]計(jì)數(shù)部310可以維持使能信號(hào)EN的使能狀態(tài)，使得可以通過與相位碼Ν〈0:η>的值相對(duì)應(yīng)的數(shù)目來產(chǎn)生多次更新信號(hào)VALID的脈沖。脈沖發(fā)生部320可以在使能信號(hào)EN被使能期間連續(xù)地產(chǎn)生多次更新信號(hào)VALID的脈沖。
[0050]圖6是示出圖2的延遲線控制塊400的一個(gè)實(shí)施例的框圖。在圖6中，延遲線控制塊400可以包括開關(guān)部410、粗略延遲線控制部420和精細(xì)延遲線控制部430。開關(guān)部410可以被配置成響應(yīng)于鎖定信號(hào)LOCK而將多次更新信號(hào)VALID提供給粗略延遲線控制部420和精細(xì)延遲線控制部430之一。
[0051]粗略延遲線控制部420可以被配置成響應(yīng)于多次更新信號(hào)VALID和相位信息DELAY_0UT而產(chǎn)生粗略延遲信號(hào)⑶LC〈0:3>。粗略延遲線控制部420可以在多次更新信號(hào)VALID的脈沖被使能時(shí)根據(jù)相位信息DELAY_0UT的電平來產(chǎn)生粗略延遲信號(hào)⑶LC〈0:3>。舉例來說，當(dāng)多次更新信號(hào)VALID的脈沖被使能且相位信息DELAY_0UT的電平為高電平時(shí)，粗略延遲線控制部420可以產(chǎn)生用于增加粗略延遲線110的延遲量的粗略延遲信號(hào)⑶LC〈0:3>。另外，當(dāng)多次更新信號(hào)VALID的脈沖被使能且相位信息DELAY_0UT的電平為低電平時(shí)，粗略延遲線控制部420可以產(chǎn)生用于減少粗略延遲線110的延遲量的粗略延遲信號(hào) CDLCXO:3>。
[0052]精細(xì)延遲線控制部430可以被配置成響應(yīng)于多次更新信號(hào)VALID和相位信息DELAY_0UT而產(chǎn)生精細(xì)延遲信號(hào)FDLC〈0:3>。精細(xì)延遲線控制部430可以在多次更新信號(hào)VALID的脈沖被使能時(shí)根據(jù)相位信息DELAY_0UT的電平來產(chǎn)生精細(xì)延遲信號(hào)FDLC〈0:3>。舉例來說，與粗略延遲線控制部420相似，當(dāng)多次更新信號(hào)VALID的脈沖被使能且相位信息DELAY_0UT的電平為高電平時(shí)，精細(xì)延遲線控制部430可以產(chǎn)生用于增加精細(xì)延遲線120的延遲量的精細(xì)延遲信號(hào)FDLCXO:3>。此外，當(dāng)多次更新信號(hào)VALID的脈沖被使能且相位信息DELAY_0UT的電平為低電平時(shí)，精細(xì)延遲線控制部430可以產(chǎn)生用于減少精細(xì)延遲線120的延遲量的精細(xì)延遲信號(hào)FDLCXO:3>。
[0053]根據(jù)一個(gè)實(shí)施例的時(shí)鐘發(fā)生電路I將輸入時(shí)鐘CLKI的相位與反饋時(shí)鐘CLKF的相位進(jìn)行比較，并且可以產(chǎn)生相位信息DELAY_OUT和相位碼Ν〈0:η>。時(shí)鐘發(fā)生電路I提供與輸入時(shí)鐘CLKI的相位和反饋時(shí)鐘CLKF的相位中的哪個(gè)領(lǐng)先有關(guān)的信息作為相位信息DELAY_OUT，使得延遲線控制塊400可以增加或減少延遲線100的延遲量。此外，時(shí)鐘發(fā)生電路I通過量化輸入時(shí)鐘CLKI與反饋時(shí)鐘CLKF之間的相位差而提供相位碼Ν〈0:η>，并且可以產(chǎn)生具有被多次使能的脈沖的多次更新信號(hào)VALID。也就是說，時(shí)鐘發(fā)生電路I通過將輸入時(shí)鐘CLKI的相位與反饋時(shí)鐘CLKF的相位比較一次就可以多次執(zhí)行延遲線100的延遲量的更新。因此，實(shí)施例可以允許時(shí)鐘發(fā)生電路的快速延遲鎖定操作，并且可以改善半導(dǎo)體裝置的操作速度。
[0054]圖7是示出根據(jù)一個(gè)實(shí)施例的半導(dǎo)體裝置2的配置的框圖。在圖7中，半導(dǎo)體裝置2可以包括時(shí)鐘焊盤500、時(shí)鐘緩沖電路600、時(shí)鐘發(fā)生電路I和時(shí)鐘同步電路700。外部時(shí)鐘CLKEX可以經(jīng)由時(shí)鐘焊盤500輸入至半導(dǎo)體裝置2。
[0055]時(shí)鐘緩沖電路600可以被配置成緩沖外部時(shí)鐘CLKEX并且產(chǎn)生輸入時(shí)鐘CLKI。時(shí)鐘發(fā)生電路I可以被配置成控制輸入時(shí)鐘CLKI的相位，并且產(chǎn)生第一同步時(shí)鐘RCLK_DLL和第二同步時(shí)鐘FCLK_DLL。
[0056]時(shí)鐘同步電路700與第一同步時(shí)鐘RCLK_DLL和第二同步時(shí)鐘FCLK_DLL同步地執(zhí)行操作。舉例來說，時(shí)鐘同步電路700可以包括例如數(shù)據(jù)輸出電路和輸出使能信號(hào)發(fā)生電路的電路。
[0057]雖然以上已經(jīng)描述了各種實(shí)施例，但是本領(lǐng)域技術(shù)人員將要理解的是所描述的實(shí)施例僅僅是例子。因此，不應(yīng)基于所描述的實(shí)施例來限制本文所述的時(shí)鐘發(fā)生電路和包括所述時(shí)鐘發(fā)生電路的半導(dǎo)體裝置。
【權(quán)利要求】
1.一種時(shí)鐘發(fā)生電路,包括: 延遲線，所述延遲線被配置成延遲輸入時(shí)鐘并且產(chǎn)生延遲時(shí)鐘； 延遲模型化塊，所述延遲模型化塊被配置成將所述延遲時(shí)鐘延遲了模型化的延遲值，并且產(chǎn)生反饋時(shí)鐘； 相位檢測(cè)塊，所述相位檢測(cè)塊被配置成比較所述輸入時(shí)鐘的相位與所述反饋時(shí)鐘的相位并且產(chǎn)生相位信息，以及量化所述輸入時(shí)鐘與所述反饋時(shí)鐘之間的相位差以產(chǎn)生相位碼； 多次更新信號(hào)發(fā)生塊，所述多次更新信號(hào)發(fā)生塊被配置成響應(yīng)于所述相位碼而產(chǎn)生多次更新信號(hào)；以及 延遲線控制塊，所述延遲線控制塊被配置成響應(yīng)于所述多次更新信號(hào)和所述相位信息來改變所述延遲線的延遲量。
2.如權(quán)利要求1所述的時(shí)鐘發(fā)生電路,其中,所述相位檢測(cè)塊包括: 第一相位檢測(cè)信號(hào)發(fā)生部，所述第一相位檢測(cè)信號(hào)發(fā)生部被配置成從所述輸入時(shí)鐘產(chǎn)生具有不同相位的多個(gè)輸入采樣時(shí)鐘，并且比較所述多個(gè)輸入采樣時(shí)鐘的相位與所述反饋時(shí)鐘的相位并產(chǎn)生第一相位檢測(cè)信號(hào)； 第二相位檢測(cè)信號(hào)發(fā)生部，所述第二相位檢測(cè)信號(hào)發(fā)生部被配置成從所述反饋時(shí)鐘產(chǎn)生具有不同相位的多個(gè)反饋采樣時(shí)鐘，并且比較所述多個(gè)反饋采樣時(shí)鐘的相位與所述輸入時(shí)鐘的相位并產(chǎn)生第二相位檢測(cè)信號(hào)；以及` 信號(hào)組合部，所述信號(hào)組合部被配置成組合所述第一相位檢測(cè)信號(hào)與所述第二相位檢測(cè)信號(hào)，并且產(chǎn)生所述相位信息和所述相位碼。
3.如權(quán)利要求2所述的時(shí)鐘發(fā)生電路，其中，所述第一相位檢測(cè)信號(hào)發(fā)生部包括: 第一延遲部分，所述第一延遲部分被配置成將所述輸入時(shí)鐘延遲單位時(shí)間，并且產(chǎn)生延遲輸入時(shí)鐘； 第一相位混合部分，所述第一相位混合部分被配置成混合所述輸入時(shí)鐘的相位與所述延遲輸入時(shí)鐘的相位，并且產(chǎn)生所述多個(gè)輸入采樣時(shí)鐘；以及 第一相位比較部分，所述第一相位比較部分被配置成比較所述多個(gè)輸入采樣時(shí)鐘的相位與所述反饋時(shí)鐘的相位，并且產(chǎn)生所述第一相位檢測(cè)信號(hào)。
4.如權(quán)利要求3所述的時(shí)鐘發(fā)生電路，其中，所述第一相位混合部分包括: 第一相位混合器，所述第一相位混合器被配置成混合所述輸入時(shí)鐘的相位和所述延遲輸入時(shí)鐘的相位，并且在所述單位時(shí)間內(nèi)產(chǎn)生具有第一相位的第一輸入米樣時(shí)鐘；以及第二相位混合器，所述第二相位混合器被配置成混合所述輸入時(shí)鐘的相位和所述延遲輸入時(shí)鐘的相位，并且在所述單位時(shí)間內(nèi)產(chǎn)生具有第二相位的第二輸入采樣時(shí)鐘。
5.如權(quán)利要求4所述的時(shí)鐘發(fā)生電路，其中，所述第一相位比較部分包括: 第一相位比較器，所述第一相位比較器被配置成比較所述第一輸入采樣時(shí)鐘和所述反饋時(shí)鐘，并且產(chǎn)生所述第一相位檢測(cè)信號(hào)的第一比特；以及 第二相位比較器，所述第二相位比較器被配置成比較所述第二輸入采樣時(shí)鐘和所述反饋時(shí)鐘，并且產(chǎn)生所述第一相位檢測(cè)信號(hào)的第二比特。
6.如權(quán)利要求2所述的時(shí)鐘發(fā)生電路，其中，所述第二相位檢測(cè)信號(hào)發(fā)生部包括: 第二延遲部分，所述第二延遲部分被配置成將所述反饋時(shí)鐘延遲單位時(shí)間，并且產(chǎn)生延遲反饋時(shí)鐘； 第二相位混合部分，所述第二相位混合部分被配置成混合所述反饋時(shí)鐘的相位與所述延遲反饋時(shí)鐘的相位，并且產(chǎn)生所述多個(gè)反饋采樣時(shí)鐘；以及 第二相位比較部分，所述第二相位比較部分被配置成比較所述多個(gè)反饋采樣時(shí)鐘的相位與所述輸入時(shí)鐘的相位，并且產(chǎn)生所述第二相位檢測(cè)信號(hào)。
7.如權(quán)利要求6所述的時(shí)鐘發(fā)生電路，其中，所述第二相位混合部分包括: 第三相位混合器，所述第三相位混合器被配置成混合所述反饋時(shí)鐘的相位與所述延遲反饋時(shí)鐘的相位，并且在所述單位時(shí)間內(nèi)產(chǎn)生具有第三相位的第一反饋采樣時(shí)鐘；以及第四相位混合器，所述第四相位混合器被配置成混合所述反饋時(shí)鐘的相位與所述延遲反饋時(shí)鐘的相位，并且在所述單位時(shí)間內(nèi)產(chǎn)生具有第四相位的第二反饋采樣時(shí)鐘。
8.如權(quán)利要求6所述的時(shí)鐘發(fā)生電路，其中，所述第二相位比較部分包括: 第三相位比較器，所述第三相位比較器被配置成比較所述第一反饋采樣時(shí)鐘與所述輸入時(shí)鐘，并且產(chǎn)生所述第二相位檢測(cè)信號(hào)的第一比特；以及 第四相位比較器，所述第四相位比較器被配置成比較所述第二反饋采樣時(shí)鐘與所述輸入時(shí)鐘，并且產(chǎn)生所述第二相位檢測(cè)信號(hào)的第二比特。
9.如權(quán)利要求1所述的時(shí)鐘發(fā)生電路，其中，所述多次更新信號(hào)發(fā)生塊通過與所述相位碼的值相對(duì)應(yīng)的次數(shù)來產(chǎn)生所述多次更新信號(hào)的脈沖。
10.如權(quán)利要求1所述的時(shí)鐘發(fā)生電路，` 其中，所述延遲線包括粗略延遲線和精細(xì)延遲線，以及 其中，每當(dāng)所述多次更新信號(hào)被使能時(shí)，所述延遲線控制塊根據(jù)所述相位信息來改變所述粗略延遲線和所述精細(xì)延遲線之一的延遲量。
11.一種半導(dǎo)體裝置，包括: 時(shí)鐘緩沖器，所述時(shí)鐘緩沖器被配置成緩沖外部時(shí)鐘并且產(chǎn)生輸入時(shí)鐘； 延遲線，所述延遲線被配置成延遲所述輸入時(shí)鐘并且產(chǎn)生延遲時(shí)鐘； 延遲模型化塊，所述延遲模型化塊被配置成將所述延遲時(shí)鐘延遲了模型化的延遲值，并且產(chǎn)生反饋時(shí)鐘； 相位檢測(cè)塊，所述相位檢測(cè)塊被配置成比較所述輸入時(shí)鐘的相位與所述反饋時(shí)鐘的相位并產(chǎn)生相位信息，以及量化所述輸入時(shí)鐘與所述反饋時(shí)鐘之間的相位差并產(chǎn)生相位碼；多次更新信號(hào)發(fā)生塊，所述多次更新信號(hào)發(fā)生塊被配置成響應(yīng)于所述相位碼而產(chǎn)生多次更新信號(hào)； 延遲線控制塊，所述延遲線控制塊被配置成響應(yīng)于所述多次更新信號(hào)和所述相位信息而改變所述延遲線的延遲量；以及 時(shí)鐘驅(qū)動(dòng)器，所述時(shí)鐘驅(qū)動(dòng)器被配置成緩沖所述延遲時(shí)鐘，并且將輸出時(shí)鐘提供給時(shí)鐘同步的電路。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述相位檢測(cè)塊包括: 第一相位檢測(cè)信號(hào)發(fā)生部，所述第一相位檢測(cè)信號(hào)發(fā)生部被配置成從所述輸入時(shí)鐘產(chǎn)生具有不同相位的多個(gè)輸入采樣時(shí)鐘，并且比較所述多個(gè)輸入采樣時(shí)鐘的相位與所述反饋時(shí)鐘的相位并產(chǎn)生第一相位檢測(cè)信號(hào)； 第二相位檢測(cè)信號(hào)發(fā)生部，所述第二相位檢測(cè)信號(hào)發(fā)生部被配置成從所述反饋時(shí)鐘產(chǎn)生具有不同相位的多個(gè)反饋采樣時(shí)鐘，并且比較所述多個(gè)反饋采樣時(shí)鐘的相位與所述輸入時(shí)鐘的相位并產(chǎn)生第二相位檢測(cè)信號(hào)；以及 信號(hào)組合部，所述信號(hào)組合部被配置成組合所述第一相位檢測(cè)信號(hào)和所述第二相位檢測(cè)信號(hào)，并且產(chǎn)生所述相位信息和所述相位碼。
13.如權(quán)利要求12所述的半導(dǎo)體裝置，其中，所述第一相位檢測(cè)信號(hào)發(fā)生部包括: 第一延遲部分，所述第一延遲部分被配置成將所述輸入時(shí)鐘延遲單位時(shí)間，并且產(chǎn)生延遲輸入時(shí)鐘； 第一相位混合部分，所述第一相位混合部分被配置成混合所述輸入時(shí)鐘的相位與所述延遲輸入時(shí)鐘的相位,并且產(chǎn)生所述多個(gè)輸入采樣時(shí)鐘；以及 第一相位比較部分，所述第一相位比較部分被配置成比較所述多個(gè)輸入采樣時(shí)鐘的相位與所述反饋時(shí)鐘的相位，并且產(chǎn)生所述第一相位檢測(cè)信號(hào)。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述第一相位混合部分包括: 第一相位混合器，所述第一相位混合器被配置成混合所述輸入時(shí)鐘的相位和所述延遲輸入時(shí)鐘的相位，并且在所述單位時(shí)間內(nèi)產(chǎn)生具有第一相位的第一輸入米樣時(shí)鐘；以及第二相位混合器，所述第二相位混合器被配置成混合所述輸入時(shí)鐘的相位和所述延遲輸入時(shí)鐘的相位，并且在所述單位時(shí)間內(nèi)產(chǎn)生具有第二相位的第二輸入采樣時(shí)鐘。
15.如權(quán)利要求14所述的半導(dǎo)體裝置，其中，所述第一相位比較部分包括: 第一相位比較器，所述第一相位比較器被配置成比較所述第一輸入采樣時(shí)鐘和所述反饋時(shí)鐘，并且產(chǎn)生所述第一相位檢測(cè)信號(hào)的第一比特；以及 第二相位比較器，所述第二相位`比較器被配置成比較所述第二輸入采樣時(shí)鐘和所述反饋時(shí)鐘，并且產(chǎn)生所述第一相位檢測(cè)信號(hào)的第二比特。
16.如權(quán)利要求12所述的半導(dǎo)體裝置，其中，所述第二相位檢測(cè)信號(hào)發(fā)生部包括: 第二延遲部分，所述第二延遲部分被配置成將所述反饋時(shí)鐘延遲單位時(shí)間，并且產(chǎn)生延遲反饋時(shí)鐘； 第二相位混合部分，所述第二相位混合部分被配置成混合所述反饋時(shí)鐘的相位與所述延遲反饋時(shí)鐘的相位，并且產(chǎn)生所述多個(gè)反饋采樣時(shí)鐘；以及 第二相位比較部分，所述第二相位比較部分被配置成比較所述多個(gè)反饋采樣時(shí)鐘的相位與所述輸入時(shí)鐘的相位，并且產(chǎn)生所述第二相位檢測(cè)信號(hào)。
17.如權(quán)利要求16所述的半導(dǎo)體裝置，其中，所述第二相位混合部分包括: 第三相位混合器，所述第三相位混合器被配置成混合所述反饋時(shí)鐘的相位與所述延遲反饋時(shí)鐘的相位，并且在所述單位時(shí)間內(nèi)產(chǎn)生具有第三相位的第一反饋采樣時(shí)鐘；以及第四相位混合器，所述第四相位混合器被配置成混合所述反饋時(shí)鐘的相位與所述延遲反饋時(shí)鐘的相位，并且在所述單位時(shí)間內(nèi)產(chǎn)生具有第四相位的第二反饋采樣時(shí)鐘。
18.如權(quán)利要求17所述的半導(dǎo)體裝置，其中，所述第二相位比較部分包括: 第三相位比較器，所述第三相位比較器被配置成比較所述第一反饋采樣時(shí)鐘與所述輸入時(shí)鐘，并且產(chǎn)生所述第二相位檢測(cè)信號(hào)的第一比特；以及 第四相位比較器，所述第四相位比較器被配置成比較所述第二反饋采樣時(shí)鐘與所述輸入時(shí)鐘，并且產(chǎn)生所述第二相位檢測(cè)信號(hào)的第二比特。
19.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述多次更新信號(hào)發(fā)生塊通過與所述相位碼的值相對(duì)應(yīng)的次數(shù)來產(chǎn)生所述多次更新信號(hào)的脈沖。
20.如權(quán)利要求11所述的半導(dǎo)體裝置， 其中，所述延遲線包括粗略延遲線和精細(xì)延遲線，以及 其中，每當(dāng)所述多次更新信號(hào)被使能時(shí)，所述延遲線控制塊根據(jù)所述相位信息來改變所述粗略延遲線和所述精細(xì)延遲線之一`的延遲量。
【文檔編號(hào)】H03L7/18GK103516359SQ201310057907
【公開日】2014年1月15日 申請(qǐng)日期:2013年2月25日 優(yōu)先權(quán)日:2012年6月27日
【發(fā)明者】張?jiān)跁F, 金龍珠, 權(quán)大韓, 崔海郎 申請(qǐng)人:愛思開海力士有限公司