專利名稱:防死鎖電路的制作方法
防死鎖電路技術(shù)領(lǐng)域
本發(fā)明關(guān)于一種防死鎖電路,特別是涉及一種上電時能保證LDO正確輸出的防死鎖電路。
背景技術(shù):
隨著現(xiàn)代科技的發(fā)展,越來越多的市場需要應(yīng)用低功耗的低壓差線性穩(wěn)壓器(LowDropout Regulator,LD0)。很多時候,低壓差線性穩(wěn)壓器需要兩個工作模式:正常模式和睡眠模式。在正常模式下,LDO可以驅(qū)動大的負載電流,LDO功耗很大;在睡眠模式下,LDO處于待機狀態(tài),只能驅(qū)動較小的負載電流,功耗很低。
圖1為現(xiàn)有技術(shù)中具有LDO和數(shù)字邏輯的片上系統(tǒng)(SOC)的系統(tǒng)電路圖。如圖1所示,在SOC (片上系統(tǒng))中,LD010連接系統(tǒng)電源VDDA,輸出VDDD連接至數(shù)字邏輯電路11,數(shù)字邏輯電路11輸出一個睡眠控制信號Sle印(VDDD)來決定LDO是工作在正常模式還是睡眠模式,具體來說,數(shù)字邏輯電路11輸出睡眠控制信號Sle印(VDDD)至電平位移器101,電平位移器101在睡眠控制信號Sle印(VDDD)控制下輸出工作模式控制信號SL(VDDA),工作模式控制信號SL (VDDA)為O時控制LDO啟動正常工作模式,工作模式控制信號SL (VDDA)經(jīng)反相器INVl輸出反相工作模式控制信號SLB(VDDA),反相工作模式控制信號SLB(VDDA)為O時控制LDO啟動睡眠模式,正常工作模式與睡眠模式均需帶隙基準102提供基準。
在圖1電路中,在系統(tǒng)電源VDDA上電時,睡眠控制信號Sle印(VDDD)因VDDD =O (LD0尚未建立穩(wěn)定輸出),從而數(shù)字邏輯電路11輸出為低電平(“O”),睡眠控制信號Sleep (VDDD)經(jīng)電平位移器 101,使得 SL (VDDA) = 0,反相后,SLB (VDDA) = VDDA, LD010 的正常工作模式啟動而睡眠模式關(guān)閉,從而維持后續(xù)電路正常工作。
但是,上電時,VDDD的負載電流很大,VDDD還不夠高,如果VDDD幅度比晶體管的閾值低,則電平位移器不工作,電平位移器處于模糊狀態(tài),此時很可能出現(xiàn)SL(VDDA) = VDDA,反相后,SLB (VDDA) = 0,此時,LD010的正常工作模式關(guān)閉,睡眠模式啟動,而睡眠模式帶負載能力很差,從而VDDD被限制在一個較低電壓,即LDO輸出死鎖。發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的問題,本發(fā)明的主要目的在于提供一種防死鎖電路,其通過在LDO中增加防死鎖電路,使 得LDO在上電時能保證LDO正確輸出,防止LDO輸出死鎖現(xiàn)象的出現(xiàn)。
為達上述及其它目的, 本發(fā)明提出一種防死鎖電路,用于片上系統(tǒng)上電時保證LDO正確輸出,至少包括:
電平位移器,連接于該片上系統(tǒng)的數(shù)字邏輯電路,以獲得該數(shù)字邏輯電路輸出的睡眠控制信號,該睡眠控制信號經(jīng)該電平位移器電平位移后,輸出至組合邏輯模塊的第一輸入端;
低電壓檢測電路,連接于該片上系統(tǒng)之LDO的輸出端,以于檢測到LDO的輸出電壓較低時,輸出低電平至組合邏輯模塊的第二輸入端;以及
組合邏輯模塊,具有該第一輸入端及該第二輸入端,對該第一輸入端及該第二輸入端接收到的信號進行組合邏輯后,總是輸出控制該LDO處于正常工作模式的工作模式控制信號。
進一步地,該低電壓檢測電路包括帶隙基準、NMOS管、一電阻以及第一反相器,該NMOS管柵極接該LDO的輸出電壓,源極通過該電阻接地,漏極與該帶隙基準連接,并接至該第一反相器的輸入端,該第一反相器輸出端接于該組合邏輯模塊的第二輸入端。
進一步地,該組合邏輯模塊包括一與非門與第二反相器,該與非門的第一輸入端接該電平位移器的輸出端,第二輸入端接該第一反相器的輸出端,輸出端輸出反相工作模式控制信號,并接于該第二反相器的輸入端,該第二反相器的輸出端輸出工作模式控制信號。
進一步地,系統(tǒng)上電時,該組合邏輯模塊總是輸出低電平的工作模式控制信號,控制該LDO處于正常工作模式。
進一步地,系統(tǒng)上電時,該組合邏輯模塊總是輸出高電平的反相工作模式控制信號,以使該LDO不會處于睡眠模式。
與現(xiàn)有技術(shù)相比,本發(fā)明一種防死鎖電路通過低電壓檢測電路以于檢測到LDO的輸出電壓為低時,輸出低電平信號至組合邏輯模塊,使得組合邏輯模塊在上電時,輸出控制LDO處于正常工作模式的工作模式控制信號,以控制LDO處于正常工作模式,同時,本發(fā)明于LDO的輸出電壓為高時,低電平的睡眠控制信號的通過電平位移器輸出至組合邏輯模塊,使得組合邏輯模塊輸出控制LDO處于正常工作模式的工作模式控制信號,控制LDO處于正常工作模式,本發(fā)明使得LDO在上電時,不論LDO的輸出電壓如何,均能保證LDO的正確輸出,防止死鎖現(xiàn)象的發(fā)生。
圖1為現(xiàn)有技術(shù)中具有LDO和數(shù)字邏輯的片上系統(tǒng)(SOC)的系統(tǒng)電路圖2為本發(fā)明一種防死鎖電路的電路結(jié)構(gòu)圖3為本發(fā)明中從很快上電(Ius)到很慢上電(IOOms)的仿真結(jié)果圖。
具體實施方式
以下通過特定的具體實例并結(jié)合
本發(fā)明的實施方式,本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點與功效。本發(fā)明亦可通過其它不同的具體實例加以施行或應(yīng)用,本說明書中的各項細節(jié)亦可基于不同觀點與應(yīng)用,在不背離本發(fā)明的精神下進行各種修飾與變更。
圖2為本發(fā)明一種防死鎖電路的電路結(jié)構(gòu)圖。如圖2所示,本發(fā)明一種防死鎖電路,用于上電時保證LDO正確輸出,至少包括:電平位移器201、低電壓檢測電路202以及組合邏輯模塊203。
電平位移器201連接于片上系統(tǒng)(SOC)的數(shù)字邏輯電路,以獲得數(shù)字邏輯電路輸出的睡眠控制信號Sle印(VDDD),睡眠控制信號Sle印(VDDD)經(jīng)電平位移器位移后,輸出至組合邏輯模塊203的第一輸入端;低電壓檢測電路202連接于片上系統(tǒng)(SOC)之LDO的輸出端,以于檢測到LDO的輸出電壓VDDD較低時,輸出低電平至組合邏輯模塊203的第二輸入端;組合邏輯模塊203,連接于電平位移器201及低電壓檢測電路202,以在組合邏輯模塊203作用下,輸出控制LDO處于正常工作模式的工作模式控制信號SL (VDDA),以控制LDO處于正常工作模式。
具體來說,低電壓檢測電路202包括帶隙基準301、NMOS管N1、電阻Rl以及反相器IV1,NMOS管NI柵極接LDO的輸出電壓,源極通過電阻Rl接地,漏極與帶隙基準301連接,并接至反相器IVl的輸入端,反相器IVl輸出端接組合邏輯模塊203的第二輸入端。在本發(fā)明較佳實施例中,組合邏輯模塊包括一與非門NANDl及反相器IV2,與非門NANDl的第一輸入端接電平位移器201的輸出端,第二輸入端接低電壓檢測電路202的反相器IVl的輸出端,與非門NANDl的輸出端輸出反相工作模式控制信號SLB(VDDA),并接于反相器IV2的輸入端,反相器IV2的輸出端輸出工作模式控制信號SL(VDDA)。
在本發(fā)明中,當VDDD較低時,例如小于Vth+i*R(Vth為NI閾值電壓,i為從帶隙基準來的偏置電流,R為漏極電阻),則NMOS管NI截止,NI之漏極電壓為高,經(jīng)反相器IVl反相后,節(jié)點A電壓VA = 0,經(jīng)與非門NANDl后輸出SLB (VDDA) = VDDA (高),經(jīng)反相器IV2反相后得到SL(VDDA) = 0,從而控制LDO處于正常工作模式。
當VDDD足夠高時,電平位移器201可正常工作,則上電時,因Sle印(VDDD) =0,從而電平位移器201輸出節(jié)點B電壓VB = O,此時,不管節(jié)點A的電壓VA為何,與非門NANDl輸出為SLB(VDDA) = VDDA,經(jīng)反相器IV2反相后得到SL(VDDA) = 0,從而控制LDO處于正常工作模式。
這樣,不論VDDD電壓如何,上電時LDO永遠不會處于睡眠模式,則LDO在上電時能正常工作,從而消除了上電時可能的死鎖問題。
圖3為本發(fā)明中從很快上電(Ius)到很慢上電(IOOms)的仿真結(jié)果圖。從圖3可以看出,本發(fā)明從很快上電(Ius)(左圖示)到很慢上電(IOOms)(右圖示),均未出現(xiàn)死鎖問題,即輸出穩(wěn)定。
可見,本發(fā)明一種防死鎖電路通過低電壓檢測電路以于檢測到LDO的輸出電壓為低時,輸出低電平信號至組合邏輯模塊,使得組合邏輯模塊在上電時,輸出控制LDO處于正常工作模式的工作模式控制信號,以控制LDO處于正常工作模式,同時,本發(fā)明于LDO的輸出電壓為高時,低電平的睡眠控制信號的通過電平位移器輸出至組合邏輯模塊,使得組合邏輯模塊輸出控制LDO處于正常工作模式的工作模式控制信號,控制LDO處于正常工作模式,本發(fā)明使得LDO在上電時,不論LDO的輸出電壓如何,均能保證LDO的正確輸出,防止死鎖現(xiàn)象的發(fā)生。本發(fā)明特別適合于低功耗低壓差應(yīng)用場合。
上述實施例僅例示性說明本發(fā)明的原理及其功效,而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下,對上述實施例進行修飾與改變。因此,本發(fā)明的權(quán)利保護范圍,應(yīng)如權(quán)利要求書所列。
權(quán)利要求
1.一種防死鎖電路,用于片上系統(tǒng)上電時保證LDO正確輸出,至少包括: 電平位移器,連接于該片上系統(tǒng)的數(shù)字邏輯電路,以獲得該數(shù)字邏輯電路輸出的睡眠控制信號,該睡眠控制信號經(jīng)該電平位移器電平位移后,輸出至組合邏輯模塊的第一輸入端; 低電壓檢測電路,連接于該片上系統(tǒng)之LDO的輸出端,以于檢測到LDO的輸出電壓較低時,輸出低電平至組合邏輯模塊的第二輸入端;以及 組合邏輯模塊,具有該第一輸入端及該第二輸入端,對該第一輸入端及該第二輸入端接收到的信號進行組合邏輯后,總是輸出控制該LDO處于正常工作模式的工作模式控制信號。
2.如權(quán)利要求1所述的一種防死鎖電路,其特征在于:該低電壓檢測電路包括帶隙基準、NMOS管、一電阻以及第一反相器,該NMOS管柵極接該LDO的輸出電壓,源極通過該電阻接地,漏極與該帶隙基準連接,并接至該第一反相器的輸入端,該第一反相器輸出端接于該組合邏輯模塊的第二輸入端。
3.如權(quán)利要求2所述的一種防死鎖電路,其特征在于:該組合邏輯模塊包括一與非門與第二反相器,該與非門的第一輸入端接該電平位移器的輸出端,第二輸入端接該第一反相器的輸出端,輸出端輸出反相工作模式控制信號,并接于該第二反相器的輸入端,該第二反相器的輸出端輸出工作模式控制信號。
4.如權(quán)利要求3所述的一種防死鎖電路,其特征在于:系統(tǒng)上電時,該組合邏輯模塊總是輸出低電平的工作模式控制信號,控制該LDO處于正常工作模式。
5.如權(quán)利要求4所述的一種防死鎖電路,其特征在于:系統(tǒng)上電時,該組合邏輯模塊總是輸出高電平的反相工作模式控制信號,以使該LDO不會處于睡眠模式。
全文摘要
本發(fā)明公開了一種防死鎖電路,用于片上系統(tǒng)上電時保證LDO正確輸出,包括電平位移器,連接于數(shù)字邏輯電路,以獲得該數(shù)字邏輯電路輸出的睡眠控制信號,輸出端接至組合邏輯模塊的第一輸入端;低電壓檢測電路,連接于LDO的輸出端,以于檢測到LDO的輸出電壓較低時,輸出低電平至組合邏輯模塊的第二輸入端;以及組合邏輯模塊,具有該第一輸入端及該第二輸入端,對該第一輸入端及該第二輸入端接收到的信號進行組合邏輯后,總是輸出控制該LDO處于正常工作模式的工作模式控制信號,本發(fā)明通過在LDO中增加防死鎖電路,使得LDO在上電時能保證LDO正確輸出,防止LDO輸出死鎖現(xiàn)象的出現(xiàn)。
文檔編號H03K19/0175GK103178827SQ20131006094
公開日2013年6月26日 申請日期2013年2月26日 優(yōu)先權(quán)日2013年2月26日
發(fā)明者徐光磊 申請人:上海宏力半導(dǎo)體制造有限公司