專利名稱：應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器中的數(shù)模轉(zhuǎn)換(DAC)陣列，尤其涉及一種應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)。
背景技術(shù)：
隨著整個(gè)集成電路和信息產(chǎn)業(yè)的高速發(fā)展，模數(shù)轉(zhuǎn)換器的應(yīng)用更加廣泛，并朝著高速、高精度及低功耗方向發(fā)展。逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)在眾多模數(shù)轉(zhuǎn)換器中，具有中等轉(zhuǎn)換精度(8 16位)、中等轉(zhuǎn)換速度(5MS/s以下)、低功耗和低成本的綜合優(yōu)勢(shì)，尤其因制造工藝與現(xiàn)代數(shù)字·互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝的兼容性好，易于在較低的工藝成本下實(shí)現(xiàn)，可廣泛應(yīng)用于現(xiàn)代超大規(guī)模集成電路與片上系統(tǒng)(System on Chip,SoC)，所以在工業(yè)應(yīng)用等領(lǐng)域中仍舊發(fā)揮著重要作用。而作為逐次逼近型模數(shù)轉(zhuǎn)換器中最重要的組成部分之一，數(shù)模轉(zhuǎn)換器(DAC)起著將參考電壓(Vref)進(jìn)行二分的關(guān)鍵性作用，即通過(guò)開(kāi)關(guān)的控制，使得DAC輸出電壓為Vref/2、Vref/4、Vref/8……然后再與輸入電壓(Vin)做比較，大于Vin，則對(duì)應(yīng)位的碼值為0，反之為1.如此反復(fù)進(jìn)行N次比較，即可得到N位的轉(zhuǎn)換精度。但是目前傳統(tǒng)的DAC所用的大部分為二進(jìn)制加權(quán)的電容陣列，即相鄰高位電容是低位電容容值的兩倍，如果單位電容為Ctl，那么對(duì)于一個(gè)14位的SAR ADC而言，就需要214個(gè)單位電容，規(guī)模如此龐大的電容陣列不僅需要更大的芯片面積，而且會(huì)引入更大的寄生和工藝失配，限制了 SAR ADC精度的提高。精度為10位左右的SAR ADC目前所用的電容陣列大多采用兩段式結(jié)構(gòu)，在陣列中，如果耦合電容兩邊的單位電容數(shù)量相等，對(duì)于一個(gè)N位的模數(shù)轉(zhuǎn)換器(ADC)，所需電容為2-+1^ ;不分段所需的電容為，可見(jiàn)，分段后電容減少為原來(lái)的1/2^-1倍，這種對(duì)面積的節(jié)約是可觀的。而如果ADC精度達(dá)到14位以上，甚至16位時(shí)，即使是兩段式，在電容面積的節(jié)省方面，也捉襟見(jiàn)肘。

發(fā)明內(nèi)容
針對(duì)上述現(xiàn)有技術(shù)，本發(fā)明提供一種應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)。本發(fā)明在現(xiàn)有技術(shù)兩段式電容陣列結(jié)構(gòu)的基礎(chǔ)之上，提出了三段式電容陣列的新型結(jié)構(gòu)，并從理論和仿真中驗(yàn)證了其功能的正確性。將三段式電容陣列結(jié)構(gòu)應(yīng)用在逐次逼近型的模數(shù)轉(zhuǎn)換器中，大幅度減小電容陣列的面積，降低功耗，減小寄生和失配造成的誤差，提高模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換精度。為了解決上述技術(shù)問(wèn)題，本發(fā)明一種應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)予以實(shí)現(xiàn)的技術(shù)方案是:該三段式電容陣列結(jié)構(gòu)包括多個(gè)電容、第一耦合電容和第二稱合電容；第一稱合電容和第二稱合電容與多個(gè)電容的一端連接，第一稱合電容和第二耦合電容將多個(gè)電容劃分為相連的低段部、中段部和高段部，其中，所述低段部和中段部均分別包括4個(gè)電容，4個(gè)電容的大小依次為2 3)C(C為單位電容)，所述高段部包括5 9個(gè)電容，該5 9個(gè)電容的大小依次為2°C、2 (0^7)C,從而構(gòu)成一 12 16位的模數(shù)轉(zhuǎn)換器ADC ;位于低段部和中段部之間的第一耦合電容的大小為1C，位于中段部和高段部之間的第二耦合電容的大小為17/16C ;低段部和中段部中每個(gè)電容的另一端均分別設(shè)有用于控制接入?yún)⒖茧妷篤ref和接地GND的第一開(kāi)關(guān)；高段部中每個(gè)電容的另一端均分別設(shè)有用于控制接入?yún)⒖茧妷篤ref、接地GND和輸入電壓Vin的第二開(kāi)關(guān)；高段部的電容中，位于與中段部相鄰一端的第二開(kāi)關(guān)上的電容為補(bǔ)償電容，第二耦合電容與高段部相連的連線為輸出端，所述輸出端設(shè)有一控制接入共模電平Vcm的第三開(kāi)關(guān)Tl。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是:逐次逼近型模數(shù)轉(zhuǎn)換器精度的提高，主要是受到主DAC電容面積過(guò)大導(dǎo)致大的寄生和失配的限制，減小電容陣列的面積，并且在現(xiàn)有工藝上便于實(shí)現(xiàn)，是提高轉(zhuǎn)換精度的一種途徑。對(duì)于一個(gè)14位的逐次逼近型模數(shù)轉(zhuǎn)換器，如果不采用分段電容陣列結(jié)構(gòu)，需要214=65536個(gè)單位電容；如果采用二段式，需要至少258個(gè)單位電容，本發(fā)明作為逐次逼近模數(shù)轉(zhuǎn)換器(SAR ADC)中的數(shù)模轉(zhuǎn)換(DAC)陣列，采用三段式結(jié)構(gòu)，在完全實(shí)現(xiàn)“逐次逼近”功能的同時(shí)，大幅度減小了電容陣列的面積，從而減小了芯片的面積，降低功耗，避免大的寄生和失配，提高轉(zhuǎn)換精度。本發(fā)明采用三段式電容陣列結(jié)構(gòu)，只需要76個(gè)單位電容，在大幅度減小電容陣列面積的同時(shí)，也避免了引入過(guò)大的寄生和失配，提高轉(zhuǎn)換器的精度。


圖1是本發(fā)明三段式主數(shù)模轉(zhuǎn)換DAC結(jié)構(gòu)圖；圖2是轉(zhuǎn)換高段部最高位時(shí)的工作等效圖，其中:(a)為采樣時(shí)的主DAC等效圖；(b)為轉(zhuǎn)換時(shí)的主DAC等效圖；圖3是轉(zhuǎn)換中段部最高位時(shí)的工作等效圖，其中:(a)為采樣時(shí)的主DAC等效圖，(b)為轉(zhuǎn)換時(shí)的主DAC等效圖；圖4是本發(fā)明實(shí)施例中三段式DAC適用的ADC結(jié)構(gòu)。
具體實(shí)施例方式下面結(jié)合具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)地描述。逐次逼近模數(shù)轉(zhuǎn)換器是按照二分搜索的原理，將輸入的模擬信號(hào)與一個(gè)已知的參考電壓進(jìn)行多次比較，在時(shí)序邏輯單元的控制下，使轉(zhuǎn)換后的數(shù)字量在數(shù)值上逐次逼近輸入模擬量的對(duì)應(yīng)值。其大致過(guò)程如下:開(kāi)始轉(zhuǎn)換后，先轉(zhuǎn)換最高位，時(shí)序邏輯電路先把DAC最高位的電容下極板接參考電壓Vref其余接地GND，這樣會(huì)在數(shù)模轉(zhuǎn)換器DAC的輸出端產(chǎn)生l/2Vref，再將輸入被轉(zhuǎn)換的模擬信號(hào)與l/2Vref進(jìn)行比較，然后把比較器的輸出反饋到時(shí)序邏輯單元，以決定下一步是將次高位的電容接Vref還是GND，即DAC下個(gè)轉(zhuǎn)換周期是輸出3/4Vref還是l/4Vref。以此類推，不斷將DAC的輸出信號(hào)與輸入被轉(zhuǎn)換的模擬信號(hào)進(jìn)行對(duì)比，直到完成最低有效位(LBS)的轉(zhuǎn)換，至此各位的碼值均已確定，逐次逼近轉(zhuǎn)換完成。整個(gè)逐次逼近模數(shù)轉(zhuǎn)換器的核心就是使得DAC的輸出信號(hào)逐步靠近輸入被轉(zhuǎn)換的模擬信號(hào)，以此來(lái)確定每一位的碼值。但是隨著對(duì)SAR ADC精度要求的提高，對(duì)DAC 二分Vref的精確度要求也更 高。對(duì)于二進(jìn)制加權(quán)的電容陣列，高精度意味著更多更大的電容，而這樣勢(shì)必會(huì)引入更大的寄生和失配，限制精度。
本發(fā)明應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)，包括多個(gè)電容、第一稱合電容和第二稱合電容。第一稱合電容和第二稱合電容與多個(gè)電容的一端連接,第一稱合電容和第二f禹合電容將多個(gè)電容劃分為相連的低段部、中段部和高段部，其中，所述低段部和中段部均分別包括4個(gè)電容，4個(gè)電容的單位依次為2 (° 3)C，C為單位電容，所述高段部包括5 9個(gè)電容，該5 9個(gè)電容的單位依次為2°C、2 7)C，從而構(gòu)成一 12 16位的模數(shù)轉(zhuǎn)換器ADC ；位于低段部和中段部之間的第一耦合電容的單位為1C，位于中段部和高段部之間的第二耦合電容的單位為17/16C。低段部和中段部中每個(gè)電容的另一端均分別設(shè)有用于控制接入?yún)⒖茧妷篤ref和接地GND的第一開(kāi)關(guān)。高段部中每個(gè)電容的另一端均分別設(shè)有用于控制接入?yún)⒖茧妷篤ref、接地GND和輸入電壓Vin的第二開(kāi)關(guān)。高段部的電容中，位于與中段部相鄰一端的第二開(kāi)關(guān)上的電容為補(bǔ)償電容，第二耦合電容與高段部相連的連線為輸出端，所述輸出端設(shè)有一控制接入共模電平Vcm的第三開(kāi)關(guān)Tl。實(shí)施例:以14位精度的逐次逼近模數(shù)轉(zhuǎn)換器為例，如圖1所示的三段式電容陣列，第一耦合電容IC和第二耦合電容17/16C將由15個(gè)電容構(gòu)成的電容陣列分為三段，從左至右，依次為4個(gè)電容構(gòu)成的低段部、4個(gè)電容構(gòu)成的中段部和7個(gè)電容構(gòu)成的高段部，除高段部中的一個(gè)補(bǔ)償電容外，其它電容分別順次的對(duì)應(yīng)著14位中的第I 4、5 8、9 14位，每個(gè)電容下面是控制電容接入?yún)⒖茧妷篤ref，接地GND和輸入電壓Vin的開(kāi)關(guān)SO S14。高段部中SO開(kāi)關(guān)上面的是IC的補(bǔ)償電容，整個(gè)數(shù)模轉(zhuǎn)換器DAC的輸出端在其最右邊，并且輸出端用第三開(kāi)關(guān)Tl控制接入共模電平Vcm。在轉(zhuǎn)換階段，利用該電容陣列，可以在只增加了一個(gè)接近于I的系數(shù)的情況下，將輸入電壓Vin與l/2nVref做比較。本實(shí)施例形成的14位精度的逐次逼近模數(shù)轉(zhuǎn)換器轉(zhuǎn)換高段部最高位時(shí)的具體工作過(guò)程如下:1.采樣階段:將高段部所有電容(包括補(bǔ)償電容)的下極板全接輸入電壓Vin，中、低段部的所有電容接參考電壓Vref，而高、中、低段部所有電容的上極板均連接至共模電平Vcm，其等效圖如圖2(a)所示，其中，Ca是17/16C耦合電容及其以左的部分的等效電容，Cb是高段部中，除了最高位電容之外的其他電容的等效，Ce是最高位電容的等效。此時(shí)，從DAC的輸出端看進(jìn)去，電容上極板的電荷量為Q1:Q1 = (Vcffl-Vin) (Cb 十 Cc)十 VcmCa (I)2.轉(zhuǎn)換階段:將圖2(a)中的等效電容Cb和等效電容Ce與輸入電壓Vin斷開(kāi)，然后將等效電容Cb接地GND，等效電容Ce接參考電壓Vref，并且將所有等效電容Ca、Cb、Ce的上極板均與Vcm共模電平斷開(kāi)，則VxS DAC輸出電壓值，其等效圖如圖2(b)所示。此時(shí)，再次從DAC的輸出端看進(jìn)去，電容上極板的電荷量為Q2:Q2 = Vx (Cb+Ca) + (Vx-Vref) Cc ⑵
顯然，根據(jù)電荷守恒，Q1=Q2，算得DAC輸出端電壓VX為:
權(quán)利要求
1.一種應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)，包括多個(gè)電容，其特征在于， 還包括第一稱合電容和第二稱合電容； 第一稱合電容和第二稱合電容與多個(gè)電容的一端連接，第一稱合電容和第二稱合電容將多個(gè)電容劃分為相連的低段部、中段部和高段部，其中，所述低段部和中段部均分別包括4個(gè)電容，4個(gè)電容的大小依次為2 3)C，所述高段部包括5 9個(gè)電容，該5 9個(gè)電容的大小依次為2°C、2 7)C，從而構(gòu)成一 12 16位的模數(shù)轉(zhuǎn)換器ADC ;位于低段部和中段部之間的第一耦合電容的大小為1C，位于中段部和高段部之間的第二耦合電容的大小為17/16C ； 低段部和中段部中每個(gè)電容的另一端均分別設(shè)有用于控制接入?yún)⒖茧妷篤ref和接地GND的第一開(kāi)關(guān)； 高段部中每個(gè)電容的另一端均分別設(shè)有用于控制接入?yún)⒖茧妷篤ref、接地GND和輸入電壓Vin的第二開(kāi)關(guān)； 高段部的電容中，位于與中段部相鄰一端的第二開(kāi)關(guān)上的大小為2°C的電容為補(bǔ)償電容，第二耦合電容與高段部相連的連線為輸出端，所述輸出端設(shè)有一控制接入共模電平Vcm的第三開(kāi)關(guān)Tl。
2.根據(jù)權(quán)利要求1所述應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)，其特征在于，所述高段部包括5個(gè)電容，該5個(gè)電容的單位依次為2°C、2°C J1CJ2CJ3C，從而構(gòu)成一 12位的模數(shù)轉(zhuǎn)換器ADC。
3.根據(jù)權(quán)利要求1所述應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)，其特征在于，所述高段部包括7個(gè)電容，該7個(gè)電容的單位依次為ZciCdciCd1Cd2Cd3Cd4C'25C,從而構(gòu)成一 14位的模數(shù)轉(zhuǎn)換器ADC。
4.根據(jù)權(quán)利要求1所述應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)，其特征在于，所述高段部包括8個(gè)電容，該8個(gè)電容的單位依次為ZciCdciCd1Cd2Cd3Cd4C'25C、26C，從而構(gòu)成一 15位的模數(shù)轉(zhuǎn)換器ADC。
全文摘要
本發(fā)明公開(kāi)了一種應(yīng)用于高精度逐次逼近模數(shù)轉(zhuǎn)換器的三段式電容陣列結(jié)構(gòu)，該結(jié)構(gòu)中，兩個(gè)耦合電容將多個(gè)電容分為低中高三段，其中，低、中段均分別包括大小依次為2(0～3)C的4個(gè)電容，高段可以包括5～9個(gè)電容，大小依次為20C、2(0～7)C，從而構(gòu)成12～16位的ADC；位于低中段之間的第一耦合電容大小為1C，位于中高段之間的第二耦合電容大小為17/16C；低、中段電容分別由第一開(kāi)關(guān)控制接入Vref和GND；高段則分別由第二開(kāi)關(guān)控制接入Vref、GND和Vin；高段中大小為20C的一個(gè)電容為補(bǔ)償電容，第二耦合電容與高段的連線為輸出端，并由第三開(kāi)關(guān)T1控制接入Vcm。將本發(fā)明用于SAR ADC，可大幅度減小電容陣列面積，降低功耗，減小寄生和失配造成的誤差，從而提高ADC的精度。
文檔編號(hào)H03M1/38GK103178855SQ20131009957
公開(kāi)日2013年6月26日 申請(qǐng)日期2013年3月26日 優(yōu)先權(quán)日2013年3月26日
發(fā)明者趙毅強(qiáng), 戴鵬, 趙飛, 蘆世雄 申請(qǐng)人:天津大學(xué)