專利名稱：一種高性能低漏功耗主從型d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種D觸發(fā)器，尤其是一種高性能低漏功耗主從型D觸發(fā)器。
背景技術(shù)：
隨著集成電路制造工藝的快速發(fā)展，現(xiàn)有的集成電路的規(guī)模和復(fù)雜性日益增大，集成電路的功耗問題也越來越突出，功耗已成為集成電路設(shè)計中除速度和面積之外的另一個重要約束問題，因此集成電路的低功耗設(shè)計技術(shù)成為當(dāng)前集成電路設(shè)計領(lǐng)域中一個重要的研究熱點。CMOS數(shù)字集成電路的功耗主要由動態(tài)功耗、短路功耗和漏電流功耗構(gòu)成。在
0.13 μ m以上的CMOS工藝中，動態(tài)功耗占集成電路總功耗的絕大部分。隨著CMOS工藝的進一步發(fā)展，工藝尺寸進入納米數(shù)量級，漏電流功耗(漏功耗)在集成電路總功耗中的比重逐步增加。研究表明在90nm工藝下，漏功耗已占到整個電路總功耗的約三分之一(見文獻 S.G.Narendra and A.Chandrakasan, “Leakage in nanometer CMOS technologies，，，Springer,2006.)。在納米級的CMOS集成電路工藝下，MOS器件主要存在三種漏電流:亞閾值漏電流、柵極漏電流和漏源-襯底反偏結(jié)電流，其中亞閾值漏電流和柵極漏電流功耗占泄漏功耗中的絕大部分(見文獻 F.Fallah, M.Pedram, “Standby and active leakage currentcontrol and minimization in CMOS VLSI circuits，，，IEICE trans.0n Electronics, Vol.E88-C(4), pp.509-519,2005.)。觸發(fā)器電路單元在數(shù)字集成電路中有廣泛的應(yīng)用。圖1為D觸發(fā)器電路單元示意圖。圖2為廣泛應(yīng)用于數(shù)字集成電路設(shè)計中的傳統(tǒng)單閾值傳輸門D觸發(fā)器(ST-TG FF)電路單元基本電路結(jié)構(gòu)，這種電路的特點是電路結(jié)構(gòu)比較簡單，其缺點在于沒有考慮漏功耗抑制問題，因此在納米CMOS工藝下其漏功耗較大。
S.Mutoh提出了一種采用多閾值技術(shù)的D觸發(fā)器電路Mutoh-FF (見文獻S.Mutoh，T.Douseki, Y.Matsuya, T.Aoki, S.Shigematsu, and J.Yamada,1~V power supplyhigh-speed digital circuit technology with multithreshold—voltage CMOS.1EEEJournal of Solid-State Circuits Vol.30 (8), Augustl995.)。如圖 3 所不，該技術(shù)的特點在于對關(guān)鍵路徑采用高速低閾值晶體管，同時采用低漏電流的高閾值晶體管作為功控開關(guān)，在觸發(fā)器空閑期間關(guān)斷關(guān)鍵路徑單元的電源，從而減小觸發(fā)器的亞閾值漏功耗。但是這種電路的缺點是功控開關(guān)僅僅關(guān)斷關(guān)鍵路徑單元，其他單元如時鐘反相器等依然處于活動狀態(tài)，對漏功耗的減小有限；引入功控開關(guān)不僅增大了動態(tài)功耗，減慢了工作速度，同時由于多個功控開關(guān)的設(shè)置導(dǎo)致觸發(fā)器的面積較大，提高了制造成本。在Mutoh-FF電路的基礎(chǔ)上，S.Shigematsu等提出了一種具有數(shù)據(jù)保持功能的多閾值 D 觸發(fā)器電路 Balloon-FF (見文獻 S.Shigematsu, S.Mutoh, Y.Matsuya, Y.Tanabe,and J.Yamada,A1-V High-Speed MTCMOS circuit scheme for power down applicationcircuits,，，IEEE Journal of Solid-State Circuits, Vol.32 (6), June 1997.) 如圖 4 所示，該電路的優(yōu)點在于引用一個功控開關(guān)來減小觸發(fā)器休眠期間的漏功耗，同時利用連接在從鎖存器的存儲單元保存觸發(fā)器關(guān)斷期間的數(shù)據(jù)，解決了功控開關(guān)關(guān)閉導(dǎo)致輸出接點浮空的問題。但是該電路存在的缺點是時鐘反相器仍處于活動狀態(tài)，而且進入休眠和激活狀態(tài)需要額外的控制信號，導(dǎo)致操作時序復(fù)雜；存儲單元一直處于活動狀態(tài)，增大了觸發(fā)器的動態(tài)功耗，而且使用較多的晶體管增大了觸發(fā)器的硅片面積，從而提高了制造成本。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種操作時序簡單的高性能低漏功耗主從型D觸發(fā)器，能夠?qū)崿F(xiàn)較低的動態(tài)功耗和漏功耗。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為:一種高性能低漏功耗主從型D觸發(fā)器，包括時鐘信號反相器電路、主鎖存器電路、從鎖存器電路、NMOS管功控開關(guān)、PMOS管功控開關(guān)和保持反相器(data-path inverters)，所述的時鐘信號反相器電路與所述的主鎖存器電路相連，所述的時鐘信號反相器電路與所述的從鎖存器電路相連，所述的主鎖存器電路與所述的從鎖存器電路相連，所述的從鎖存器電路與所述的保持反相器相連，所述的保持反相器與所述的PMOS管功控開關(guān)相連，所述的時鐘信號反相器電路、所述的主鎖存器電路和所述的從鎖存器電路均與所述的NMOS管功控開關(guān)相連。所述的時鐘信號反相器電路包括用于對輸入的時鐘信號進行反相的第一反相器和第二反相器，所述的第一反相器的輸出端與所述的第二反相器的輸入端相連，時鐘信號從所述的第一反相器的輸入端輸入。所述的主鎖存器電路包括第一傳輸門、第二傳輸門、第三反相器和第四反相器，所述的第一傳輸門的輸出端與所述的第四反相器的輸入端相連，所述的第一傳輸門的同相控制端與所述的第一反相器的輸出端相連，所述的第一傳輸門的反相控制端與所述的第二傳輸門的同相控制端相連，所述的第二傳輸門的同相控制端與所述的第二反相器的輸出端相連，所述的第二傳輸門的反相控制端與所述的第一反相器的輸出端相連，所述的第四反相器的輸入端與所述的第二傳輸門的輸出端相連，所述的第四反相器的輸出端與所述的第三反相器的輸入端相連，所述的第三反相器的輸出端與所述的第二傳輸門的輸入端相連。所述的從鎖存器電路包括第三傳輸門、第六反相器、第七反相器和第四傳輸門，所述的第三傳輸門的輸入端與所述的第四反相器的輸出端相連，所述的第三傳輸門的同相控制端與所述的第二反相器的輸出端相連，所述的第三傳輸門的反相控制端與所述的第一反相器的輸出端相連，所述的第三傳輸門的輸出端與所述的第六反相器的輸入端相連，所述的第六反相器的輸出端與所述的第七反相器的輸入端相連，所述的第七反相器的輸出端與所述的第四傳輸門的輸入端相連，所述的第四傳輸門的同相控制端與所述的第一反相器的輸出端相連，所述的第四傳輸門的反相控制端與所述的第二反相器的輸出端相連，所述的第四傳輸門的輸出端與所述的第六反相器的輸入端相連。所述的NMOS管功控開關(guān)為第一 NMOS管，所述的第一 NMOS管的襯底端和源極接地，所述的第一 NMOS管的柵極與用于輸入休眠控制信號的休眠信號控制端相連。所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第七反相器中的NMOS管的襯底端和源極均與所述的第一 NMOS管的漏極相連，所述的第一傳輸門、所述的第二傳輸門、所述的第三傳輸門和所述的第四傳輸門中的NMOS管的襯底端均與所述的第一 NMOS管的漏極相連。
所述的PMOS管功控開關(guān)為第一 PMOS管，所述的第一 PMOS管的柵極與所述的休眠信號控制端相連，所述的第一 PMOS管的襯底端和源極均與電源相連。所述的保持反相器的輸入端與所述的第六反相器的輸出端相連，所述的保持反相器的輸出端與所述的第六反相器的輸入端相連，所述的保持反相器中的PMOS管的源極與所述的第一 PMOS管的漏極相連。所述的第一 NMOS管為高閾值NMOS管，所述的第一 PMOS管為高閾值PMOS管，所述的保持反相器中的MOS管為高閾值MOS管。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于電路結(jié)構(gòu)簡單，晶體管數(shù)較少，正常工作狀態(tài)和休眠模式時序切換簡單，能夠達到較好的工作性能和較低的動態(tài)功耗和漏功耗；與傳統(tǒng)的單閾值傳輸門D觸發(fā)器電路相比，在相同的測試條件下，在45nm工藝下可以節(jié)省41.8%的漏功耗，所提出的技術(shù)在深亞微米CMOS工藝下，非常適合作為數(shù)字電路的標(biāo)準(zhǔn)單元應(yīng)用于低功耗集成電路的設(shè)計中。


圖1為現(xiàn)有技術(shù)中的D觸發(fā)器單元示意圖，其中D為數(shù)據(jù)信號輸入端，cp為時鐘信號輸入端，Q和Qb分別為互補信號輸出端；圖2為傳統(tǒng)的單閾值傳輸門D觸發(fā)器ST-TG FF電路結(jié)構(gòu)圖；圖3為采用多閾值技術(shù)的D觸發(fā)器Mutoh-FF電路結(jié)構(gòu)圖；圖4為具有數(shù)據(jù)保持功能的多閾值D觸發(fā)器Balloon-FF電路結(jié)構(gòu)圖；圖5為本發(fā)明的電路結(jié)構(gòu)圖；圖6為本發(fā)明的電路活動狀態(tài)和休眠模式轉(zhuǎn)換時序圖。
具體實施例方式以下結(jié)合附圖實施例對本發(fā)明作進一步詳細(xì)描述。一種高性能低漏功耗主從型D觸發(fā)器，包括時鐘信號反相器電路、主鎖存器電路、從鎖存器電路、 OS管功控開關(guān)、PMOS管功控開關(guān)和保持反相器15，時鐘信號反相器電路包括用于對輸入的時鐘信號進行反相的第一反相器Il和第二反相器12,第一反相器Il的輸出端與第二反相器12的輸入端相連，主鎖存器電路包括第一傳輸門TG1、第二傳輸門TG2、第三反相器13和第四反相器14，第一傳輸門TGl的輸出端與第四反相器14的輸入端相連，第一傳輸門TGl的同相控制端與第一反相器Il的輸出端相連，第一傳輸門TGl的反相控制端與第二傳輸門TG2的同相控制端相連,第二傳輸門TG2的同相控制端與第二反相器12的輸出端相連，第二傳輸門TG2的反相控制端與第一反相器Il的輸出端相連，第四反相器14的輸入端與第二傳輸門TG2的輸出端相連,第四反相器14的輸出端與第三反相器13的輸入端相連，第三反相器13的輸出端與第二傳輸門TG2的輸入端相連,從鎖存器電路包括第三傳輸門TG3、第六反相器16、第七反相器17和第四傳輸門TG4，第三傳輸門TG3的輸入端與第四反相器14的輸出端相連，第三傳輸門TG3的同相控制端與第二反相器12的輸出端相連，第三傳輸門T G3的反相控制端與第一反相器Il的輸出端相連，第三傳輸門TG3的輸出端與第六反相器16的輸入端相連，第六反相器16的輸出端與第七反相器17的輸入端相連，第七反相器17的輸出端與第四傳輸門TG4的輸入端相連,第四傳輸門TG4的同相控制端與第一反相器Il的輸出端相連，第四傳輸門TG4的反相控制端與第二反相器12的輸出端相連，第四傳輸門TG4的輸出端與第六反相器16的輸入端相連,NMOS管功控開關(guān)為第一 NMOS管MNl，第一 NMOS管MNl為高閾值NMOS管，第一 NMOS管MNl的襯底端和源極接地，第一 NMOS管MNl的柵極與用于輸入休眠控制信號的休眠信號控制端相連，第一反相器I1、第二反相器12、第三反相器13、第四反相器14和第七反相器17中的NMOS管的襯底端和源極均與第一NMOS管MNl的漏極相連，第一傳輸門TG1、第二傳輸門TG2、第三傳輸門TG3和第四傳輸門TG4中的NMOS管的襯底端均與第一 NMOS管MNl的漏極相連，PMOS管功控開關(guān)為第一 PMOS管MPl，第一 PMOS管MPl為高閾值PMOS管，第一 PMOS管MPl的柵極與休眠信號控制端相連，第一 PMOS管MPl的襯底端和源極與電源的正極相連，保持反相器15的輸入端與第六反相器16的輸出端相連，保持反相器15的輸出端與第六反相器16的輸入端相連，保持反相器15中的PMOS管的源極與第一 PMOS管MPl的漏極相連，保持反相器15中的MOS管為高閾值MOS管。本發(fā)明的工作原理如下:高性能低漏功耗主從型D觸發(fā)器根據(jù)睡眠信號Sle印可以有兩種工作狀態(tài):正常工作狀態(tài)和休眠模式。如圖6所示，當(dāng)睡眠信號Sleep為高電平時，高性能低漏功耗主從型D觸發(fā)器處于正常工作狀態(tài)(活動模式)；當(dāng)睡眠信號Sle印由高電平轉(zhuǎn)換為低電平時，高性能低漏功耗主從型D觸發(fā)器立即進入休眠模式。正常工作狀態(tài)時，睡眠信號Sle印為高電平，第一 NMOS管麗I導(dǎo)通，第一 PMOS管MPl截止，保持反相器15關(guān)斷。當(dāng)輸入時鐘信號cp為低電平時,主鎖存器的第一傳輸門TGl導(dǎo)通,第二傳輸門TG2關(guān)斷，輸入數(shù)據(jù)信號D經(jīng)過第四反相器14反相后出現(xiàn)在第四反相器14的輸出端；而此時從鎖存器的第三傳輸門TG3關(guān)斷，第四傳輸門TG4導(dǎo)通，經(jīng)交叉耦合的第六反相器16和第七反相器17，觸發(fā)器保持原狀態(tài)。當(dāng)輸入時鐘信號cp由低電平翻轉(zhuǎn)到高電平時，主鎖存器的第一傳輸門TGl關(guān)斷，第二傳輸門TG2導(dǎo)通，交叉耦合的第三反相器13和第四反相器14保存當(dāng)輸入時鐘信號cp為上升沿時對應(yīng)的輸入數(shù)據(jù)信號D的狀態(tài)，此后無論輸入數(shù)據(jù)信號D的狀態(tài)如何改變，在cp=I的全部時間里，主鎖存器的狀態(tài)不再改變；與此同時，從鎖存器的第三傳輸門TG3導(dǎo)通，第四傳輸門TG4關(guān)斷,主鎖存器的狀態(tài)經(jīng)第六反相器16反相后輸出。在輸入時鐘信號cp的一個變化周期中，觸發(fā)器的輸出狀態(tài)只能改變一次，因此電路實現(xiàn)了上升沿觸發(fā)的D觸發(fā)器功能。例如，當(dāng)cp=l時，D觸發(fā)器的初始狀態(tài)為輸出數(shù)據(jù)信號Q=0，當(dāng)cp由I變?yōu)镺以后，若D=l，主鎖存器的輸出信號Qm將被置零，即Qm=0，而從鎖存器保持Q=O的狀態(tài)不變；當(dāng)cp回到高電平以后，從鎖存器的第三傳輸門TG3導(dǎo)通，主鎖存器的輸出信號Qm經(jīng)第六反相器16反相后輸出，即Q=I。當(dāng)睡眠信號Sle印為低電平時，第一 NMOS管麗I截止，D觸發(fā)器進入休眠模式。此時主鎖存器和從鎖存器中的第一反相器I1、第二反相器12、第三反相器13、第四反相器14、第七反相器17中的NMOS管襯底端和源極浮地，第一傳輸門TG1、第二傳輸門TG2、第三傳輸門TG3和第四傳輸門TG4中的NMOS管襯底端浮地；同時，第一 PMOS管MPl導(dǎo)通，保持反相器15處于工作狀態(tài)，保持反相器15和第六反相器16交叉耦合以保持D觸發(fā)器的輸出狀態(tài)不變。低漏功耗主從型D觸發(fā)器應(yīng)用功控技術(shù)和雙閾值技術(shù)以降低觸發(fā)器電路在不同工作狀態(tài)的漏功耗，并保持電路高性能的工作狀態(tài)。兩種技術(shù)的工作原理如下:第一，應(yīng)用功控技術(shù)實現(xiàn)D觸發(fā)器的兩種工作狀態(tài)，當(dāng)沒有數(shù)據(jù)需要處理時使D觸發(fā)器進入休眠模式，減少D觸發(fā)器的活動性，從而降低D觸發(fā)器功耗，實現(xiàn)D觸發(fā)器的功控功能；睡眠信號Sleep為高電平時，第一 NMOS管麗I導(dǎo)通，D觸發(fā)器處于正常工作狀態(tài)，當(dāng)?shù)谝?PMOS管MPl截止時,保持反相器15進入休眠模式，以降低電路的動態(tài)功耗；睡眠信號Sleep為低電平時，第一 NMOS管MNl截止，觸發(fā)器進入休眠模式，第一 PMOS管MPl導(dǎo)通，保持反相器15進入工作狀態(tài)并和第六反相器16交叉耦合，保持D觸發(fā)器的輸出狀態(tài)不變，同時，第一 NMOS管MNl和第一 PMOS管MPl分別采用高閾值NMOS管和高閾值PMOS管，以降低休眠模式時第一 NMOS管麗I和第一 PMOS管MPl本身所帶來的亞閾值漏電流功耗。第二，應(yīng)用雙閾值技術(shù)在保證電路性能的前提下能夠降低觸發(fā)器的亞閾值漏電流。D觸發(fā)器中使用的MOS管分為兩類:高閾值MOS管和低閾值MOS管。高閾值MOS管相對于低閾值MOS管具有較低的亞閾值漏電流，因此,D觸發(fā)器中的保持反相器15、第一 NMOS管麗I和第一 PMOS管MPl均使用高閾值MOS管以減小電路休眠期間的漏功耗，其余部件均使用低閾值MOS管以保持觸發(fā)器的高性能。

此二種技術(shù)的應(yīng)用在降低了電路漏功耗的同時也保證了電路的高性能；與此同時，由于電路結(jié)構(gòu)簡單且晶體管數(shù)目較少，電路的動態(tài)功耗大大降低。為了比較本發(fā)明所提出的高性能低功耗主從型D觸發(fā)器與傳統(tǒng)的ST-TG FF觸發(fā)器、LFB FF觸發(fā)器、GLB FF觸發(fā)器的性能特點，我們采用了 BSM4深亞微米CMOS工藝預(yù)測模型，在45nm工藝下，使用電路仿真工具對4種電路結(jié)構(gòu)進行了仿真比較分析。電路動態(tài)功耗仿真中時鐘信號輸入cp為IOOMHz，50%占空比的方波信號。數(shù)據(jù)信號輸入D為20MHz，50%占空比的方波信號(0V-1.0V)。表I所示在45nm工藝下，四種觸發(fā)器電路功耗數(shù)據(jù)比較。功耗數(shù)據(jù)單位為微瓦特(μ W)。表I觸發(fā)器能耗的比較
權(quán)利要求
1.一種高性能低漏功耗主從型D觸發(fā)器，其特征在于包括時鐘信號反相器電路、主鎖存器電路、從鎖存器電路、 OS管功控開關(guān)、PMOS管功控開關(guān)和保持反相器(data-pathinverters)，所述的時鐘信號反相器電路與所述的主鎖存器電路相連，所述的時鐘信號反相器電路與所述的從鎖存器電路相連，所述的主鎖存器電路與所述的從鎖存器電路相連，所述的從鎖存器電路與所述的保持反相器相連，所述的保持反相器與所述的PMOS管功控開關(guān)相連，所述的時鐘信號反相器電路、所述的主鎖存器電路和所述的從鎖存器電路均與所述的NMOS管功控開關(guān)相連。
2.根據(jù)權(quán)利要求1所述的一種高性能低漏功耗主從型D觸發(fā)器，其特征在于所述的時鐘信號反相器電路包括用于對輸入的時鐘信號進行反相的第一反相器和第二反相器，所述的第一反相器的輸出端與所述的第二反相器的輸入端相連，時鐘信號從所述的第一反相器的輸入端輸入。
3.根據(jù)權(quán)利要求2所述的一種高性能低漏功耗主從型D觸發(fā)器，其特征在于所述的主鎖存器電路包括第一傳輸門、第二傳輸門、第三反相器和第四反相器，所述的第一傳輸門的輸出端與所述的第四反相器的輸入端相連，所述的第一傳輸門的同相控制端與所述的第一反相器的輸出端相連，所述的第一傳輸門的反相控制端與所述的第二傳輸門的同相控制端相連，所述的第二傳輸門的同相控制端與所述的第二反相器的輸出端相連，所述的第二傳輸門的反相控制端與所述的第一反相器的輸出端相連，所述的第四反相器的輸入端與所述的第二傳輸門的輸出端相連，所述的第四反相器的輸出端與所述的第三反相器的輸入端相連，所述的第三反相器的輸出端與所述的第二傳輸門的輸入端相連。
4.根據(jù)權(quán)利要求3所述的一種高性能低漏功耗主從型D觸發(fā)器，其特征在于所述的從鎖存器電路包括第三傳輸門、第六反相器、第七反相器和第四傳輸門，所述的第三傳輸門的輸入端與所述的第四反相器的輸出端相連，所述的第三傳輸門的同相控制端與所述的第二反相器的輸出端相連，所述 的第三傳輸門的反相控制端與所述的第一反相器的輸出端相連，所述的第三傳輸門的輸出端與所述的第六反相器的輸入端相連，所述的第六反相器的輸出端與所述的第七反相器的輸入端相連，所述的第七反相器的輸出端與所述的第四傳輸門的輸入端相連，所述的第四傳輸門的同相控制端與所述的第一反相器的輸出端相連，所述的第四傳輸門的反相控制端與所述的第二反相器的輸出端相連，所述的第四傳輸門的輸出端與所述的第六反相器的輸入端相連。
5.根據(jù)權(quán)利要求4所述的一種高性能低漏功耗主從型D觸發(fā)器，其特征在于所述的NMOS管功控開關(guān)為第一 NMOS管，所述的第一 NMOS管的襯底端和源極接地，所述的第一NMOS管的柵極與用于輸入休眠控制信號的休眠信號控制端相連。
6.根據(jù)權(quán)利要求5所述的一種高性能低漏功耗主從型D觸發(fā)器，其特征在于所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第七反相器中的NMOS管的襯底端和源極均與所述的第一 NMOS管的漏極相連，所述的第一傳輸門、所述的第二傳輸門、所述的第三傳輸門和所述的第四傳輸門中的NMOS管的襯底端均與所述的第一 NMOS管的漏極相連。
7.根據(jù)權(quán)利要求6所述的一種高性能低漏功耗主從型D觸發(fā)器，其特征在于所述的PMOS管功控開關(guān)為第一 PMOS管，所述的第一 PMOS管的柵極與所述的休眠信號控制端相連，所述的第一 PMOS管的襯底端和源極均與電源相連。
8.根據(jù)權(quán)利要求7所述的一種高性能低漏功耗主從型D觸發(fā)器，其特征在于所述的保持反相器的輸入端與所述的第六反相器的輸出端相連，所述的保持反相器的輸出端與所述的第六反相器的輸入端相連，所述的保持反相器中的PMOS管的源極與所述的第一 PMOS管的漏極相連。
9.根據(jù)權(quán)利要求8所述的一種高性能低漏功耗主從型D觸發(fā)器，其特征在于所述的第一 NMOS管為高閾值NMOS管，所述的第一 PMOS管為高閾值PMOS管，所述的保持反相器中的MOS 管為高閾值MOS管。
全文摘要
本發(fā)明公開了一種高性能低漏功耗主從型D觸發(fā)器，特點是包括時鐘信號反相器電路、主鎖存器電路、從鎖存器電路、NMOS管功控開關(guān)、PMOS管功控開關(guān)和保持反相器，時鐘信號反相器電路與主鎖存器電路相連，時鐘信號反相器電路與從鎖存器電路相連，主鎖存器電路與從鎖存器電路相連，從鎖存器電路與保持反相器相連，保持反相器與PMOS管功控開關(guān)相連，時鐘信號反相器電路、主鎖存器電路和從鎖存器電路均與NMOS管功控開關(guān)相連，保持反相器與PMOS管功控開關(guān)相連；優(yōu)點是電路結(jié)構(gòu)簡單，晶體管數(shù)較少，正常工作狀態(tài)和休眠模式時序切換簡單，工作性能良好且動態(tài)功耗和漏功耗較低；在深亞微米CMOS工藝下，非常適合作為數(shù)字電路的標(biāo)準(zhǔn)單元應(yīng)用于低功耗集成電路的設(shè)計中。
文檔編號H03K3/012GK103199823SQ20131011868
公開日2013年7月10日 申請日期2013年4月8日 優(yōu)先權(quán)日2013年4月8日
發(fā)明者鄔楊波, 范曉慧, 倪海燕, 胡建平 申請人:寧波大學(xué)