半導(dǎo)體集成電路及其操作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體集成電路及其操作方法。期望降低對于脈沖輸出信號的定時調(diào)整而要由CPU執(zhí)行的計算量或內(nèi)置存儲器中的所需存儲空間量。脈沖生成電路的相位運算電路中的數(shù)字乘法電路通過使在相位調(diào)整數(shù)據(jù)寄存器中的相位角改變值乘以在周期數(shù)據(jù)寄存器中的計數(shù)最大值Nmax，來生成乘法輸出信號。數(shù)字除法電路通過使乘法輸出信號除以一個周期的相位角360度，來生成除法輸出信號。數(shù)字加法電路將除法輸出信號與上升設(shè)定/下降設(shè)定計數(shù)值相加，并且減法電路從這些值中減去除法輸出信號。加法和減法生成使相位延遲/提前相位角改變值所需要的新的上升設(shè)定/下降設(shè)定計數(shù)值。
【專利說明】半導(dǎo)體集成電路及其操作方法
[0001]相關(guān)申請的交叉引用
[0002]包括說明書、附圖和摘要的2012年5月16日提交的日本專利申請N0.2012-112468的公開的全部內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及半導(dǎo)體集成電路及其操作方法，并且更具體地說，涉及對減少用于脈沖輸出信號的定時調(diào)整的要由中央處理單元(CPU)執(zhí)行的計算量或內(nèi)置存儲器中的所需存儲空間量的技術(shù)。
【背景技術(shù)】
[0004]近來，在用于照相機鏡頭、機器人的致動器和定位裝置的致動器的自動對焦控制和變焦控制的領(lǐng)域中，使用具有諸如低速高轉(zhuǎn)矩、快速響應(yīng)和高定位精度的特征的超聲馬達(USM,Ultra Sonic Motor)或超音速馬達(HSM,Hypersonic Motor)。超聲馬達通過使用由壓電元件生成的超聲振動來在振動體(定子)中產(chǎn)生彎曲波動，并且通過使用由彎曲波動導(dǎo)致的行進波來驅(qū)動移動體(轉(zhuǎn)子或滑塊)。為了將源自定子的行進波傳送到轉(zhuǎn)子，需要一些加壓接觸。
[0005]在下文列出的專利文獻I描述了一種稱為“楔型”超聲馬達，其中，由超聲振動子(ultrasonic transducer)振動的振動體的一端和移動體的一個端面被定位成彼此面對，并且在二者間插入板狀或棒狀振動片。通過使振動片以適當?shù)慕嵌葍A斜，超聲振動子的往復(fù)運動被轉(zhuǎn)換成移動體的單向運動。
[0006]此外，下文列出的專利文獻2描述了一種稱為“行進波型”的超聲馬達，該超聲馬達在定子中產(chǎn)生彎曲波動，并且通過使用由彎曲波動產(chǎn)生的行進波來驅(qū)動定子。根據(jù)該文獻，使移動體與超聲振動子的彈性體的表面加壓接觸，該彈性體具有固定到該彈性體的多個電致伸縮元件。將隨時間而具有不同相位的高頻電壓施加到并行的電致伸縮元件產(chǎn)生在超聲振動子的彈性體的表面上生成橢圓振動的行進波，由此通過摩擦驅(qū)動來驅(qū)動該移動體。由此，這提供了對在下文列出的專利文獻I中所述的“楔型”超聲馬達的缺陷的解決方案，該“楔型”超聲馬達的缺陷即其耐用性和其旋轉(zhuǎn)方向限定為一個方向。
[0007]此外，在下文列出的專利文獻3的圖8及其相關(guān)公開內(nèi)容中，描述了一種脈沖生成器，該脈沖生成器由一個延遲電路、六個反相器、三個鎖存電路、六個與電路、一個或電路和一個選擇器組成。對脈沖輸入信號作出響應(yīng)的延遲電路生成延遲了脈沖輸入信號的一個周期的1/6時段(延遲了 60度的相位)的第一延遲脈沖輸出信號和延遲了脈沖輸入信號的一個周期的2/6時段(延遲了 120度的相位)的第二延遲脈沖輸出信號。將脈沖輸入信號供應(yīng)到第一反相器和第四反相器的輸入端子，將第一延遲脈沖輸出信號供應(yīng)到第二反相器和第五反相器的輸入端子，并且將第二延遲脈沖輸出信號供應(yīng)到第三反相器和第六反相器的輸入端子。
[0008]第四反相器的輸出信號、第五反相器的輸出信號以及第六反相器的輸出信號分別被供應(yīng)到第一鎖存電路的第一、第二和第三S輸入端子。將脈沖輸入信號、第一延遲脈沖輸出信號和第二延遲脈沖輸出信號分別供應(yīng)到第二鎖存電路的第一、第二和第三S輸入端子。第一反相器的輸入端子和輸出端子分別耦合到第一與電路的第一輸入端子和第二與電路的第一輸入端子。第二反相器的輸入端子和輸出端子分別耦合到第三與電路的第一輸入端子和第四與電路的第一輸入端子。第三反相器的輸入端子和輸出端子分別耦合到第五與電路的第一輸入端子和第六與電路的第一輸入端子。
[0009]第一鎖存電路的第一 Q輸出端子和第二鎖存電路的第一 Q輸出端子分別耦合到第一與電路的第二輸入端子和第二與電路的第二輸入端子。第一鎖存電路的第二Q輸出端子和第二鎖存電路的第二Q輸出端子分別耦合到第三與電路的第二輸入端子和第四與電路的第二輸入端子。此外，第一鎖存電路的第三Q輸出端子和第二鎖存電路的第三Q輸出端子分別耦合到第五與電路的第二輸入端子和第六與電路的第二輸入端子。
[0010]第一反相器的輸入端子和輸出端子、第二反相器的輸入端子和輸出端子以及第三反相器的輸入端子和輸出端子分別耦合到選擇器的第一、第二、第三、第四、第五和第六輸入端子。第一與電路的輸出端子、第二與電路的輸出端子和第三與電路的輸出端子分別耦合到或電路的第一、第二和第三輸入端子。第四與電路的輸出端子、第五與電路的輸出端子和第六與電路的輸出端子分別耦合到或電路的第四、第五和第六輸入端子。
[0011]第一和第二鎖存電路的第一 Q輸出端子、第二 Q輸出端子和第三Q輸出端子分別耦合到第三鎖存電路的第一、第二、第三、第四、第五和第六輸入端子。或電路的輸出端子耦合到第三鎖存電路的同步輸入端子，并且生成從第三鎖存電路的輸出端子供應(yīng)到選擇器的脈沖選擇信號。
[0012]相位彼此偏移60度的六個脈沖輸入信號被供應(yīng)到選擇器的第一、第二、第三、第四、第五和第六輸入端子。由此，可以從選擇器的輸出端子輸出六個脈沖輸入信號中的一個選擇的脈沖輸入信號作為輸出信號。
[0013][現(xiàn)有技術(shù)文獻]
[0014][專利文獻]
[0015][專利文獻I]日本公開已審專利申請N0.Sho59(1984)-30912
[0016][專利文獻2]日本公開已審專利申請N0.Heil (1989)-17353
[0017][專利文獻3]日本公開未審專利申請N0.Heill (1999)-149671

【發(fā)明內(nèi)容】

[0018]在本發(fā)明之前，本發(fā)明人從事能夠驅(qū)動開始所討論的行進波型超聲馬達的半導(dǎo)體集成電路的開發(fā)。該用于驅(qū)動超聲馬達的半導(dǎo)體集成電路要求對供應(yīng)到超聲馬達的驅(qū)動脈沖的相位進行調(diào)整的功能。因為存在對于以高精度驅(qū)動超聲馬達的需要，因此要求以高精度驅(qū)動脈沖相位調(diào)整。
[0019]在上文的專利文獻3的圖8及其相關(guān)公開內(nèi)容中所述的脈沖生成器選擇其相位彼此偏移60度的六個脈沖輸入信號中的一個作為輸出信號。在本發(fā)明之前，本發(fā)明人檢驗了基于上文的專利文獻3的圖8及其相關(guān)公開內(nèi)容的方法。該方法用于選擇彼此具有減小的相移量的大量脈沖輸入信號中的一個作為輸出信號。然而，在米用該方法的情況下，在本發(fā)明之前，通過本發(fā)明人所進行的驗證，已經(jīng)發(fā)現(xiàn)了在脈沖生成器的電路尺寸以及功耗增加的問題。
[0020]圖14是示出在本發(fā)明之前的由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig的配置的圖。
[0021]在圖14中所示的在本發(fā)明之前的由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig生成用于驅(qū)動耦合到輸出端子Tout的行進波型超聲馬達的驅(qū)動脈沖輸出信號。
[0022]如圖14所示，在本發(fā)明之前的由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig被配置有用于上升設(shè)定的第一寄存器10、用于下降設(shè)定的第二寄存器11、用于設(shè)定周期數(shù)據(jù)的第三寄存器12、第三觸發(fā)器(FF)13和計數(shù)器14。驅(qū)動脈沖輸出生成電路Ig進一步被配置有第一觸發(fā)器(FF) 15、第二觸發(fā)器(FF) 16、第一比較器17、第二比較器18和脈沖生成器19。
[0023]計數(shù)器14被配置成響應(yīng)于未示出的時鐘信號來向上計數(shù)16比特計數(shù)值。更具體地說，能夠通過在第三寄存器12中設(shè)定的周期數(shù)據(jù)來設(shè)定使計數(shù)器14從其所設(shè)定成的例如0開始向上計數(shù)的計數(shù)初始值Nmini，以及使計數(shù)器14所向上計數(shù)到的計數(shù)最大值
Nmax0
[0024]因此，計數(shù)器14開始從設(shè)定成0的計數(shù)初始值Nmini向上計數(shù)并且執(zhí)行向上計數(shù)。當其計數(shù)值已經(jīng)達到通過第三寄存器12所保持有的周期數(shù)據(jù)設(shè)定的計數(shù)最大值Nmax時，計數(shù)值再次返回到0的計數(shù)初始值Nmini，并且計數(shù)器響應(yīng)于時鐘信號而執(zhí)行向上計數(shù)。
[0025]在第三寄存器12中設(shè)定的周期數(shù)據(jù)是16比特，16比特數(shù)據(jù)可以被存儲在第三觸發(fā)器(FF)13中，并且計數(shù)器14的計數(shù)值也是16比特。由此，將16比特數(shù)據(jù)可以分別被存儲在第一觸發(fā)器(FF)15和第二觸發(fā)器(FF)16中。第一比較器17和第二比較器18檢測兩個16比特數(shù)據(jù)的輸入信號之間的匹配或不匹配。
[0026]響應(yīng)于更新使能信號，將在第一寄存器10中已經(jīng)設(shè)定的用于上升設(shè)定的計數(shù)器14的計數(shù)值存儲在第一觸發(fā)器(FF) 15中。響應(yīng)于更新使能信號，將在第二寄存器11中已經(jīng)設(shè)定的用于下降設(shè)定的計數(shù)器14的計數(shù)值存儲在第二觸發(fā)器(FF) 16中。此外，響應(yīng)于更新使能信號，將由在第三寄存器12中已經(jīng)設(shè)定的周期數(shù)據(jù)所設(shè)定的計數(shù)最大值Nmax存儲在第三觸發(fā)器(FF) 13中。
[0027]當計數(shù)器14從0的計數(shù)初始值Nmini開始執(zhí)行向上計數(shù)時,第一比較器17檢測到在由計數(shù)器14輸出的計數(shù)值和存儲在第一觸發(fā)器(FF) 15中的上升設(shè)定值之間發(fā)生匹配。從第一比較器17的輸出端子生成上升命令信息。響應(yīng)于該上升命令信息，脈沖生成器19使得在其輸出端子Tout處的驅(qū)動脈沖輸出信號從低電平改變成高電平。
[0028]當計數(shù)器14繼續(xù)向上計數(shù)時，第二比較器18檢測到在由計數(shù)器14輸出的計數(shù)值和存儲在第二觸發(fā)器(FF)16中的下降設(shè)定值之間發(fā)生匹配。從第二比較器18的輸出端子生成下降命令信息。響應(yīng)于該下降命令信息，脈沖生成器19使其輸出端子Tout處的驅(qū)動脈沖輸出信號從高電平改變成低電平。
[0029]在計數(shù)器14進一步繼續(xù)向上計數(shù)的同時，當由計數(shù)器14輸出的計數(shù)值已經(jīng)達到通過第三觸發(fā)器(FF) 13所保持的周期數(shù)據(jù)設(shè)定的計數(shù)最大值Nmax時，計數(shù)值再次返回到0的計數(shù)初始值Nmini，并且計數(shù)器響應(yīng)于時鐘信號而執(zhí)行向上計數(shù)。
[0030]圖15是用于解釋在圖14中所示的在本發(fā)明之前由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig的操作的圖。
[0031]圖15圖示了計數(shù)器14從計數(shù)初始值Nmini開始并且向上計數(shù)達計數(shù)最大值Nmax的行為。
[0032]圖15進一步圖示了在脈沖生成器19的輸出端子Tout處的驅(qū)動脈沖輸出信號的行為，該信號由于在由計數(shù)器14輸出的計數(shù)值和存儲在第一觸發(fā)器(FF) 15中的上升設(shè)定值之間發(fā)生的匹配而從低電平改變成高電平。
[0033]圖15進一步圖示了在脈沖生成器19的輸出端子Tout處的驅(qū)動脈沖輸出信號的性能，該信號由于在由計數(shù)器14輸出的計數(shù)值和存儲在第二觸發(fā)器(FF) 16中的下降設(shè)定值之間發(fā)生的匹配而從高電平改變成低電平。
[0034]同時，如前所述，為了以高精度驅(qū)動超聲馬達，要求以高精度驅(qū)動脈沖相位調(diào)整。因此，需要對脈沖生成器19的輸出端子Tout處的驅(qū)動脈沖輸出信號從低電平改變成高電平的定時以及驅(qū)動脈沖輸出信號從高電平改變成低電平的定時進行調(diào)整。
[0035]同時，在計數(shù)器14的計數(shù)值從O的計數(shù)初始值Nmini開始并且達到計數(shù)最大值Nmax的同時，度過了 360度的一個周期，在此期間，脈沖生成器19的輸出端子Tout處的驅(qū)動脈沖輸出信號從低電平改變成高電平，并且進一步從高電平改變成低電平。因此，為了調(diào)整驅(qū)動脈沖輸出信號的變化定時，需要改變在360度的一個周期內(nèi)的改變定時的相位角。
[0036]圖16是解釋下述過程的圖，該過程用于將上升設(shè)定值和下降設(shè)定值計算為計數(shù)器14的計數(shù)值，以調(diào)整用于在圖14中所示的在本發(fā)明之前由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig中的超聲馬達的驅(qū)動脈沖輸出信號的改變定時。
[0037]圖16中提出的第一步驟SlOO是使與在第三寄存器12中已經(jīng)設(shè)定的周期數(shù)據(jù)相對應(yīng)的作為計數(shù)器14的計數(shù)值的計數(shù)最大值Max除以一個周期的相位角360度。此時，用16比特的二進制數(shù)來表示計數(shù)器14的計數(shù)值。通過步驟SlOO處的除法，計算根據(jù)要改變的相位角度而改變的計數(shù)器14的改變的計數(shù)值。
[0038]圖16中提出的下一步驟S200是使在第一步驟SlOO處計算的根據(jù)要改變的相位角度而改變的計數(shù)器14的改變的計數(shù)值乘以用于驅(qū)動輸出信號改變定時調(diào)整的相位角改變值。此時，用十進值數(shù)表示相位角改變值。通過步驟S200處的乘法，計算期望相位角改變所需要的計數(shù)器14的改變的計數(shù)值。該計數(shù)器14的計數(shù)值也用16比特的二進制數(shù)來表不。
[0039]圖16中提出的下一步驟S300執(zhí)行在步驟S200處計算的期望相位角改變所需要的計數(shù)器14的改變的計數(shù)值與在相位角改變之前在第一寄存器10中現(xiàn)在設(shè)定的用于上升設(shè)定的計數(shù)器14的計數(shù)器設(shè)定值的加法。此外，該步驟S300執(zhí)行將在步驟S200處計算的期望相位角改變所需要的計數(shù)器14的改變的計數(shù)值與在相位角改變之前在第二寄存器11中現(xiàn)在設(shè)定的用于下降設(shè)定的計數(shù)器14的計數(shù)器設(shè)定值的加法。因此，通過步驟S300處的加法，對于計數(shù)器14，計算對驅(qū)動脈沖輸出信號的期望改變定時調(diào)整所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值。
[0040]然而，在利用圖14至16討論的在本發(fā)明之前由本發(fā)明人等驗證的方法中，在本發(fā)明之前，通過本發(fā)明人所進行的驗證還發(fā)現(xiàn)了下述問題，其中要由安裝在半導(dǎo)體集成電路中的中央處理單元(CPU)執(zhí)行的計算量增加或者安裝在半導(dǎo)體集成電路中的內(nèi)置存儲器中的所需存儲空間量增加。更具體地說，因為圖16中所示的計算過程包括除法和乘法，所以導(dǎo)致了要由半導(dǎo)體集成電路中的CPU執(zhí)行的計算量增加。此外，因為用于通過由半導(dǎo)體集成電路中的CPU進行的計算來執(zhí)行圖16中所示的包括除法和乘法的計算過程的軟件必須被存儲在安裝在半導(dǎo)體集成電路I中的內(nèi)置存儲器中，所以導(dǎo)致了內(nèi)置存儲器的所需存儲空間量增加。
[0041]在下文中，將描述用于解決上述問題的手段等。從本說明書的詳細描述和附圖中，其他問題和新穎特征將變得顯而易見。
[0042]下面，將簡單地概述在此所公開的示例性實施例。
[0043]根據(jù)示例性實施例的半導(dǎo)體集成電路(I)中的脈沖生成電路(Ig)包括相位調(diào)整數(shù)據(jù)寄存器(1B)、周期數(shù)據(jù)寄存器(12)、相位運算電路(1A)、計數(shù)器(14)和脈沖生成器(19)。
[0044]脈沖生成電路(Ig)中的相位運算電路(IA)包括數(shù)字乘法電路(100)、數(shù)字除法電路(101)和數(shù)字加法和減法電路(102、103)。
[0045]數(shù)字乘法電路(100)通過執(zhí)行存儲在相位調(diào)整數(shù)據(jù)寄存器(IB)中的相位角改變值與存儲在周期數(shù)據(jù)寄存器(12)中的計數(shù)最大值(Nmax)的乘法來生成乘法輸出信號。
[0046]數(shù)字除法電路(101)通過使來自數(shù)字乘法電路(100)的乘法輸出信號除以一個周期的相位角(360度)來生成除法輸出信號。
[0047]數(shù)字加法電路(102)執(zhí)行將來自數(shù)字除法電路(101)的除法輸出信號與存儲在上升設(shè)定寄存器(10)中的上升設(shè)定計數(shù)值相加以及將除法輸出信號與存儲在下降設(shè)定寄存器(11)中的下降設(shè)定計數(shù)值相加。減法電路(103)執(zhí)行從上升設(shè)定計數(shù)值中減去除法輸出信號以及從下降設(shè)定計數(shù)值中減去除法輸出信號。
[0048]特征在于由數(shù)字加法和減法電路執(zhí)行的加法和減法生成使相位延遲和提前相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值(見圖2)。
[0049]下面，將簡要地描述通過在此公開的一個示例性實施例所實現(xiàn)的有益效果。
[0050]根據(jù)本半導(dǎo)體集成電路(1)，能夠減少由中央處理單元(CPU)執(zhí)行的計算量或者用于脈沖輸出信號的定時調(diào)整的內(nèi)置存儲器中的所需存儲空間量。
【專利附圖】

【附圖說明】
[0051]圖1是示出根據(jù)第一實施例的用于驅(qū)動行進波型超聲馬達2的半導(dǎo)體集成電路I的配置的圖。
[0052]圖2是示出作為根據(jù)圖1中所示的第一實施例的半導(dǎo)體集成電路I中的第二功能模塊Ig的驅(qū)動脈沖輸出生成電路的配置的圖。
[0053]圖3是解釋用于計算作為用于調(diào)整根據(jù)圖2所示的第一實施例的半導(dǎo)體集成電路I中的超聲馬達的驅(qū)動脈沖輸出信號的改變定時的計數(shù)器14的計數(shù)值的上升設(shè)定值和下降設(shè)定值的過程的圖。
[0054]圖4是示出在圖2中所示的第一實施例的半導(dǎo)體集成電路I中的相位運算電路IA的相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)的比特配置的圖。
[0055]圖5是解釋與在圖2所示的第一實施例的半導(dǎo)體集成電路I中的相位運算電路IA的相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB中可設(shè)定的相位角改變值相對應(yīng)的寄存器設(shè)定值的圖。[0056]圖6是解釋根據(jù)圖2所示的第一實施例的相位運算電路IA中的數(shù)字加法電路102和數(shù)字減法電路103的數(shù)據(jù)校正功能的圖。
[0057]圖7是示出作為根據(jù)第二實施例的半導(dǎo)體集成電路I的第二功能模塊Ig的驅(qū)動脈沖輸出生成電路的另一配置的圖。
[0058]圖8A和圖8B是解釋當根據(jù)圖7中所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig不具有更新使能寄存器1G、更新定時控制寄存器1H、與電路II和更新定時控制電路IJ時將發(fā)生的操作的圖。
[0059]圖9A和圖9B是解釋當根據(jù)圖7中所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig不具有更新使能寄存器1G、更新定時控制寄存器1H、與電路II和更新定時控制電路IJ時將發(fā)生的操作的圖。
[0060]圖1OA和圖1OB是解釋由于根據(jù)圖7中所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig具有更新使能寄存器1G、更新定時控制寄存器1H、與電路II和更新定時控制電路IJ的事實而實現(xiàn)的正常操作行為的圖。
[0061]圖1IA和圖1lB是解釋當根據(jù)圖7中所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig不具有更新使能寄存器1G、更新定時控制寄存器1H、與電路II和更新定時控制電路IJ時將發(fā)生的操作的圖。
[0062]圖12A和圖12B是解釋由于根據(jù)圖7中所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig具有更新使能寄存器1G、更新定時控制寄存器1H、與電路II和更新定時控制電路IJ的事實而實現(xiàn)的正常操作行為的圖。
[0063]圖13是示出作為根據(jù)第三實施例的半導(dǎo)體集成電路I的第二功能模塊Ig的驅(qū)動脈沖輸出生成電路的另一配置的圖。
[0064]圖14是示出在本發(fā)明之前由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig的配置的圖。
[0065]圖15是用于解釋在圖14中所示的在本發(fā)明之前由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig的操作的圖。
[0066]圖16是解釋用于計算作為用于調(diào)整圖14中所示的在本發(fā)明之前由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig中的超聲馬達的驅(qū)動脈沖輸出信號的改變定時的計數(shù)器14的計數(shù)值的上升設(shè)定值和下降設(shè)定值的過程的圖。
【具體實施方式】
[0067]1.實施例的一般概要
[0068]首先，概況在此所公開的本發(fā)明的示例性實施例。在下面的示例性實施例的一般描述中，處于參考目的而在括號中給出的附圖中的附圖標記(數(shù)字)僅說明落在由附圖標記標識的組件的概念中的元件。
[0069][I]根據(jù)示例性實施例的半導(dǎo)體集成電路(I)包括中央處理單元(la)、內(nèi)置存儲器(lb、lc)和脈沖生成電路(Ig)(見圖1)。
[0070]脈沖生成電路(Ig)包括上升設(shè)定寄存器(10)、下降設(shè)定寄存器(11)、相位調(diào)整數(shù)據(jù)寄存器(1B)、周期數(shù)據(jù)寄存器(12)、相位運算電路(1A)、計數(shù)器(14)、第一比較器(17)、第二比較器(18)和脈沖生成器(19)。[0071]計數(shù)器(14)開始向上計數(shù),使其計數(shù)值從計數(shù)初始值(Nmini)開始遞增。
[0072]周期數(shù)據(jù)寄存器(12)將計數(shù)器所能向上計數(shù)到的計數(shù)最大值(Nmax)存儲為周期數(shù)據(jù)。
[0073]當在計數(shù)器(14)開始從計數(shù)初始值向上計數(shù)之后，計數(shù)器(14)的計數(shù)值已經(jīng)達到該計數(shù)最大值時，計數(shù)器(14)的計數(shù)值再次返回到計數(shù)初始值，并且計數(shù)器(14)重新開始向上計數(shù)。
[0074]上升設(shè)定寄存器(10)存儲計數(shù)器(14)的上升設(shè)定計數(shù)值，以使得由脈沖生成器(19)生成的脈沖輸出信號從低電平上升到高電平。
[0075]下降設(shè)定寄存器(11)存儲計數(shù)器(14)的下降設(shè)定計數(shù)值，以使得由脈沖生成器(19)生成的脈沖輸出信號從高電平下降到低電平。
[0076]響應(yīng)于由第一比較器檢測到的對在計數(shù)器的計數(shù)值和上升設(shè)定計數(shù)值之間發(fā)生的匹配的檢測，脈沖生成器使得脈沖輸出信號從低電平改變成高電平。
[0077]響應(yīng)于由第二比較器檢測到的對在計數(shù)器的計數(shù)值和下降設(shè)定計數(shù)值之間發(fā)生的匹配的檢測，脈沖生成器使得脈沖輸出信號從高電平改變成低電平。
[0078]相位調(diào)整數(shù)據(jù)寄存器(IB)存儲相位角改變值以用于進行由脈沖生成器(19)生成的脈沖輸出信號的定時調(diào)整。
[0079]脈沖生成電路(Ig)中的相位運算電路(IA)包括數(shù)字乘法電路(100)、數(shù)字除法電路(101)、數(shù)字加法電路(102 )和數(shù)字減法電路(103 )。
[0080]數(shù)字乘法電路(100)通過執(zhí)行存儲在相位調(diào)整數(shù)據(jù)寄存器(IB)中的相位角改變值與存儲在周期數(shù)據(jù)寄存器(12)中的計數(shù)最大值(Nmax)的乘法來生成乘法輸出信號(圖3，S400)。
[0081]數(shù)字除法電路(101)通過使來自數(shù)字乘法電路(100)的乘法輸出信號除以一個周期的相位角(360度)來生成除法輸出信號(圖3 ;S500)。
[0082]數(shù)字加法電路(102)能夠?qū)碜詳?shù)字除法電路(101)的除法輸出信號與存儲在上升設(shè)定寄存器(10)中的上升設(shè)定計數(shù)值相加并且將該除法輸出信號與存儲在下降設(shè)定寄存器(11)中的下降設(shè)定計數(shù)值相加(圖3 ;S600)。
[0083]由數(shù)字加法電路執(zhí)行的加法生成使相位延遲相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值。
[0084]數(shù)字減法電路(103)能夠從存儲在上升設(shè)定寄存器(10)中的上升設(shè)定計數(shù)值中減去來自數(shù)字除法電路(101)的除法輸出信號并且從存儲在下降設(shè)定寄存器(11)中的下降設(shè)定計數(shù)值中減去該除法輸出信號(圖3 ;S600)。
[0085]特征在于，由數(shù)字減法電路執(zhí)行的減法生成使相位提前相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值(見圖2)。
[0086]根據(jù)上述實施例，可以降低對于脈沖輸出信號的定時調(diào)整而要由中央處理單元(CPU)執(zhí)行的計算量或者內(nèi)置存儲器的所需存儲空間量。
[0087]在優(yōu)選實施例中，特征在于由脈沖生成器(19)生成的脈沖輸出信號能夠驅(qū)動馬達
(2)(見圖1)。
[0088]在另一優(yōu)選實施例中，特征在于可由脈沖生成器(19)生成的脈沖輸出信號驅(qū)動的馬達(2)是超聲馬達(見圖1)。[0089]在又一優(yōu)選實施例中，特征在于，當由數(shù)字加法電路(102)執(zhí)行加法所得到的加法輸出信號變得大于計數(shù)最大值(Nmax)時，數(shù)字加法電路(102)通過從加法輸出信號中減去計數(shù)最大值來生成校正的加法輸出信號(見圖2)。
[0090]在更優(yōu)選實施例中，特征在于，當由數(shù)字減法電路(103)執(zhí)行的減法所得到的減法輸出信號變得小于計數(shù)初始值(Nmini)時，數(shù)字減法電路生成與減法輸出信號的絕對值相對應(yīng)的校正的減法輸出信號(見圖2)。
[0091]在另一更優(yōu)選實施例中，脈沖生成電路中的相位運算電路(IA)進一步包括復(fù)用器(104)和周期超限校正電路(105)。
[0092]將來自數(shù)字加法電路的加法輸出信號和來自數(shù)字減法電路的減法輸出信號分別供應(yīng)到復(fù)用器(104)的第一輸入端子和第二輸入端子。
[0093]將復(fù)用器(104)的輸出信號輸入到周期超限校正電路(105)的輸入端子。
[0094]特征在于，周期超限校正電路(105)具有數(shù)據(jù)校正功能，以避免響應(yīng)于來自相位運算電路(IA)的輸出端子(OUT)的運算輸出信號而由脈沖生成器(19)生成的脈沖輸出信號的低電平或高電平脈沖時段超過相位角的一個周期(360度)(見圖2)。
[0095]在又一更優(yōu)選實施例中，脈沖生成電路(Ig)進一步包括第一選擇器(1E)、第二選擇器(1F)、第一觸發(fā)器(15)、第二觸發(fā)器(16)、第三觸發(fā)器(IC)和第四觸發(fā)器(1D)。
[0096]將新的上升設(shè)定計數(shù)值從相位運算電路(IA)的輸出端子(OUT)供應(yīng)到第三觸發(fā)器(IC)的輸入端子，并且將新的下降設(shè)定計數(shù)值從相位運算電路(IA)的輸出端子(OUT)供應(yīng)到第四觸發(fā)器(ID)的輸入端子。
[0097]可以將存儲在上升設(shè)定寄存器(10)中的上升設(shè)定計數(shù)值和存儲在下降設(shè)定寄存器(11)中的下降設(shè)定計數(shù)值分別供應(yīng)到第一選擇器(IE)的第一輸入端子和第二選擇器(IF)的第一輸入端子。
[0098]可以將來自第三觸發(fā)器(IC)的輸出端子的新的上升設(shè)定計數(shù)值和來自第四觸發(fā)器(ID)的輸出端子的新的下降設(shè)定計數(shù)值分別供應(yīng)到第一選擇器(IE)的第二輸入端子和第二選擇器(IF)的第二輸入端子。
[0099]可以將輸出到第一選擇器(IE)的輸出端子的存儲在上升設(shè)定寄存器(10)中的上升設(shè)定計數(shù)值和來自第三觸發(fā)器(IC)的輸出端子的新的上升設(shè)定計數(shù)值供應(yīng)到第一觸發(fā)器(15)的輸入端子。
[0100]可以將輸出到第二選擇器(IF)的輸出端子的存儲在下降設(shè)定寄存器(11)中的下降設(shè)定計數(shù)值和來自第四觸發(fā)器(ID)的輸出端子的新的下降設(shè)定計數(shù)值供應(yīng)到第二觸發(fā)器(16)的輸入端子。
[0101]第一觸發(fā)器(15)的輸出端子和第二觸發(fā)器(16)的輸出端子分別耦合到第一比較器(17)的第一輸入端子和第二比較器(18)的第一輸入端子。
[0102]特征在于，計數(shù)器(14)的計數(shù)值被供應(yīng)到第一比較器(17)的第二輸入端子和第二比較器(18)的第二輸入端子(見圖2)。
[0103]在另一更優(yōu)選實施例中，特征在于，具有作為最高有效位的符號比特的以十六進制給出的相位角改變值被存儲在相位調(diào)整數(shù)據(jù)寄存器(IB)中(見圖5)。
[0104]在又一更優(yōu)選實施例中，特征在于，中央處理單元(Ia)通過執(zhí)行存儲在內(nèi)置存儲器(lb、lc)中的用于馬達(2)的控制軟件來將以十六進制給出的相位角改變值存儲在相位調(diào)整數(shù)據(jù)寄存器(IB)中(見圖2)。
[0105]在具體實施例中，脈沖生成電路(Ig)進一步包括第五觸發(fā)器(13)。
[0106]存儲在周期數(shù)據(jù)寄存器(12)中的計數(shù)最大值(Nmax)被供應(yīng)到第五觸發(fā)器(13)的輸入端子，并且第五觸發(fā)器的輸出端子耦合到計數(shù)器(14)。
[0107]特征在于，響應(yīng)于更新使能信號，當已經(jīng)供應(yīng)到第一、第二和第五觸發(fā)器(15、16、
13)中的每一個的控制端子時，第一、第二和第五觸發(fā)器分別存儲來自第一選擇器(IE)的輸出端子的設(shè)定值、來自第二選擇器(IF)的輸出端子的設(shè)定值以及周期數(shù)據(jù)寄存器(12)中的設(shè)定值(見圖2)。
[0108]在另一具體實施例中，脈沖生成電路(Ig)進一步包括與電路(II)和更新定時控制電路(IJ)。
[0109]經(jīng)由與電路(II)的第一輸入端子和輸出端子，將更新使能信號傳送到第一、第二和第五觸發(fā)器(15、16、13)中的每一個的控制端子。
[0110]將第一比較器(17)的輸出信號和第二比較器(18)的輸出信號分別供應(yīng)到更新定時控制電路(IJ)的第一輸入端子和第二輸入端子。
[0111]將第一觸發(fā)器(15)的輸出信號、第二觸發(fā)器(16)的輸出信號和第三觸發(fā)器(13)的輸出信號分別供應(yīng)到更新定時控制電路(IJ)的第三輸入端子、第四輸入端子和第五輸入端子。
[0112]特征在于，更新定時控制電路(IJ)生成供應(yīng)到與電路(II)的第二輸入端子的屏蔽信號(mask signal)，并且該屏蔽信號防止由脈沖生成器(19)生成的脈沖輸出信號具有異常長的高電平時段和異常短的低電平時段(見圖7)。
[0113]在最具體的實施例中，脈沖生成電路(Ig)進一步包括第二上升設(shè)定寄存器(10_2)、第二下降設(shè)定寄存器(11_2)、第三比較器(17_2)、第四比較器(18_2)以及第二脈沖生成器(19_2)。
[0114]第二上升設(shè)定寄存器(10_2)存儲計數(shù)器(14)的第二上升設(shè)定計數(shù)值，以使得由第二脈沖生成器(19_2)生成的第二脈沖輸出信號從低電平上升到高電平。
[0115]第二下降設(shè)定寄存器(11_2)存儲計數(shù)器(14)的第二下降設(shè)定計數(shù)值，以使得由第二脈沖生成器(19_2)生成的第二脈沖輸出信號從高電平下降到低電平。
[0116]響應(yīng)于由第三比較器檢測到的對在計數(shù)器的計數(shù)值和第二上升設(shè)定計數(shù)值之間出現(xiàn)的匹配的檢測，第二脈沖生成器使得第二脈沖輸出信號從低電平改變成高電平。
[0117]特征在于，響應(yīng)于由第四比較器檢測到的對在計數(shù)器的計數(shù)值和第二下降設(shè)定計數(shù)值之間出現(xiàn)的匹配的檢測，第二脈沖生成器使得第二脈沖輸出信號從高電平改變成低電平(圖13)。
[0118][2]另一方面的示例性實施例是半導(dǎo)體集成電路(I)的操作方法，該半導(dǎo)體集成電路(I)包括中央處理單元(la)、內(nèi)置存儲器(lb、lc)和脈沖生成電路(lg)。
[0119]脈沖生成電路(Ig)包括上升設(shè)定寄存器(10)、下降設(shè)定寄存器(11)、相位調(diào)整數(shù)據(jù)寄存器(1B)、周期數(shù)據(jù)寄存器(12)、相位運算電路(1A)、計數(shù)器(14)、第一比較器(17)、第二比較器(18)和脈沖生成器(19)。
[0120]計數(shù)器(14)開始向上計數(shù),使其計數(shù)值從計數(shù)初始值(Nmini)開始遞增。
[0121]周期數(shù)據(jù)寄存器(12)將計數(shù)器計數(shù)所能向上計數(shù)到的計數(shù)最大值(Nmax)存儲為周期數(shù)據(jù)。
[0122]當在計數(shù)器(14)開始從計數(shù)初始值向上計數(shù)后，計數(shù)器(14)的計數(shù)值達到該計數(shù)最大值時，計數(shù)器(14)的計數(shù)值再次返回到計數(shù)初始值，并且計數(shù)器(14)重新開始向上計數(shù)。
[0123]上升設(shè)定寄存器(10)存儲計數(shù)器(14)的上升設(shè)定計數(shù)值，以使得由脈沖生成器(19)生成的脈沖輸出信號從低電平上升到高電平。
[0124]下降設(shè)定寄存器(11)存儲計數(shù)器(14)的下降設(shè)定計數(shù)值，以使得由脈沖生成器
(19)生成的脈沖輸出信號從高電平下降到低電平。
[0125]響應(yīng)于由第一比較器檢測到的對在計數(shù)器的計數(shù)值和上升設(shè)定計數(shù)值之間發(fā)生的匹配的檢測，脈沖生成器使得脈沖輸出信號從低電平改變成高電平。
[0126]響應(yīng)于由第二比較器檢測到的對在計數(shù)器的計數(shù)值和下降設(shè)定計數(shù)值之間發(fā)生的匹配的檢測，脈沖生成器使脈沖輸出信號從高電平改變成低電平。
[0127]相位調(diào)整數(shù)據(jù)寄存器(IB)存儲相位角改變值，以用于對由脈沖生成器(19)生成的脈沖輸出信號的定時調(diào)整。
[0128]脈沖生成電路(Ig)中的相位運算電路(1A)包括數(shù)字乘法電路(100)、數(shù)字除法電路(101)、數(shù)字加法電路(102 )和數(shù)字減法電路(103 )。
[0129]數(shù)字乘法電路(100)通過執(zhí)行存儲在相位調(diào)整數(shù)據(jù)寄存器(IB)中的相位角改變值與存儲在周期數(shù)據(jù)寄存器(12)中的計數(shù)最大值(Nmax)的乘法來生成乘法輸出信號(圖3 ;S400)。
[0130]數(shù)字除法電路(101)通過使來自數(shù)字乘法電路(100)的乘法輸出信號除以用于一個周期的相位角(360度)來生成除法輸出信號(圖3 ;S500)。
[0131]數(shù)字加法電路(102)能夠?qū)碜詳?shù)字除法電路(101)的除法輸出信號與存儲在上升設(shè)定寄存器(10)中的上升設(shè)定計數(shù)值相加，并且將該除法輸出信號與存儲在下降設(shè)定寄存器(11)中的下降設(shè)定計數(shù)值相加(圖3 ;S600)。
[0132]由數(shù)字加法電路執(zhí)行的加法生成使相位延遲相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值。
[0133]數(shù)字減法電路(103)能夠從存儲在上升設(shè)定寄存器(10)中的上升設(shè)定計數(shù)值中減去來自數(shù)字除法電路(101)的除法輸出信號，并且從存儲在下降設(shè)定寄存器(11)中的下降設(shè)定計數(shù)值中減去該除法輸出信號(圖3 ;S600)。
[0134]特征在于，由數(shù)字減法電路執(zhí)行的減法生成使相位提前相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值(見圖2)。
[0135]根據(jù)上述實施例，能夠降低對于脈沖輸出信號的定時調(diào)整而要由中央處理單元(CPU)執(zhí)行的計算量或者內(nèi)置存儲器的所需存儲空間量。
[0136]2.關(guān)于實施例的細節(jié)
[0137]然后，將更詳細地描述實施例。在用于解釋用于實現(xiàn)本發(fā)明的優(yōu)選實施例的所有附圖中，對于具有與先前附圖中的組件相同功能的組件指配相同的附圖標記并省略其重復(fù)描述。
[0138]第一實施例
[0139]〈〈半導(dǎo)體集成電路的配置〉〉[0140]圖1是示出根據(jù)第一實施例的用于驅(qū)動行進波型超聲馬達2的半導(dǎo)體集成電路I的配置的圖。
[0141]如圖1所示，配置為微控制器單元(MCU)的半導(dǎo)體集成電路I包括中央處理單元(CPU)la、只讀存儲器(ROM)lb、隨機存取存儲器(RAM)lc、內(nèi)部高速總線Id、總線控制器le、第一功能模塊If和第二功能模塊lg。
[0142]中央處理單元(CPU)Ia通過執(zhí)行存儲在只讀存儲器(ROM)Ib中的軟件來實現(xiàn)半導(dǎo)體集成電路I的各種功能。該只讀存儲器(ROM) Ib可以是例如片上閃存非易失性存儲器。
[0143]中央處理單元(CPU) Ia經(jīng)由內(nèi)部高速總線Id來接入隨機存取存儲器(RAM) lc，并且該隨機存取存儲器(RAM) Ic用作用于中央處理單元(CPU) Ia的工作存儲區(qū)。
[0144]當中央處理單元(CPU) Ia接入耦合到未示出的外部總線的外部設(shè)備時，總線控制器Ie用作掩蔽(hide)接入時延的設(shè)備。因此，總線控制器Ie將經(jīng)由高速總線Id向其供應(yīng)的要由中央處理單元(CPU) Ia接入的地址輸出到未示出的外部總線，并且具有用于存儲來自外部總線的數(shù)據(jù)的內(nèi)置緩沖存儲器。
[0145]第一功能模塊If是配置有硬件宏的IP核心，諸如中斷控制器(I⑶)、數(shù)據(jù)傳輸控制器(DTC)和直接存儲器接入控制器(DMAC)。此外，第一功能模塊If包括耦合到低速內(nèi)部外圍總線的數(shù)據(jù)閃存、看門狗定時器(WDT)、周期性冗余校驗?zāi)K(CRC)、計時器(TMR)和A/D轉(zhuǎn)換器，該低速內(nèi)部外圍總線進而經(jīng)由數(shù)據(jù)傳輸控制器(DTC)和直接存儲器訪問控制器(DMAC)耦合到內(nèi)部高速總線Id。中斷控制器(ICU)負責(zé)處理從半導(dǎo)體集成電路I的內(nèi)部和外部的各種外圍模塊到中央處理單元(CPU) Ia的中斷。
[0146]第二功能模塊Ig是根據(jù)第一實施例的半導(dǎo)體集成電路I的硬件宏特性。驅(qū)動脈沖輸出生成電路生成施加到用于 驅(qū)動行進波型超聲馬達2的轉(zhuǎn)子的定子的多個電致伸縮元件的驅(qū)動脈沖輸出信號Φ1、Φ2、Φ3、Φ4。在該根據(jù)圖1所示的第一實施例的半導(dǎo)體集成電路I的不例中，驅(qū)動脈沖輸出信號φ?、Φ 2> Φ3、Φ4是相位彼此不同的4相信號。
[0147]?驅(qū)動脈沖輸出生成電路的配置>>
[0148]圖2是示出作為根據(jù)圖1所示的第一實施例的半導(dǎo)體集成電路I中的第二功能模塊Ig的驅(qū)動脈沖輸出生成電路的配置的圖。
[0149]如圖2所示，驅(qū)動脈沖輸出生成電路Ig被配置有用于上升設(shè)定的第一寄存器10、用于下降設(shè)定的第二寄存器、用于設(shè)定周期數(shù)據(jù)的第三寄存器12、第三觸發(fā)器(FF) 13和計數(shù)器14，如在圖14中所示的在本發(fā)明之前由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig的情況。驅(qū)動脈沖輸出生成電路Ig進一步被配置有第一觸發(fā)器(FF) 15、第二觸發(fā)器(FF)16、第一比較器17、第二比較器18和脈沖生成器19，如在圖14所示的在本發(fā)明之前由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig的情況。
[0150]此外，驅(qū)動脈沖輸出生成電路Ig包括相位運算電路1Α、第四寄存器1Β、第四觸發(fā)器(FF) 1C、第五觸發(fā)器(FF) 1D、第一選擇器IE和第二選擇器1F，這是在圖14中所示的在本發(fā)明之前由本發(fā)明人等驗證的驅(qū)動脈沖輸出生成電路Ig中所不包括的。
[0151]計數(shù)器14被配置成響應(yīng)于未示出的時鐘信號來向上計數(shù)16比特計數(shù)值。更具體地說，可以通過在第三寄存器12中設(shè)定的周期數(shù)據(jù)來設(shè)定使計數(shù)器14從其設(shè)定為的向上計數(shù)的計數(shù)初始值Nmini,例如O,以及使計數(shù)器14所能向上計數(shù)到的計數(shù)最大值Nmax。
[0152]因此，計數(shù)器14開始從設(shè)定成O的計數(shù)初始值Nmini向上計數(shù)并切執(zhí)行向上計數(shù)。當其計數(shù)值已經(jīng)達到通過第三寄存器12所保持的周期數(shù)據(jù)設(shè)定的計數(shù)最大值Nmax時，計數(shù)值再次返回到O的計數(shù)初始值Nmini，并且響應(yīng)于時鐘信號來執(zhí)行向上計數(shù)。
[0153]在第三寄存器12中設(shè)定的周期數(shù)據(jù)是16比特，16比特數(shù)據(jù)可以被存儲在第三觸發(fā)器(FF) 13中，并且計數(shù)器14的計數(shù)值也是16比特。因此，16比特數(shù)據(jù)可以被分別存儲在第一觸發(fā)器(FF)15和第二觸發(fā)器(FF)16中。第一比較器17和第二比較器18檢測在兩個16比特數(shù)據(jù)的輸入信號之間的匹配或不匹配。
[0154]第二選擇器IF選擇存儲在第一寄存器10中的在脈沖輸出定時調(diào)整和改變之前的上升設(shè)定計數(shù)值或者存儲在第四觸發(fā)器(FF) IC中的在脈沖輸出定時調(diào)整和改變之后的上升設(shè)定計數(shù)值，并且響應(yīng)于更新使能信號而將其存儲到第一觸發(fā)器(FF) 15中。
[0155]第一選擇器IE選擇存儲在第二寄存器11中的在脈沖輸出定時調(diào)整和改變之前的下降設(shè)定計數(shù)值或者存儲在第五觸發(fā)器(FF) ID中的在脈沖輸出定時調(diào)整和改變之后的下降設(shè)定計數(shù)值，并且響應(yīng)于更新使能信號而將其存儲到第二觸發(fā)器(FF) 16中。
[0156]此外，響應(yīng)于更新使能信號，將通過由在第三寄存器12中設(shè)定的周期數(shù)據(jù)所設(shè)定的計數(shù)最大值Nmax存儲到第三觸發(fā)器(FF) 13中。
[0157]當計數(shù)器14執(zhí)行從O的計數(shù)初始值Nmini開始的向上計數(shù)時,第一比較器17檢測到在由計數(shù)器14輸出的計數(shù)值與存儲在第一觸發(fā)器(FF)15中的上升設(shè)定值之間出現(xiàn)匹配。從第一比較器17的輸出端子生成上升命令信息。響應(yīng)于該上升命令信息，脈沖生成器19使得其輸出端子Tout處的驅(qū)動脈沖輸出信號從低電平改變成高電平。
[0158]當計數(shù)器14繼續(xù)向上計數(shù)時，第二比較器18檢測到在由計數(shù)器14輸出的計數(shù)值與存儲在第二觸發(fā)器(FF)16中的下降設(shè)定值之間發(fā)生匹配。從第二比較器18的輸出端子生成下降命令信息。響應(yīng)于該下降命令信息，脈沖生成器19使得其輸出端子Tout處的驅(qū)動脈沖輸出信號從高電平改變成低電平。
[0159]在計數(shù)器14進一步繼續(xù)向上計數(shù)的同時，當計數(shù)器14輸出的計數(shù)值已經(jīng)達到通過第三觸發(fā)器(FF) 13所保持的周期數(shù)據(jù)設(shè)定的計數(shù)最大值Nmax時，計數(shù)值再次返回到O的計數(shù)初始值Nmini，并且計數(shù)器響應(yīng)于時鐘信號執(zhí)行向上計數(shù)。
[0160]用于脈沖輸出信號的定時調(diào)整的相位角改變值被存儲在作為相位調(diào)整數(shù)據(jù)寄存器的第四寄存器IB中。
[0161]將存儲在作為相位調(diào)整數(shù)據(jù)寄存器的第四寄存器IB中的用于脈沖輸出信號的定時調(diào)整的相位角改變值供應(yīng)到相位運算電路IA的第一輸入端子Ini。將周期數(shù)據(jù)供應(yīng)到相位運算電路IA的第二輸入端子In2，周期數(shù)據(jù)即存儲在作為周期數(shù)據(jù)寄存器的第三寄存器12中的計數(shù)最大值Nmax。將存儲在作為上升設(shè)定寄存器的第一寄存器10中的上升設(shè)定計數(shù)值和存儲在作為下降設(shè)定寄存器的第二寄存器11中的下降設(shè)定計數(shù)值供應(yīng)到相位運算電路IA的第三輸入端子In3。
[0162]然后，相位運算電路IA對于在第一輸入端子Inl處接收到的相位角改變值、周期數(shù)據(jù)(即在第二輸入端子In2處接收到的計數(shù)最大值Nmax)以及在第三輸入端子In3處接收到的上升/下降設(shè)定計數(shù)值來執(zhí)行算術(shù)運算，由此計算對于脈沖輸出信號的定時調(diào)整所需要的計數(shù)器14的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值。即，相位運算電路IA從其輸出端子OUT輸出計算結(jié)果，該計算結(jié)果與通過圖16描述的過程所計算的結(jié)果相同。從相位運算電路IA的輸出端子OUT生成的新的上升設(shè)定計數(shù)值被存儲到第四觸發(fā)器(FF) IC中，并且從相位運算電路IA的輸出端子OUT生成的新的下降設(shè)定計數(shù)值被存儲到第五觸發(fā)器(FF) ID 中。
[0163]?相位運算電路的硬件配置>>
[0164]在圖2的下部中，示出了包括在作為圖2的上部中的第二功能模塊Ig的驅(qū)動脈沖輸出生成電路中的相位運算電路IA的硬件配置。
[0165]如圖2的下部中所示，相位運算電路IA包括以硬件配置的數(shù)字乘法電路100、數(shù)字除法電路101、數(shù)字加法電路102、數(shù)字減法電路103、復(fù)用器(MUX) 104和周期超限校正電路 105。
[0166]數(shù)字乘法電路100執(zhí)行在第一輸入端子Inl處接收到的相位角改變值與周期數(shù)據(jù)的乘法，該周期數(shù)據(jù)即在第二輸入端子In2處接收到的計數(shù)最大值Nmax。即，將存儲在作為相位調(diào)整數(shù)據(jù)寄存器的第四寄存器IB中的用于脈沖輸出信號的定時調(diào)整的相位角改變值供應(yīng)到數(shù)字乘法電路100的第一輸入端子Inl，并且將周期數(shù)據(jù)，即存儲在作為周期數(shù)據(jù)寄存器的第三寄存器12中的計數(shù)最大值Nmax，供應(yīng)到數(shù)字乘法電路100的第二輸入端子In2。作為該數(shù)字乘法電路100，可以使用最簡單的乘法器；可以使用其他硬件，諸如使用例如進位存儲加法器、Wallance樹或Booth的算法的技術(shù)的高速乘法器。
[0167]將來自數(shù)字乘法電路100的乘法輸出信號供應(yīng)到數(shù)字除法電路101的第一輸入端子，并且向其第二輸入端子供應(yīng)有一個周期的360度的相位角。作為該數(shù)字除法電路101，可以使用最簡單的除法器；可以使用其他硬件，諸如使用例如進位存儲加法器技術(shù)的高速除法器。
[0168]將來自數(shù)字除法電路101的除法輸出信號供應(yīng)到數(shù)字加法電路102的第一輸入端子和數(shù)字減法電路103的第一輸入端子。而且，將存儲在第一寄存器10和第二寄存器11中的上升設(shè)定計數(shù)值和下降設(shè)定 計數(shù)值分別供應(yīng)到數(shù)字加法電路102的第二輸入端子和數(shù)字減法電路103的第二輸入端子。因此，從數(shù)字加法電路102的加法輸出端子生成加法輸出信號，該加法輸出信號是通過使來自數(shù)字除法電路101的除法輸出信號與上升設(shè)定計數(shù)值/下降設(shè)定計數(shù)值相加得到的。而且，從數(shù)字減法電路103的減法輸出端子生成減法輸出信號，該減法輸出信號是通過從上升設(shè)定計數(shù)值/下降設(shè)定計數(shù)值中減去來自數(shù)字除法電路101的除法輸出信號得到的。在上溢(overflow)出現(xiàn)的情況下，即，在由數(shù)字加法電路102生成的加法輸出信號變得大于計數(shù)器14的計數(shù)最大值Nmax的情況下，數(shù)字加法電路102具有用于避免這樣的上溢的數(shù)據(jù)校正功能,如稍后將描述的。在下溢(underflow)出現(xiàn)的情況下，即，在由數(shù)字減法電路103生成的減法輸出信號變得小于計數(shù)器14的計數(shù)初始值Nmini的情況下，數(shù)字減法電路103具有用于避免這樣的下溢的數(shù)據(jù)校正功能，如稍后將描述的。
[0169]將命令調(diào)整的方向的信號供應(yīng)到復(fù)用器(MUX) 104的選擇控制輸入端子。向復(fù)用器(MUX) 104的第一和第二輸入端子分別供應(yīng)來自數(shù)字加法電路102的加法輸出信號和來自數(shù)字減法電路103的減法輸出信號。更具體地說，當使用于驅(qū)動超聲馬達的驅(qū)動脈沖輸出信號的相位延遲存儲在相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB中的相位角改變值時，根據(jù)命令調(diào)整的方向的信號，復(fù)用器(MUX) 104將在其第一輸入端子處接收到的來自數(shù)字加法電路102的加法輸出信號輸出到其輸出端子。相反，當使用于驅(qū)動超聲馬達的驅(qū)動脈沖輸出信號的相位提前存儲在相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB中的相位角改變值時，根據(jù)命令調(diào)整的方向的信號，復(fù)用器(MUX) 104將在其第二輸入端子處接收到的來自數(shù)字減法電路103的減法輸出信號輸出到其輸出端子。
[0170]將復(fù)用器(MUX)104的輸出信號供應(yīng)到周期超限校正電路105的輸入端子。該周期超限校正電路105具有數(shù)據(jù)校正功能，以避免響應(yīng)于來自相位運算電路IA的輸出端子OUT的運算輸出信號而在脈沖生成器(19)的輸出端子Tout處生成的驅(qū)動脈沖輸出信號的低電平或高電平時段超過一個周期360度。
[0171]?用于計算上升設(shè)定值和下降設(shè)定值的過程>>
[0172]圖3是解釋用于計算作為用于調(diào)整根據(jù)圖2所示的第一實施例的半導(dǎo)體集成電路I中的超聲馬達的驅(qū)動脈沖輸出信號的改變定時的調(diào)整的計數(shù)器14的計數(shù)值的上升設(shè)定值和下降設(shè)定值的過程的圖。
[0173]在圖3中的第一步驟S400處，數(shù)字乘法電路100執(zhí)行作為計數(shù)器14的計數(shù)值的計數(shù)最大值MAX與用于定時調(diào)整的相位角改變值的乘法，該計數(shù)最大值MAX與在周期數(shù)據(jù)寄存器(第三寄存器)12中設(shè)定的周期數(shù)據(jù)相對應(yīng)，該用于定時調(diào)整的相位角改變值被存儲在相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB中。此時，由16比特的二進制數(shù)表示計數(shù)器14的計數(shù)最大值MAX，并且由十進制數(shù)表示相位角改變值。通過該第一步驟S400處的乘法來計算第一計算值。
[0174]在圖3中提出的下一步驟S500處，數(shù)字除法電路101使在第一步驟S400處計算的第一計算值除以一個周期的360度的相位角。通過步驟S500處的除法，計算期望相位角改變所需要的計數(shù)器14的改變的計數(shù)值。還用16比特的二進制數(shù)來表示該計數(shù)器14的計數(shù)值。
[0175]在圖3中提出的另一步驟S600處，當使相位延遲相位角改變值時，數(shù)字加法電路102執(zhí)行將在步驟S500處計算 的期望相位角改變所需要的計數(shù)器14的改變的計數(shù)值與在相位角改變之前在第一寄存器10中現(xiàn)在設(shè)定的用于上升設(shè)定的計數(shù)器14的計數(shù)設(shè)定值相力口。此外，在該步驟S600處，加法電路102執(zhí)行將在步驟S500處計算的期望相位角改變所需要的計數(shù)器14的改變的計數(shù)值與在相位角改變之前在第二寄存器11中現(xiàn)在設(shè)定的用于下降設(shè)定的計數(shù)器14的計數(shù)設(shè)定值相加。因此，通過步驟S600處的加法，對于計數(shù)器14，計算驅(qū)動脈沖輸出信號的期望改變定時調(diào)整所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值。
[0176]在圖3中提出的又一步驟S600處，當使相位提前相位角改變值時，數(shù)字減法電路103執(zhí)行從在相位角改變之前在第一寄存器10中現(xiàn)在設(shè)定的用于上升設(shè)定的計數(shù)器14的計數(shù)設(shè)定值中減去在步驟S500處計算的期望相位角改變所需要的計數(shù)器14的改變的計數(shù)值的減法。此外，在該步驟S600處，減法電路103執(zhí)行從在相位角改變之前在第二寄存器11中現(xiàn)在設(shè)定的用于下降設(shè)定的計數(shù)器14的計數(shù)設(shè)定值中減去在步驟S500處計算的期望相位角改變所需要的計數(shù)器14的改變的計數(shù)值的減法。因此，通過步驟S600處的減法，對于計數(shù)器14，計算驅(qū)動脈沖輸出信號的期望改變定時調(diào)整所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值。
[0177]在圖3所示的用于計算用于第一實施例的半導(dǎo)體集成電路I的上升設(shè)定值和下降設(shè)定值的過程中，當與圖16中所示的用于計算用于在本發(fā)明之前由本發(fā)明人等驗證的半導(dǎo)體集成電路I的上升設(shè)定值和下降設(shè)定值的過程相比時，在第一步驟S400中執(zhí)行乘法，并且在下一步驟S500中執(zhí)行除法。
[0178]在圖16所示的在本發(fā)明之前由本發(fā)明人等驗證的用于計算上升設(shè)定值和下降設(shè)定值的過程中，在第一步驟SlOO中執(zhí)行除法并且在下一步驟S200中執(zhí)行乘法。結(jié)果，存在由于整數(shù)除法忽略了小數(shù)點后的數(shù)字而導(dǎo)致的運算精度減小的問題。為了解決該問題，需要執(zhí)行引起大量的算術(shù)運算的浮點除法。另一方面，在圖3所示的用于計算用于第一實施例的半導(dǎo)體集成電路I的上升設(shè)定值和下降設(shè)定值的過程中，僅通過簡單地顛倒以其執(zhí)行除法和乘法的順序，就能解決前述問題。
[0179]?相位調(diào)整數(shù)據(jù)寄存器的比特配置>>
[0180]圖4是示出在圖2中所示的第一實施例的半導(dǎo)體集成電路I中的相位運算電路IA的相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB的比特配置的圖。
[0181]如圖4所示，第一至第14比特b0至bl3是表示用于定時調(diào)整的相位角改變值的相位調(diào)整數(shù)據(jù)比特PA。第15比特bl4是用于任何目的未來使用的預(yù)留比特，并且第16比特bl5是調(diào)整值符號比特。特別地，當執(zhí)行使相位提前相位角改變值時，將第16比特bl5，即調(diào)整值符號比特，設(shè)定成“ I ”，并且當執(zhí)行使相位延遲相位角改變值時，將其設(shè)定成“O”。
[0182]?相位調(diào)整數(shù)據(jù)寄存器的寄存器設(shè)定>>
[0183]圖5是解釋與在圖2所示的第一實施例的半導(dǎo)體集成電路I中的相位運算電路IA的相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB中可設(shè)定的相位角改變值相對應(yīng)的寄存器設(shè)定值的圖。
[0184]最左列列出了角改變值；從左起第二列列出了乘以100的相位角改變值；從左起第三列列出了調(diào)整值符號比特的值，即第16比特bl5 ;并且最右列列出了與相位角改變值相對應(yīng)的在相位調(diào)整數(shù)據(jù)寄存器中設(shè)定的寄存器設(shè)定值。在從左起第二列中使相位角改變值乘以100的原因在于因為相 位角改變值應(yīng)當被精確地指定到小數(shù)點后第二位并且因為相位運算電路IA中的數(shù)字乘法電路100應(yīng)當被配置為整數(shù)乘法器而不是浮點乘法器。
[0185]第一示例是+90.00°的相位角改變值。該值乘以100，得到+9000。將該調(diào)整比特符號比特設(shè)定成“O”。在相位調(diào)整數(shù)據(jù)寄存器IB中設(shè)定用十六進制表示的2328h的寄存器設(shè)定值。為了將十進制數(shù)轉(zhuǎn)換成十六進制數(shù)，使十進制數(shù)除以16，得到的商再除以16，重復(fù)該過程直到得到商0，同時保留所有余數(shù)，并且以從最后一個余數(shù)開始到第一個的順序排列余數(shù)。因此，+9000的十進制數(shù)被如下轉(zhuǎn)換成十六進制數(shù)。
[0186]+9000 +16=562 得到余數(shù) 8
[0187]562 + 16=35 得到余數(shù) 2
[0188]35 + 16=2 得到余數(shù) 3
[0189]2 + 16=0 得到余數(shù) 2
[0190]通過由此以從下向上的順序進行排列所給出的四個余數(shù)，獲得十六進制數(shù)2328h。后綴h表示十六進制數(shù)。可以通過激活包括在個人計算機(PC)的操作系統(tǒng)OS的附件中的軟件“計算器”以及從“計算器類型”菜單中選擇數(shù)學(xué)計算器來執(zhí)行十進制數(shù)到十六進制數(shù)的轉(zhuǎn)換。
[0191]在圖5中，從正的相位角改變值(B卩，用于延遲相位的相位角改變值)計算最后列出的負的相位角改變值，如-90.00° (即用于提前相位的相位角改變值)。更具體地說，如下以二進制記數(shù)法表示+90.00°的正相位角改變值的十六進制數(shù)2328h。[0192]0010001100101000
[0193]為了計算用于負的相位角改變值-90.00°的寄存器設(shè)定值，使該二進制記數(shù)法的值的最高有效位從“0”改變?yōu)椤?I”。該最高有效位的改變與調(diào)整值符號比特，即，在圖4中所示的相位調(diào)整數(shù)據(jù)寄存器IB的第16比特bl5，的“I”(提前相位)和“0”(延遲相位)相對應(yīng)。
[0194]通過該最高有效位的改變，獲得下述二進制記數(shù)法的值。
[0195]1010001100101000
[0196]以十六進制將該二進制記數(shù)法的值表示為A328h。以該方式，獲得與-90.00°的負的相位角改變值相對應(yīng)的在相位調(diào)整數(shù)據(jù)寄存器IB中設(shè)定的寄存器設(shè)定值。
[0197]以與上述計算完全相同的方式來計算可以在相位調(diào)整數(shù)據(jù)寄存器IB中設(shè)定的寄存器設(shè)定值，該寄存器設(shè)定值與圖5中呈現(xiàn)的其他正負相位角改變值相對應(yīng)。
[0198]因此，在圖2中所示的第一實施例的半導(dǎo)體集成電路I中，在相位運算電路IA的相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB中存儲了如在圖5的最右列中呈現(xiàn)的十六進制寄存器設(shè)定值，以用于對驅(qū)動行進波型超聲馬達2的脈沖輸出信號的定時調(diào)整。S卩，在圖1所示的第一實施例的半導(dǎo)體集成電路I中，通過執(zhí)行存儲在只讀存儲器(ROM) Ib中的用于行進波型超聲馬達2的控制軟件，中央處理單元(CPU) Ia將十六進制寄存器設(shè)定值存儲到相位調(diào)整數(shù)據(jù)寄存器IB中。
[0199]?數(shù)字加法電路和數(shù)字減法電路的數(shù)據(jù)校正功能>>
[0200]圖6是解釋根據(jù)圖2所示的第一實施例的相位運算電路IA中的數(shù)字加法電路102和數(shù)字減法電路103的數(shù)據(jù)校 正功能的圖。
[0201]在一些情況下，通過圖3的用于計算用于第一實施例的半導(dǎo)體集成電路I的上升設(shè)定值和下降設(shè)定值的先前所述的過程，上溢可能發(fā)生，即，由數(shù)字加法電路102生成的加法輸出信號變得大于計數(shù)器14的計數(shù)最大值Nmax。在圖6中，計數(shù)值NI變得大于計數(shù)器14的計數(shù)最大值Nmax，這意味著上溢發(fā)生。在這樣的情況下，根據(jù)圖2中所示的第一實施例的相位運算電路IA中的數(shù)字加法電路102運用數(shù)據(jù)校正功能來避免該上溢。即，數(shù)字加法電路102通過從上溢計數(shù)值NI中減去計數(shù)最大值Nmax來生成校正的計數(shù)值N2。然后，相位運算電路IA將該校正的計數(shù)值N2存儲到第四觸發(fā)器(FF) IC中。
[0202]而且，在一些情況下，通過圖3的用于計算用于第一實施例的半導(dǎo)體集成電路I的上升設(shè)定值和下降設(shè)定值的過程，下溢可能發(fā)生，即，由數(shù)字減法電路103生成的減法輸出信號變得小于計數(shù)器14的計數(shù)初始值Nmini。在圖6中，計數(shù)值N3變得小于計數(shù)器14的計數(shù)初始值Nmini,這意味著下溢發(fā)生。在這樣的情況下,根據(jù)圖2中所示的第一實施例的相位運算電路IA中的數(shù)字減法電路103將校正的計數(shù)值N4生成為下溢計數(shù)值N3的負值的絕對值。然后，相位運算電路IA將該校正的計數(shù)值N4存儲到第五觸發(fā)器(FF) ID中。
[0203]?第一實施例的半導(dǎo)體集成電路的有益效果>>
[0204]根據(jù)上文參考圖1至圖6所述的第一實施例的半導(dǎo)體集成電路I，通過配置有硬件宏的相位運算電路IA來執(zhí)行用于對脈沖輸出信號的定時調(diào)整的運算處理。因此，能夠減少對于這樣的定時調(diào)整的要中央處理單元(CPU)執(zhí)行的計算量或內(nèi)置存儲器中的所需存儲空間量。
[0205]此外，根據(jù)參考圖1至圖6所述的第一實施例的半導(dǎo)體集成電路1，因為在相位運算電路IA中，數(shù)字乘法電路100在數(shù)字除法電路101之前，所以在除法之前執(zhí)行乘法。因此，能夠解決由于整數(shù)除法忽略小數(shù)點后的數(shù)字而導(dǎo)致的運算精度降低的問題?；蛘撸軌蚪鉀Q需要執(zhí)行引起大量算術(shù)運算的浮點除法的問題。
[0206]此外，根據(jù)參考圖1至圖6所述的第一實施例的半導(dǎo)體集成電路1，使相位角改變值乘以100，如在解釋與在相位調(diào)整數(shù)據(jù)寄存器IB中可設(shè)定的相位角改變值相對應(yīng)的寄存器設(shè)定值的圖5中，從左起第二列中所呈現(xiàn)的。因此，能夠?qū)⑾辔唤歉淖冎蹈_地指定到小數(shù)點后第二位，并且相位運算電路IA中的數(shù)字乘法電路100被配置為整數(shù)乘法器而不是浮點乘法器。
[0207]第二實施例
[0208]?驅(qū)動脈沖輸出生成電路的另一配置>>
[0209]圖7是示出作為根據(jù)第二實施例的半導(dǎo)體集成電路I的第二功能模塊Ig的驅(qū)動脈沖輸出生成電路的另一配置的圖。
[0210]根據(jù)圖7中所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig在下述方面不同于根據(jù)圖2所示的第一實施例的驅(qū)動脈沖輸出生成電路lg。
[0211]對根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig添加了更新使能寄存器1G、更新定時控制寄存器1H、與電路II以及更新定時控制電路1J，這是在根據(jù)圖2所示的第一實施例的驅(qū)動脈沖輸出生成電路Ig中所不包括的。
[0212]在根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig中，將來自更新使能寄存器IG的輸出端子的更新使能信號和來自更新定時控制電路IJ的輸出端子的定時信號分別供應(yīng)到與電路II的第一和第二輸入端子。當將高電平使能信號從更新定時控制寄存器IH供應(yīng)到更新定時控制電路IJ的控制輸入端子時，激活更新定時控制電路1J。因此，當將低電平禁止信號從更新定時控 制寄存器IH供應(yīng)到更新定時控制電路IJ的控制輸入端子時，停用更新定時控制電路1J。
[0213]將第一比較器17的輸出信號和第二比較器18的輸出信號供應(yīng)到更新定時控制電路IJ的第一和第二輸入端子。將第一觸發(fā)器(FF)15的輸出信號、第二觸發(fā)器(FF)16的輸出信號以及第三觸發(fā)器(FF) 13的輸出信號供應(yīng)到更新定時控制電路IJ的第三、第四和第五輸入端子。
[0214]此外，在根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig中，響應(yīng)于來自與電路II的輸出端子的高電平更新命令信號，第一觸發(fā)器(FF) 15、第二觸發(fā)器(FF) 16和第三觸發(fā)器(FF) 13存儲其相應(yīng)的更新計數(shù)值。
[0215]而且，在根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig中，相位運算電路IA被配置有以與圖2的下部中所示的相同排列的以硬件配置的數(shù)字乘法電路100、數(shù)字除法電路101、數(shù)字加法電路102、數(shù)字減法電路103、復(fù)用器(MUX) 104和周期超限校正電路 105。
[0216]?驅(qū)動脈沖輸出生成電路的操作>>
[0217]圖8A和8B是解釋當根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig不具有更新使能寄存器1G、更新定時控制寄存器1H、與電路II和更新定時控制電路IJ時將發(fā)生的操作的圖。
[0218]圖8A是解釋在通過相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB對相位角改變的操作之前，在沒有上述電路的情況下，根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig的操作的圖。
[0219]如圖8A所示，存儲在第一觸發(fā)器(FF) 15中的上升設(shè)定值接近在周期數(shù)據(jù)寄存器12中設(shè)定的使計數(shù)器14所能向上計數(shù)到的計數(shù)最大值Nmax。存儲在第二觸發(fā)器(FF) 16中的下降設(shè)定值接近計數(shù)器14從其向上計數(shù)的計數(shù)初始值Nmini。
[0220]響應(yīng)于在計數(shù)器14的計數(shù)值和存儲在第一觸發(fā)器(FF)15中的上升設(shè)定值之間出現(xiàn)的匹配，由脈沖生成器19生成的驅(qū)動脈沖輸出信號0 I從低電平改變成高電平。
[0221]此外，響應(yīng)于在計數(shù)器14的計數(shù)值和存儲在第二觸發(fā)器(FF) 16中的下降設(shè)定值之間出現(xiàn)的匹配，由脈沖生成器19生成的驅(qū)動脈沖輸出信號0 I從高電平改變成低電平。
[0222]因此，如在圖8A所示，由脈沖生成器19生成的驅(qū)動脈沖輸出信號小I的高電平時段橫跨兩個周期之間的周期邊界。
[0223]圖SB是解釋在通過相位調(diào)整數(shù)據(jù)寄存器(第四寄存器)IB對相位角改變的操作之后，在不具有上述電路的情況下，根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig的操作的圖。如圖8B所示，由脈沖生成器19生成的驅(qū)動脈沖輸出信號I’的低電平時段橫跨兩個周期之間的周期邊界。
[0224]如圖SB所示，存儲在第一觸發(fā)器(FF) 15中的上升設(shè)定值接近在周期數(shù)據(jù)寄存器12中設(shè)定的使計數(shù)器14所能向上計數(shù)到的計數(shù)最大值Nmax。存儲在第二觸發(fā)器(FF) 16中的下降設(shè)定值接近使計數(shù)器14從其向上計數(shù)的計數(shù)初始值Nmini。
[0225]響應(yīng)于在計數(shù)器14的計數(shù)值和存儲在第一觸發(fā)器(FF)15中的上升設(shè)定值之間發(fā)生的匹配，由脈沖生成器19生成的驅(qū)動脈沖輸出信號I’從低電平變?yōu)楦唠娖健?br> [0226]此外，響應(yīng)于在計數(shù)器14的計數(shù)值和存儲在第二觸發(fā)器(FF) 16中的下降設(shè)定值之間發(fā)生的匹配，由脈沖生成器19生成的驅(qū)動脈沖輸出信號I’從高電平變?yōu)榈碗娖健?br> [0227]因此，如在圖8B中所示，由脈沖生成器19生成的驅(qū)動脈沖輸出信號小I’的高電平時段位于一個周期的時段內(nèi)。
[0228]圖9A和圖9B是解釋當根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig不具有更新使能寄存器1G、更新定時控制寄存器1H、與電路II和更新定時控制電路IJ時將發(fā)生的操作的圖。
[0229]圖9A呈現(xiàn)了在圖8A中所呈現(xiàn)的在相位角改變的操作之前由脈沖生成器19生成的驅(qū)動脈沖輸出信號0 1、以及在圖8B中所呈現(xiàn)的在相位角改變的操作之后由脈沖生成器19生成的驅(qū)動脈沖輸出信號I’。如圖9A所示，在第二周期邊界上，使第一觸發(fā)器(FF)15中的上升設(shè)定值和第二觸發(fā)器(FF) 16中的下降設(shè)定值分別更新成存儲在第四觸發(fā)器(FF)IC中的改變的上升設(shè)定計數(shù)值和存儲在第五觸發(fā)器(FF) ID中的改變的下降設(shè)定計數(shù)值。
[0230]圖9B是呈現(xiàn)由于如在圖9A中所呈現(xiàn)的由于在第二周期邊界的定時附近更新第一觸發(fā)器(FF)15中的上升設(shè)定值和第二觸發(fā)器(FF)16中的下降設(shè)定值的事實而導(dǎo)致的由脈沖生成器19生成的信號從驅(qū)動脈沖輸出信號I切換成驅(qū)動脈沖輸出信號的行為的圖。
[0231]然而，如圖9B所示，產(chǎn)生了下述問題，其中，由脈沖生成器19生成的驅(qū)動脈沖輸出信號在第二周期邊界的定時附近具有異常長的高電平時段。結(jié)果，通過在本發(fā)明之前由本發(fā)明人等所進行的驗證還發(fā)現(xiàn)了下述問題，其中不能實現(xiàn)正常驅(qū)動超聲馬達2來運行，并且在最差的情況下，超聲馬達2可能由于過電流而崩潰。
[0232]相比之下，向包括在根據(jù)圖7的第二實施例的驅(qū)動脈沖輸出生成電路Ig中的更新定時控制電路IJ供應(yīng)來自第一比較器17的比較結(jié)果、來自第二比較器18的比較結(jié)果、第一觸發(fā)器(FF) 15中的上升設(shè)定值、第二觸發(fā)器(FF) 16中的下降設(shè)定值以及第三觸發(fā)器(FF) 13中的周期數(shù)據(jù)。因此，更新定時控制電路IJ將屏蔽信號提供到與電路II。屏蔽信號防止在使得由脈沖生成器19生成的驅(qū)動脈沖輸出信號具有異常長的高電平時段的這樣的定時處從驅(qū)動脈沖輸出信號Φ I切換到Φ I’。
[0233]更具體地說，更新定時控制電路IJ通過根據(jù)圖7所示的第二實施例的相位運算電路IA類似根據(jù)驅(qū)動脈沖輸出生成電路Ig的各種參數(shù)預(yù)測異常操作的出現(xiàn)，并且使驅(qū)動脈沖輸出信號的切換定時延遲一個周期。
[0234]圖1OA和圖1OB是解釋由于根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig具有更新使能寄存器1G、更新定時控制寄存器1H、與電路和更新定時控制電路IJ的事實而實現(xiàn)的正常操作行為的圖。
[0235]與圖9A類似，圖1OA呈現(xiàn)了在圖8A中所示的相位角改變的操作之前由脈沖生成器19生成的驅(qū)動脈沖輸出信號Φ 1、以及在圖SB中所示的相位角改變的操作之后由脈沖生成器19生成的驅(qū)動脈沖輸出信號Φ1’。然而，如圖1OA所示，在從第二周期邊界開始延遲一個周期的第三周期邊界上執(zhí)行更新。即，在第三周期邊界的更新定時中，將在第一觸發(fā)器(FF)15中的上升設(shè)定值和在第二觸發(fā)器(FF)16中的下降設(shè)定值分別更新成存儲在第四觸發(fā)器(FF)IC中的改變的上升設(shè)定計數(shù)值和存儲在第五觸發(fā)器(FF)ID中的改變的下降設(shè)定計數(shù)值。
[0236]圖1OB是呈現(xiàn)由于如圖1OA所示在第三周期邊界的定時附近更新第一觸發(fā)器(FF)15中的上升設(shè)定值和第二觸發(fā)器(FF)16中的下降設(shè)定值的事實而導(dǎo)致由脈沖生成器19生成的信號從驅(qū)動脈沖輸出信號Φ I切換成驅(qū)動脈沖輸出信號Φ1’的行為的圖。
[0237]圖1IA和圖1lB是解釋當根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig不具有更新使能寄存器1G、更新定時控制寄存器1H、與電路II和更新定時控制電路IJ時將發(fā)生的操作的圖。
[0238]圖1lA呈現(xiàn)了在相位角改變的操作之前由脈沖生成器19生成的驅(qū)動脈沖輸出信號Φ I以及在相位角改變的操作之后由脈沖生成器19生成的驅(qū)動脈沖輸出信號Φ1’。如圖1lA所示，由脈沖生成器19生成的驅(qū)動脈沖輸出信號Φ I和驅(qū)動脈沖輸出信號Φ I’的低電平時段橫跨兩個周期之間的周期邊界。
[0239]此外，如圖1lA所示，在第二周期邊界上，將第一觸發(fā)器(FF)15中的上升設(shè)定值和第二觸發(fā)器(FF)16中的下降設(shè)定值分別更新成存儲在第四觸發(fā)器(FF)IC中的改變的上升設(shè)定計數(shù)值和存儲在第五觸發(fā)器(FF) ID中的改變的下降設(shè)定計數(shù)值。
[0240]圖1lB是呈現(xiàn)由于如在圖1lA所呈現(xiàn)的在第二周期邊界的定時附近更新第一觸發(fā)器(FF)中的上升設(shè)定值和第二觸發(fā)器(FF) 16中的下降設(shè)定值的事實而導(dǎo)致由脈沖生成器19生成的信號從驅(qū)動脈沖輸出信號Φ I切換成驅(qū)動脈沖輸出信號Φ1’的行為的圖。
[0241]然而，如在圖1lB所示，產(chǎn)生了下述問題，其中，在第二周期邊界的定時附近，在由脈沖生成器19生成的驅(qū)動脈沖輸出信號的兩個高電平時段之間出現(xiàn)異常短的低電平時段。結(jié)果，通過在本發(fā)明之前由本發(fā)明人等進行的驗證還發(fā)現(xiàn)了下述問題，其中不能實現(xiàn)正常驅(qū)動超聲馬達2來運行，并且在最差的情況下，超聲馬達2可能由于過電流而崩潰。
[0242]相比之下，向包括在根據(jù)圖7的第二實施例的驅(qū)動脈沖輸出生成電路Ig中的更新定時控制電路IJ供應(yīng)來自第一比較器17的比較結(jié)果、來自第二比較器18的比較結(jié)果、第一觸發(fā)器(FF) 15中的上升設(shè)定值、第二觸發(fā)器(FF) 16中的下降設(shè)定值以及第三觸發(fā)器(FF) 13中的周期數(shù)據(jù)。因此，更新定時控制電路IJ將屏蔽信號提供到與電路II。屏蔽信號防止在使得由脈沖生成器19生成的驅(qū)動脈沖輸出信號具有異常短的低電平時段的這樣的定時處從驅(qū)動脈沖輸出信號0 I切換成驅(qū)動脈沖輸出信號I’。
[0243]更具體地說，更新定時控制電路IJ通過根據(jù)圖7所示的第二實施例的相位運算電路IA來根據(jù)驅(qū)動脈沖輸出生成電路Ig的各種參數(shù)預(yù)測異常操作的出現(xiàn)，并且使驅(qū)動脈沖輸出信號的切換定時延遲一個周期。
[0244]圖12A和圖12B是解釋由于根據(jù)圖7所示的第二實施例的驅(qū)動脈沖輸出生成電路Ig具有更新使能寄存器1G、更新定時控制寄存器1H、與電路和更新定時控制電路IJ的事實而實現(xiàn)的正常操作行為的圖。
[0245]與圖1lA類似，圖12A呈現(xiàn)了在圖8A中所呈現(xiàn)的相位角改變的操作之前由脈沖生成器19生成的驅(qū)動脈沖輸出信號0 1、以及在圖SB中所呈現(xiàn)的相位角改變的操作之后由脈沖生成器19生成的驅(qū)動脈沖輸出信號01’。然而，如圖12A所示，在從第二周期邊界開始延遲一個周期的第三周期邊界上執(zhí)行更新。即，在第三周期邊界的更新定時中，將在第一觸發(fā)器(FF)15中的上升設(shè)定值和在第二觸發(fā)器(FF)16中的下降設(shè)定值分別更新成存儲在第四觸發(fā)器(FF)IC中的改變的上升設(shè)定計數(shù)值和存儲在第五觸發(fā)器(FF)ID中的改變的下降設(shè)定計數(shù)值。
[0246]圖12B呈現(xiàn)了由于如圖12A所示的在第三周期邊界的定時周圍更新第一觸發(fā)器(FF)15中的上升設(shè)定值和第二觸發(fā)器(FF) 16中的下降設(shè)定值的事實而導(dǎo)致由脈沖生成器19生成的信號從驅(qū)動脈沖輸 出信號0 I切換成驅(qū)動脈沖輸出信號01’的行為。
[0247]第三實施例
[0248]?驅(qū)動脈沖輸出生成電路的另一配置>>
[0249]圖13是示出作為根據(jù)第三實施例的半導(dǎo)體集成電路I的第二功能模塊Ig的驅(qū)動脈沖輸出生成電路的另一配置的圖。
[0250]根據(jù)圖13所示的第三實施例的驅(qū)動脈沖輸出生成電路Ig在下述方面不同于根據(jù)圖2所示的第一實施例的驅(qū)動脈沖輸出生成電路lg。
[0251]根據(jù)圖13所示的第三實施例的驅(qū)動脈沖輸出生成電路Ig包括:第一脈沖生成器19_1，用于生成從第一輸出端子Toutl生成的第一驅(qū)動脈沖輸出信號;以及第二脈沖生成器19_2，用于生成從第二輸出端子Tout2生成的第二驅(qū)動脈沖輸出信號小2。
[0252]第一比較器17_1的輸出端子和第二比較器18_1的輸出端子分別耦合到第一脈沖生成器19_1的第一和第二輸入端子。第三比較器17_2的輸出端子和第四比較器18_2的輸出端子分別耦合到第二脈沖生成器19_2的第一和第二輸入端子。
[0253]第一觸發(fā)器(FF) 15_1的輸出端子和第二觸發(fā)器(FF) 16_1的輸出端子分別耦合到第一比較器17_1的第一輸入端子和第二比較器18_1的第一輸入端子。第三觸發(fā)器(FF)15_2的輸出端子和第四觸發(fā)器(FF) 16_2的輸出端子分別耦合到第三比較器17_2的第一輸入端子和第四比較器18_2的第一輸入端子。將由計數(shù)器14輸出的計數(shù)值共同供應(yīng)到第一比較器17_1、第二比較器18_1、第三比較器17_2和第四比較器18_2中的每一個的第二輸入端子。能夠通過經(jīng)由第五觸發(fā)器(FF) 13從周期數(shù)據(jù)寄存器供應(yīng)的周期數(shù)據(jù)的值來設(shè)定使計數(shù)器14計數(shù)所能向上計數(shù)到的計數(shù)最大值Nmax。此外，可以在向第五觸發(fā)器供應(yīng)更新使能信號時的定時處更新存儲在第五觸發(fā)器(FF) 13中的周期數(shù)據(jù)。
[0254]第一觸發(fā)器(FF) 15_1的第一輸入端子和第二觸發(fā)器(FF) 16_1的第一輸入端子分別耦合到第一選擇器1E_1的輸出端子和第二選擇器1F_1的輸出端子。第三觸發(fā)器(FF)15_2的第一輸入端子和第四觸發(fā)器(FF)16_2的第一輸入端子分別耦合到第三選擇器1E_2的輸出端子和第四選擇器1F_2的輸出端子。將更新使能信號共同供應(yīng)到第一觸發(fā)器(FF)15_1、第二觸發(fā)器(FF) 16_1、第三觸發(fā)器(FF) 15_2和第四觸發(fā)器(FF) 16_2中的每一個的第二輸入端子。
[0255]第一上升設(shè)定寄存器10_1的輸出端子和第一下降設(shè)定寄存器11_1的輸出端子分別耦合到第一選擇器1E_1的第一輸入端子和第二選擇器1F_1的第一輸入端子。第二上升設(shè)定寄存器10_2的輸出端子和第二下降設(shè)定寄存器11_2的輸出端子分別耦合到第三選擇器1E_2的第一輸入端子和第四選擇器1F_2的第一輸入端子。此外，上升設(shè)定觸發(fā)器(FF)1C_1的輸出端子和下降設(shè)定觸發(fā)器(FF) 1D_1的輸出端子分別耦合到第一選擇器1E_1的第二輸入端子和第二選擇器1F_1的第二輸入端子。上升設(shè)定觸發(fā)器(FF)1C_2的輸出端子和下降設(shè)定觸發(fā)器(FF)1D_2的輸出端子分別耦合到第三選擇器1E_2的第二輸入端子和第四選擇器1F_2的第二輸入端子。
[0256]向相位運算電路IA的第一輸入端子Inl、第二輸入端子In2和第三輸入端子In3分別供應(yīng)來自相位調(diào)整寄存器IB的相位角改變值、來自周期數(shù)據(jù)寄存器12的周期數(shù)據(jù)以及來自設(shè)定寄存器10_1、10_2、11_1、11_2的上升設(shè)定計數(shù)值/下降設(shè)定計數(shù)值。
[0257]從相位運算電路IA的輸出端子OUT分別生成的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值分別被存儲在上升設(shè)定觸發(fā)器(FF) 1C_1、1C_2和下降設(shè)定觸發(fā)器(FF) 1D_1、1D_2 中。
[0258]根據(jù)圖13所示的第三實施例的驅(qū)動脈沖輸出生成電路lg，當生成多個驅(qū)動脈沖輸出信號01、￠2時，可以進行存儲相位角改變值的相位調(diào)整寄存器1B、存儲周期數(shù)據(jù)的周期數(shù)據(jù)寄存器12、執(zhí)行相位算術(shù)運算的相位運算電路IA和向上計數(shù)的計數(shù)器14的共享使用。由于該共享使用，由此可以減小由根據(jù)第三實施例的半導(dǎo)體集成電路I的半導(dǎo)體芯片所占用的面積以及該半導(dǎo)體集成電路I的功耗。
[0259]盡管基于前述的不同實施例，已經(jīng)具體地描述了由本發(fā)明人所做的發(fā)明，但將顯然的是，本發(fā)明不限于所述實施例以及在不背離本發(fā)明的范圍的情況下可以做出各種修改。
[0260]例如，由根據(jù)本發(fā)明的半導(dǎo)體集成電路生成的脈沖輸出信號不僅限于驅(qū)動行進波型超聲馬達，這些信號也能應(yīng)用于驅(qū)動脈沖馬達，諸如步進馬達。
【權(quán)利要求】
1.一種半導(dǎo)體集成電路，所述半導(dǎo)體集成電路包括中央處理單元、內(nèi)置存儲器和脈沖生成電路， 所述脈沖生成電路包括上升設(shè)定寄存器、下降設(shè)定寄存器、相位調(diào)整數(shù)據(jù)寄存器、周期數(shù)據(jù)寄存器、相位運算電路、計數(shù)器、第一比較器、第二比較器和脈沖生成器， 其中，所述計數(shù)器開始向上計數(shù)，使其計數(shù)值從計數(shù)初始值遞增， 其中，所述周期數(shù)據(jù)寄存器將使所述計數(shù)器計數(shù)所能向上計數(shù)到的計數(shù)最大值存儲為周期數(shù)據(jù)， 其中，當在所述計數(shù)器開始從所述計數(shù)初始值向上計數(shù)之后，所述計數(shù)器的計數(shù)值達到所述計數(shù)最大值時，所述計數(shù)器的計數(shù)值再次返回到所述計數(shù)初始值，并且所述計數(shù)器重新開始向上計數(shù)， 其中，所述上升設(shè)定寄存器存儲所述計數(shù)器的上升設(shè)定計數(shù)值，以使得由所述脈沖生成器生成的脈沖輸出信號從低電平上升到高電平， 其中，所述下降設(shè)定寄存器存儲所述計數(shù)器的下降設(shè)定計數(shù)值，以使得由所述脈沖生成器生成的脈沖輸出信號從所述高電平下降到所述低電平， 其中，響應(yīng)于由所述第一比較器檢測到的在所述計數(shù)器的計數(shù)值和所述上升設(shè)定計數(shù)值之間發(fā)生的匹配的檢測，所述脈沖生成器使得所述脈沖輸出信號從所述低電平改變成所述高電平， 其中，響應(yīng)于由所述第二比較器檢測到的在所述計數(shù)器的計數(shù)值和所述下降設(shè)定計數(shù)值之間發(fā)生的匹配的檢測，所述脈沖生成器使得所述脈沖輸出信號從所述高電平改變成所述低電平， 其中，所述相位調(diào)整數(shù)據(jù)寄存器存儲相位角改變值，以用于對由所述脈沖生成器生成的所述脈沖輸出信號的定時調(diào)整， 其中，所述脈沖生成電路中的所述相位運算電路包括數(shù)字乘法電路、數(shù)字除法電路、數(shù)字加法電路和數(shù)字減法電路， 其中，所述數(shù)字乘法電路通過執(zhí)行存儲在所述相位調(diào)整數(shù)據(jù)寄存器中的所述相位角改變值與存儲在所述周期數(shù)據(jù)寄存器中的所述計數(shù)最大值的乘法，來生成乘法輸出信號， 其中，所述數(shù)字除法電路通過使來自所述數(shù)字乘法電路的所述乘法輸出信號除以一個周期的相位角，來生成除法輸出信號， 其中，所述數(shù)字加法電路能夠?qū)碜运鰯?shù)字除法電路的所述除法輸出信號與存儲在所述上升設(shè)定寄存器中的所述上升設(shè)定計數(shù)值相加，并且將所述除法輸出信號與存儲在所述下降設(shè)定寄存器中的所述下降設(shè)定計數(shù)值相加， 其中，由所述數(shù)字加法電路執(zhí)行的所述加法生成使所述相位延遲所述相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值， 其中，所述數(shù)字減法電路能夠從存儲在所述上升設(shè)定寄存器中的所述上升設(shè)定計數(shù)值中減去來自所述數(shù)字除法電路的所述除法輸出信號，并且從存儲在所述下降設(shè)定寄存器中的所述下降設(shè)定計數(shù)值中減去所述除法輸出信號，并且 其中，由所述數(shù)字減法電路執(zhí)行的所述減法生成使所述相位提前所述相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，由所述脈沖生成器生成的所述脈沖輸出信號能夠驅(qū)動馬達。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路， 其中，能夠由所述脈沖生成器生成的所述脈沖輸出信號驅(qū)動的所述馬達是超聲馬達。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路， 其中，當從所述數(shù)字加法電路所執(zhí)行的所述加法得到的加法輸出信號變得大于所述計數(shù)最大值時，所述數(shù)字加法電路通過從所述加法輸出信號中減去所述計數(shù)最大值來生成校正的加法輸出信號。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路， 其中，當從所述數(shù)字減法電路所執(zhí)行的所述減法得到的減法輸出信號變得小于所述計數(shù)初始值時，所述數(shù)字減法電路生成與所述減法輸出信號的絕對值相對應(yīng)的校正的減法輸出信號。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路， 其中，所述脈沖生成電路中的所述相位運算電路進一步包括復(fù)用器和周期超限校正電路， 其中，將來自所述數(shù)字加法電路的所述加法輸出信號和來自所述數(shù)字減法電路的所述減法輸出信號分別供應(yīng)到所述復(fù)用器的第一輸入端子和第二輸入端子， 其中，將所述復(fù)用器的輸出信號輸入到所述周期超限校正電路的輸入端子，并且其中，所述周期超限校正電路具有數(shù)據(jù)校正功能，以避免響應(yīng)于來自所述相位運算電路的輸出端子的運算輸出信 號而由所述脈沖生成器生成的所述脈沖輸出信號的低電平脈沖時段或高電平脈沖時段超過所述相位角的所述一個周期，
7.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路， 其中，所述脈沖生成電路進一步包括第一選擇器、第二選擇器、第一觸發(fā)器、第二觸發(fā)器、第三觸發(fā)器和第四觸發(fā)器， 其中，將所述新的上升設(shè)定計數(shù)值從所述相位運算電路的所述輸出端子供應(yīng)到所述第三觸發(fā)器的輸入端子，并且將所述新的下降設(shè)定計數(shù)值從所述相位運算電路的所述輸出端子供應(yīng)到所述第四觸發(fā)器的輸入端子， 其中，能夠?qū)⒋鎯υ谒錾仙O(shè)定寄存器中的所述上升設(shè)定計數(shù)值和存儲在所述下降設(shè)定寄存器中的所述下降設(shè)定計數(shù)值分別供應(yīng)到所述第一選擇器的第一輸入端子和所述第二選擇器的第一輸入端子， 其中，能夠?qū)碜运龅谌|發(fā)器的輸出端子的所述新的上升設(shè)定計數(shù)值和來自所述第四觸發(fā)器的輸出端子的所述新的下降設(shè)定計數(shù)值分別供應(yīng)到所述第一選擇器的第二輸入端子和所述第二選擇器的第二輸入端子， 其中，能夠?qū)⑤敵龅剿龅谝贿x擇器的輸出端子的存儲在所述上升設(shè)定寄存器中的所述上升設(shè)定計數(shù)值和來自所述第三觸發(fā)器的所述輸出端子的所述新的上升設(shè)定計數(shù)值供應(yīng)到所述第一觸發(fā)器的輸入端子， 其中，能夠?qū)⑤敵龅剿龅诙x擇器的輸出端子的存儲在所述下降設(shè)定寄存器中的所述下降設(shè)定計數(shù)值和來自所述第四觸發(fā)器的所述輸出端子的所述新的下降設(shè)定計數(shù)值供應(yīng)到所述第二觸發(fā)器的輸入端子， 其中，所述第一觸發(fā)器的輸出端子和所述第二觸發(fā)器的輸出端子分別耦合到所述第一比較器的第一輸入端子和所述第二比較器的第一輸入端子，并且 其中，將所述計數(shù)器的計數(shù)值供應(yīng)到所述第一比較器的第二輸入端子和所述第二比較器的第二輸入端子。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路， 其中，將以十六進制給出的所述相位角改變值存儲在所述相位調(diào)整數(shù)據(jù)寄存器中，所述相位角改變值具有作為最高有效位的符號比特。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路， 其中，所述中央處理單元通過執(zhí)行存儲在所述內(nèi)置存儲器中的用于所述馬達的控制軟件，來將以十六進制給出的所述相位角改變值存儲在所述相位調(diào)整數(shù)據(jù)寄存器中。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路， 其中，所述脈沖生成電路進一步包括第五觸發(fā)器， 其中，將存儲在所述周期數(shù)據(jù)寄存器中的所述計數(shù)最大值供應(yīng)到所述第五觸發(fā)器的輸入端子，并且將所述第五觸發(fā)器的輸出端子耦合到所述計數(shù)器，并且 其中，響應(yīng)于更新使能信號，當供應(yīng)到所述第一觸發(fā)器、所述第二觸發(fā)器和所述第五觸發(fā)器中的每一個的控制端子時，所述第一觸發(fā)器、所述第二觸發(fā)器和所述第五觸發(fā)器分別存儲來自所述第一選擇器的所述輸出端子的設(shè)定值、來自所述第二選擇器的所述輸出端子的設(shè)定值、以及所述周期數(shù)據(jù)寄存器中的設(shè)定值。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路， 其中，所述脈沖生成電路進一步包括與電路和更新定時控制電路， 其中，經(jīng)由所述與電路的第一輸入端子和輸出端子，將所述更新使能信號傳送到所述第一觸發(fā)器、所述第二觸發(fā)器和所述第五觸發(fā)器中的每一個的所述控制端子， 其中，將所述第一比較器的輸出信號和所述第二比較器的輸出信號分別供應(yīng)到所述更新定時控制電路的第一輸入端子和第二輸入端子， 其中，將所述第一觸發(fā)器的輸出信號、所述第二觸發(fā)器的輸出信號和所述第三觸發(fā)器的輸出信號分別供應(yīng)到所述更新定時控制電路的第三輸入端子、第四輸入端子和第五輸入端子，并且 其中，所述更新定時控制電路生成供應(yīng)到所述與電路的第二輸入端子的屏蔽信號，并且所述屏蔽信號防止由所述脈沖生成器生成的所述脈沖輸出信號具有異常長的高電平時段和異常短的低電平時段。
12.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路， 其中，所述脈沖生成電路進一步包括第二上升設(shè)定寄存器、第二下降設(shè)定寄存器、第三比較器、第四比較器以及第二脈沖生成器， 其中，所述第二上升設(shè)定寄存器存儲所述計數(shù)器的第二上升設(shè)定計數(shù)值，以使得由所述第二脈沖生成器生成的第二脈沖輸出信號從低電平上升到高電平， 其中，所述第二下降設(shè)定寄存器存儲所述計數(shù)器的第二下降設(shè)定計數(shù)值，以使得由所述第二脈沖生成器生成的第二脈沖輸出信號從所述高電平下降到所述低電平， 其中，響應(yīng)于由所述第三比較器檢測到的在所述計數(shù)器的計數(shù)值和所述第二上升設(shè)定計數(shù)值之間出現(xiàn)的匹配的檢測，所述第二脈沖生成器使得所述第二脈沖輸出信號從所述低電平改變成所述高電平，并且其中，響應(yīng)于由所述第四比較器檢測到的在所述計數(shù)器的所述計數(shù)值和所述第二下降設(shè)定計數(shù)值之間出現(xiàn)的匹配的檢測，所述第二脈沖生成器使得所述第二脈沖輸出信號從所述高電平改變成所述低電平。
13.一種半導(dǎo)體集成電路的操作方法，所述半導(dǎo)體集成電路包括中央處理單元、內(nèi)置存儲器和脈沖生成電路， 所述脈沖生成電路包括上升設(shè)定寄存器、下降設(shè)定寄存器、相位調(diào)整數(shù)據(jù)寄存器、周期數(shù)據(jù)寄存器、相位運算電路、計數(shù)器、第一比較器、第二比較器和脈沖生成器， 其中，所述計數(shù)器開始向上計數(shù)，使其計數(shù)值從計數(shù)初始值遞增， 其中，所述周期數(shù)據(jù)寄存器將使所述計數(shù)器計數(shù)所能向上計數(shù)到的計數(shù)最大值存儲為周期數(shù)據(jù)， 其中，當在所述計數(shù)器開始從所述計數(shù)初始值向上計數(shù)之后，所述計數(shù)器的計數(shù)值達到所述計數(shù)最大值時，所述計數(shù)器的計數(shù)值再次返回到所述計數(shù)初始值，并且所述計數(shù)器重新開始向上計數(shù)， 其中，所述上升設(shè)定寄存器存儲所述計數(shù)器的上升設(shè)定計數(shù)值，以使得由所述脈沖生成器生成的脈沖輸出信號從低電平上升到高電平， 其中，所述下降設(shè)定寄存器存儲所述計數(shù)器的下降設(shè)定計數(shù)值，以使得由所述脈沖生成器生成的脈沖輸出信號從所述高電平下降到所述低電平， 其中，響應(yīng)于由所述第一比較器檢測到的在所述計數(shù)器的計數(shù)值和所述上升設(shè)定計數(shù)值之間發(fā)生的匹配的檢測，所述脈沖生成器使得所述脈沖輸出信號從所述低電平改變成所述高電平， 其中，響應(yīng)于由所述第二比較器檢測到的在所述計數(shù)器的計數(shù)值和所述下降設(shè)定計數(shù)值之間發(fā)生的匹配的檢測，所述脈沖生成器使得所述脈沖輸出信號從所述高電平改變成所述低電平， 其中，所述相位調(diào)整數(shù)據(jù)寄存器存儲相位角改變值，以用于對由所述脈沖生成器生成的所述脈沖輸出信號的定時調(diào)整， 其中，所述脈沖生成電路中的所述相位運算電路包括數(shù)字乘法電路、數(shù)字除法電路、數(shù)字加法電路和數(shù)字減法電路， 其中，所述數(shù)字乘法電路通過執(zhí)行存儲在所述相位調(diào)整數(shù)據(jù)寄存器中的所述相位角改變值與存儲在所述周期數(shù)據(jù)寄存器中的所述計數(shù)最大值的乘法，來生成乘法輸出信號， 其中，所述數(shù)字除法電路通過使來自所述數(shù)字乘法電路的所述乘法輸出信號除以一個周期的相位角，來生成除法輸出信號， 其中，所述數(shù)字加法電路能夠?qū)碜运鰯?shù)字除法電路的所述除法輸出信號與存儲在所述上升設(shè)定寄存器中的所述上升設(shè)定計數(shù)值相加，并且將所述除法輸出信號與存儲在所述下降設(shè)定寄存器中的所述下降設(shè)定計數(shù)值相加， 其中，由所述數(shù)字加法電路執(zhí)行的所述加法生成使所述相位延遲所述相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值， 其中，所述數(shù)字減法電路能夠從存儲在所述上升設(shè)定寄存器中的所述上升設(shè)定計數(shù)值中減去來自所述數(shù)字除法電路的所述除法輸出信號，并且從存儲在所述下降設(shè)定寄存器中的所述下降設(shè)定計數(shù)值中減去所述除法輸出信號，并且其中，由所述數(shù)字減法電路執(zhí)行的所述減法生成使所述相位提前所述相位角改變值所需要的新的上升設(shè)定計數(shù)值和新的下降設(shè)定計數(shù)值。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路的操作方法， 其中，由所述脈沖生成器生成的所述脈沖輸出信號能夠驅(qū)動馬達。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路的操作方法， 其中，能夠由所述脈沖生成器生成的所述脈沖輸出信號驅(qū)動的所述馬達是超聲馬達。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路的操作方法， 其中，當從由所述數(shù)字加法電路執(zhí)行的所述加法得到的加法輸出信號變得大于所述計數(shù)最大值時，所述數(shù)字加法電路通過從所述加法輸出信號中減去所述計數(shù)最大值，來生成校正的加法輸出信號。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路的操作方法， 其中，當從由所述數(shù)字減法電路執(zhí)行的所述減法得到的減法輸出信號變得小于所述計數(shù)初始值時，所述數(shù)字減法電路生成與所述減法輸出信號的絕對值相對應(yīng)的校正的減法輸出信號。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路的操作方法， 其中，所述脈沖生成電路中的所述相位運算電路進一步包括復(fù)用器和周期超限校正電路， 其中，將來自所述數(shù)字加法電路的所述加法輸出信號和來自所述數(shù)字減法電路的所述減法輸出信號分別供應(yīng)到所述復(fù)用器的第一輸入端子和第二輸入端子， 其中，將所述復(fù)用器的輸出信號輸入到所述周期超限校正電路的輸入端子，并且其中，所述周期超限校正電路具有數(shù)據(jù)校正功能，以避免響應(yīng)于來自所述相位運算電路的輸出端子的運算輸出信號而由所述脈沖生成器生成的所述脈沖輸出信號的低電平脈沖時段或高電平脈沖時段超過所述相位角的所述一個周期，
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路的操作方法， 其中，所述脈沖生成電路進一步包括第一選擇器、第二選擇器、第一觸發(fā)器、第二觸發(fā)器、第三觸發(fā)器和第四觸發(fā)器， 其中，將所述新的上升設(shè)定計數(shù)值從所述相位運算電路的所述輸出端子供應(yīng)到所述第三觸發(fā)器的輸入端子，并且將所述新的下降設(shè)定計數(shù)值從所述相位運算電路的所述輸出端子供應(yīng)到所述第四觸發(fā)器的輸入端子， 其中，能夠?qū)⒋鎯υ谒錾仙O(shè)定寄存器中的所述上升設(shè)定計數(shù)值和存儲在所述下降設(shè)定寄存器中的所述下降設(shè)定計數(shù)值分別供應(yīng)到所述第一選擇器的第一輸入端子和所述第二選擇器的第一輸入端子， 其中，能夠?qū)碜运龅谌|發(fā)器的輸出端子的所述新的上升設(shè)定計數(shù)值和來自所述第四觸發(fā)器的輸出端子的所述新的下降設(shè)定計數(shù)值分別供應(yīng)到所述第一選擇器的第二輸入端子和所述第二選擇器的第二輸入端子， 其中，能夠?qū)⑤敵龅剿龅谝贿x擇器的輸出端子的存儲在所述上升設(shè)定寄存器中的所述上升設(shè)定計數(shù)值和來自所述第三觸發(fā)器的所述輸出端子的所述新的上升設(shè)定計數(shù)值供應(yīng)到所述第一觸發(fā)器的輸入端子， 其中，能夠?qū)⑤敵龅剿龅诙x擇器的輸出端子的存儲在所述下降設(shè)定寄存器中的所述下降設(shè)定計數(shù)值和來自所述第四觸發(fā)器的所述輸出端子的所述新的下降設(shè)定計數(shù)值供應(yīng)到所述第二觸發(fā)器的輸入端子， 其中，所述第一觸發(fā)器的輸出端子和所述第二觸發(fā)器的輸出端子分別耦合到所述第一比較器的第一輸入端子和所述第二比較器的第一輸入端子，并且 其中，將所述計數(shù)器的計數(shù)值供應(yīng)到所述第一比較器的第二輸入端子和所述第二比較器的第二輸入端子。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路的操作方法， 其中，將以十六進制給出的所述相位角改變值存儲在所述相位調(diào)整數(shù)據(jù)寄存器中，所述相位角改變值具有作為最.高有效位的符號比特。
【文檔編號】H03K3/023GK103427799SQ201310182445
【公開日】2013年12月4日 申請日期:2013年5月16日 優(yōu)先權(quán)日:2012年5月16日
【發(fā)明者】清水健央, 淺井俊雄 申請人:瑞薩電子株式會社