一種鎖存器電路單元及用于顯示裝置的數(shù)據(jù)驅(qū)動電路的制作方法
【專利摘要】本申請公開了一種鎖存器電路單元，包括級聯(lián)的采樣開關(guān)、雙穩(wěn)態(tài)單元電路、列同步開關(guān)和輸出放大電路。采樣開關(guān)包括第一晶體管，雙穩(wěn)態(tài)單元電路包括第二晶體管、第三晶體管、第四晶體管和第五晶體管，列同步開關(guān)包括第六晶體管和存儲電容，輸出放大電路包括第七晶體管和第八晶體管。第一晶體管、第二晶體管、第三晶體管、第六晶體管和第七晶體管是增強(qiáng)型晶體管；所述第四晶體管、第五晶體管和第八晶體管為耗盡型晶體管。本申請?zhí)峁┑逆i存器電路單元及用于顯示裝置的數(shù)據(jù)驅(qū)動電路，結(jié)構(gòu)較為簡單，器件數(shù)量少，外接引線的數(shù)量也較少；輸出信號的高電平值可達(dá)到VDD，而不會有VT損失的問題；靈敏度較高，狀態(tài)切換所需要的時間較短。
【專利說明】—種鎖存器電路單元及用于顯示裝置的數(shù)據(jù)驅(qū)動電路
【技術(shù)領(lǐng)域】
[0001]本申請涉及鎖存器電路，具體涉及一種鎖存器電路單元及用于顯示裝置的數(shù)據(jù)驅(qū)動電路。
【背景技術(shù)】
[0002]長期以來，將顯示器周邊驅(qū)動電路與薄膜晶體管(TFT)驅(qū)動陣列集成在同一塊基板上一直是平板顯示領(lǐng)域追求的一個目標(biāo)。這種驅(qū)動電路的實(shí)現(xiàn)形式被稱為屏上系統(tǒng)集成(System on Panel, SOP)。相比于常規(guī)的外置式集成電路的方法，將周邊驅(qū)動電路集成于顯示面板上具有如下優(yōu)點(diǎn):
[0003](I)、可減少行、列驅(qū)動芯片的數(shù)量；
[0004](2)、可減少行、列驅(qū)動芯片與顯示面板連接線的數(shù)量；
[0005](3)、易實(shí)現(xiàn)窄邊框顯示面板，顯示模組將會變得更加緊湊、美觀；
[0006](4)、可減少引線間的節(jié)距對高分辨率顯示器實(shí)現(xiàn)的限制；
[0007](5)、可減少顯示器的后道封裝工序。基于上述優(yōu)點(diǎn)，顯示器的制造成本可大幅度地降低，同時顯示器的可靠性將得到提高。
[0008]數(shù)據(jù)驅(qū)動電路與TFT有源陣列連接最近，其集成化設(shè)計也是SOP的實(shí)現(xiàn)中較重要和困難的部分，至今沒有實(shí)現(xiàn)產(chǎn)業(yè)化。集成化數(shù)據(jù)驅(qū)動電路的困難，主要來自于TFT特性上的缺陷:例如非晶硅(a-Si)TFT的遷移率較低，穩(wěn)定性較差，長時間工作之后，器件的特性容易發(fā)生漂移；多晶硅(poly-Si)TFT的工藝過程復(fù)雜，成本高昂，均勻性較差，不適合于大面積制備。近幾年來，氧化物TFT的發(fā)展極為迅猛。以IGZO，IZO, ITO等為代表的氧化物TFT具有較高的遷移率，較小的泄漏電流，較小的亞閾值斜率，同時其在均勻性、穩(wěn)定性方面也有較大的提高，制造成本也能降低，因此適用于下一代的顯示技術(shù)，有取代a-Si以及poly-Si TFT技術(shù)的潛力。氧化物TFT的技術(shù)優(yōu)勢也給集成數(shù)據(jù)驅(qū)動電路的設(shè)計帶來了新的希望。
[0009]TFT集成的數(shù)據(jù)驅(qū)動電路的作用是將串行輸入的數(shù)字信號轉(zhuǎn)換為并行的模擬信號，該模擬信號可能是電壓或者電流信號，并且輸出到各個TFT面板上的像素單元，從而讓各個TFT的像素單元實(shí)現(xiàn)一定的灰度。于是，整個TFT有源面板形成一幅完整的具有灰度信息的圖像。和常規(guī)的數(shù)據(jù)驅(qū)動電路不同，這種數(shù)據(jù)驅(qū)動電路的特點(diǎn)是，包括TFT陣列，且集成于有源TFT面板的周邊，與有源顯示陣列同時制成。因此，TFT面板在制作完成之后不再需要外置的數(shù)據(jù)驅(qū)動集成電路，從而節(jié)約了集成電路的用量以及連線的數(shù)量，有利于降低整個TFT面板的成本和提高其可靠性，形成窄邊框的面板。
[0010]數(shù)據(jù)驅(qū)動電路至少包括三個部分:移位寄存器(Shift Register，SR)，鎖存器(Latch)和數(shù)模轉(zhuǎn)換器(Digital Analog Converter, DAC)。其中，鎖存器電路作為關(guān)鍵的一個環(huán)節(jié)，其響應(yīng)速度會影響到后續(xù)的數(shù)模轉(zhuǎn)換器的分辨率和線性度。如果鎖存器的采樣速度不夠快，則經(jīng)過串并轉(zhuǎn)換以后的數(shù)字信號的幅值可能不夠，從而數(shù)模轉(zhuǎn)換器的輸出電壓偏離預(yù)設(shè)值。對于這個問題，可能的解決方案是延長鎖存器的采樣時間，用更長的采樣脈沖信號對所輸入的串行數(shù)字信號作采樣，從而補(bǔ)償串并轉(zhuǎn)換以后數(shù)字信號的幅度。但是，這種方式的負(fù)面效果是數(shù)字輸入接口的數(shù)量將要增加?？偠灾?，理想的鎖存器應(yīng)該具有較快的響應(yīng)速度。此外，鎖存器的功耗應(yīng)該較低，以利于數(shù)據(jù)驅(qū)動電路總體上是低功耗的；鎖存器的結(jié)構(gòu)應(yīng)該較簡單，構(gòu)成的器件數(shù)量較少，從而有利于數(shù)據(jù)驅(qū)動電路占用的面積較小，良率較少。因此，高速、結(jié)構(gòu)簡單、低功耗的鎖存器設(shè)計對于集成的數(shù)據(jù)驅(qū)動電路的實(shí)現(xiàn)非常重要。
[0011]圖2是一種傳統(tǒng)的鎖存器單元電路圖。由于缺乏實(shí)用的空穴導(dǎo)電類型(P型)的非晶TFT，這里采用“二極管連接”的TFT作為負(fù)載器件，采樣部分的雙穩(wěn)態(tài)單元和輸出放大電路都用到了這種“二極管連接”的負(fù)載。所謂“二極管連接”是指負(fù)載TFT的柵極和漏極短接在一起，從而負(fù)載TFT可以等效為一個小信號電阻。這種鎖存器單元電路的結(jié)構(gòu)較為簡單，但是可能存在如下幾個問題:
[0012](I)、輸出信號的高電平比Vdd的值小Vt，其中Vdd是鎖存器電路的最高電位值，Vt是鎖存器中二極管連接的負(fù)載管的閾值電壓。
[0013](2)、雙穩(wěn)態(tài)單元電路或者輸出放大電路的靈敏度都可能較低，其需要在較高電壓作用下才能觸發(fā)狀態(tài)的切換，也需要較長的時間才能夠完成狀態(tài)的切換。這主要是因?yàn)?，雙穩(wěn)態(tài)單元電路或者輸出放大電路的靈敏度反比于負(fù)載TFT的小信號跨導(dǎo)。由于負(fù)載TFT總是工作于飽和區(qū)，其跨導(dǎo)值與驅(qū)動管的跨導(dǎo)值一般是相同量級，因此基于“二極管連接”的雙穩(wěn)態(tài)單元電路或者輸出放大電路的靈敏度往往較低。而另一個方面，當(dāng)輸出高電平時，隨著輸出端口上電壓值的增加，上拉管，即負(fù)載TFT的柵極-源極電壓差逐漸減少，則負(fù)載TFT的驅(qū)動能力越來越小，于是完成高電平切換的時間較長。而要求輸出為低電平時，負(fù)載TFT仍然處于開啟狀態(tài)，因此輸出的電平值實(shí)際上取決于負(fù)載TFT和驅(qū)動TFT的電阻值之t匕。而且輸出電壓越低，負(fù)載管的開啟程度越強(qiáng)，于是最終輸出信號轉(zhuǎn)換為低電平時會經(jīng)歷一段較長時間的拖尾。
[0014]綜上所述，傳統(tǒng)的鎖存器單元電路存在上述較多問題，難于用于TFT集成的數(shù)據(jù)驅(qū)動電路的設(shè)計。

【發(fā)明內(nèi)容】

[0015]本申請?zhí)峁┮环N結(jié)構(gòu)簡單、無輸出電平損失、靈敏度高、響應(yīng)速度快的鎖存器電路單元及用于顯示裝置的數(shù)據(jù)驅(qū)動電路。
[0016]根據(jù)本申請的第一方面，本申請?zhí)峁┮环N鎖存器電路單元，包括級聯(lián)的采樣開關(guān)、雙穩(wěn)態(tài)單元電路、列同步開關(guān)和輸出放大電路:
[0017]所述采樣開關(guān)包括第一晶體管Tl，第一晶體管Tl的信號控制極響應(yīng)采樣脈沖信號，第一電極用于接收數(shù)字輸入信號，第二電極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)(Xl)；
[0018]所述雙穩(wěn)態(tài)單元電路包括第二晶體管T2、第三晶體管T3、第四晶體管T4和第五晶體管T5 ;第二晶體管T2的信號控制極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2，第一電極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)XI，第二電極耦合到第一公共電極；第三晶體管T3的信號控制極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)XI，第一電極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2，第二電極耦合到第一公共電極；第四晶體管T4的信號控制極和第二電極短接，且耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)XI，第一電極耦合到第二公共電極；第五晶體管T5的信號控制極和第二電極短接，且耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2，第一電極耦合到第二公共電極；
[0019]所述列同步開關(guān)包括第六晶體管T6和存儲電容Cl ;第六晶體管T6的信號控制極響應(yīng)列同步信號LE，第二電極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2，第一電極耦合到輸出放大電路的輸入節(jié)點(diǎn)X3 ;存儲電容Cl的一端耦合到輸出放大電路的輸入節(jié)點(diǎn)X3，另一端耦合到第一公共電極；
[0020]所述輸出放大電路包括第七晶體管T7和第八晶體管T8 ;第七晶體管T7的信號控制極耦合到輸出放大電路的輸入節(jié)點(diǎn)X3，第一電極耦合到放大電路的輸出節(jié)點(diǎn)Vtjut,第二電極耦合到第一公共電極；第八晶體管T8的信號控制極短接到其第二電極且耦合到放大電路的輸出節(jié)點(diǎn)Vtjut，第一電極耦合到第二公共電極；
[0021]所述第一晶體管Tl、第二晶體管T2、第三晶體管T3、第六晶體管T6和第七晶體管T7是增強(qiáng)型晶體管；所述第四晶體管T4、第五晶體管T5和第八晶體管T8為耗盡型晶體管。
[0022]各晶體管為N型薄膜晶體管，第一公共電極為低電平電壓源Vss，第二公共電極為高電平電壓源Vdd ;或各晶體管為P型薄膜晶體管，第一公共電極為高電平電壓源VDD，第二公共電極為低電平電壓源Vss。
[0023]各晶體管為單柵晶體管，晶體管的柵極為信號控制極，增強(qiáng)型和耗盡型晶體管通過以下工藝中的一種實(shí)現(xiàn):單/雙有源層薄膜晶體管、有源層的等離子體處理、有源層厚度調(diào)整。
[0024]各晶體管為雙柵薄膜晶體管，其中一柵作為閾值電壓控制極而另一柵作為信號控制極。
[0025]所述第一晶體管Tl、第二晶體管T2、第三晶體管T3、第六晶體管T6和第七晶體管17的雙柵中的底柵作為信號控制極，頂柵作為閾值電壓控制極并均耦合到用于提供負(fù)電壓的第三控制信號Vtce ;所述第四晶體管T4、第五晶體管T5和第八晶體管T8的雙柵中的底柵作為信號控制極，頂柵作為閾值電壓控制極并均耦合到用于提供正電壓的第四控制信號
Vtgd。
[0026]所述第一晶體管Tl、第二晶體管T2、第三晶體管T3、第六晶體管T6和第七晶體管T7的信號控制極和各自晶體管的閾值電壓控制極短接在一起；所述第四晶體管T4、第五晶體管T5和第八晶體管T8的雙柵中的底柵作為信號控制極，頂柵作為閾值電壓控制極并均耦合到用于提供正電壓的第四控制信號VTCD。
[0027]所述列同步開關(guān)還包括第九晶體管T9，第九晶體管T9為雙柵晶體管，雙柵短接并且耦合到列同步信號LE ;第九晶體管T9的第二電極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)Xl，其第一電極耦合到第八晶體管T8的頂柵。
[0028]根據(jù)本申請的第二方面，本申請?zhí)峁┮环N用于顯示裝置的數(shù)據(jù)驅(qū)動電路，包括:
[0029]移位寄存器，所述移位寄存器在時鐘信號和輸入脈沖信號的控制下，順次地產(chǎn)生米樣脈沖信號；
[0030]包括上述鎖存器電路單元的鎖存器，所述鎖存器在采樣脈沖信號的控制下，分時采樣所輸入的數(shù)字信號，并且在鎖存器同步信號的作用下并行地輸出；
[0031]數(shù)模轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器在轉(zhuǎn)換控制信號的作用下，將并行輸入的數(shù)字信號轉(zhuǎn)化為模擬信號輸出到面板中像素。[0032]本申請?zhí)峁┑逆i存器電路單元及用于顯示裝置的數(shù)據(jù)驅(qū)動電路，結(jié)構(gòu)較為簡單，器件數(shù)量少，外接引線的數(shù)量也較少；輸出信號的高電平值可達(dá)到VDD，而不會有Vt損失的問題；靈敏度較高，狀態(tài)切換所需要的時間較短。
【專利附圖】

【附圖說明】
[0033]圖1為一種TFT集成的數(shù)據(jù)驅(qū)動電路的框圖；
[0034]圖2為一種傳統(tǒng)的鎖存器單元電路圖；
[0035]圖3為本申請一種實(shí)施例中鎖存器單元電路圖；
[0036]圖4為本申請一種實(shí)施例中鎖存器對高電平信號進(jìn)行鎖存的時序圖；
[0037]圖5為本申請一種實(shí)施例中鎖存器對低電平信號進(jìn)行鎖存的時序圖；
[0038]圖6為本申請一種實(shí)施例中鎖存器與現(xiàn)有技術(shù)對高電平信號鎖存的仿真圖；
[0039]圖7為本申請一種實(shí)施例中鎖存器與現(xiàn)有技術(shù)對低電平信號鎖存的仿真圖；
[0040]圖8為本申請一種實(shí)施例中雙柵氧化物TFT的結(jié)構(gòu)示意圖；
[0041]圖9為本申請一種實(shí)施例中基于雙柵氧化物TFT的鎖存器單元電路圖；
[0042]圖10為本申請一種實(shí)施例中閾值電壓自適應(yīng)的鎖存器單元電路圖；
[0043]圖11為本申請一種實(shí)施例中基于正反饋的鎖存器單元電路圖。
【具體實(shí)施方式】
[0044]下面通過【具體實(shí)施方式】結(jié)合附圖對本申請作進(jìn)一步詳細(xì)說明。
[0045]首先對本申請所涉及的術(shù)語進(jìn)行說明。本申請各個實(shí)施例中所描述的晶體管可以是任何形式的晶體管，比如場效應(yīng)晶體管(Field Effect Transistor, FET)或者雙極型晶體管(Bipolar Junction Transistor,BJT)0當(dāng)晶體管為BJT時，其信號控制極是指BJT的基極B，當(dāng)晶體管為FET時，其信號控制極是指FET的柵極。顯示裝置中的晶體管通常為TFT器件，此時，晶體管的信號控制極是TFT器件的柵極。對于N型晶體管，第一電極是指其漏極，第二電極是指其源極；對于P型晶體管，第一電極是指其源極，第二電極是指其漏極。
[0046]圖1是一種TFT集成的數(shù)據(jù)驅(qū)動電路的框圖。數(shù)據(jù)驅(qū)動電路至少包括三個部分:移位寄存器(Shift Register，SR)，鎖存器(Latch)和數(shù)模轉(zhuǎn)換器(Digital AnalogConverter, DAC)。移位寄存器在時鐘信號和輸入脈沖信號的控制下,順次地產(chǎn)生采樣脈沖信號；鎖存器在采樣脈沖信號的控制下，分時采樣所輸入的數(shù)字信號，并且在鎖存器同步信號的作用下并行地輸出；數(shù)模轉(zhuǎn)換器是在轉(zhuǎn)換控制信號的作用下，將并行輸入的數(shù)字信號轉(zhuǎn)化為模擬信號輸出到面板中像素。
[0047]在本申請一種實(shí)施例中，鎖存器的鎖存器單元電路圖如圖3所示，包括四個部分:采樣開關(guān)，雙穩(wěn)態(tài)單元電路，列同步開關(guān)和輸出放大電路。本實(shí)施例中，以鎖存器單元電路采用N型薄膜晶體管(TFT)為例進(jìn)行說明，此時，第一公共電極為低電平電壓源Vss，第二公共電極為高電平電壓源VDD。在其他的實(shí)施例中，鎖存器單元電路也可以采用P型晶體管，相應(yīng)地第一公共電極為高電平電壓源VDD，第二公共電極為低電平電壓源Vss。
[0048]采樣開關(guān)部分包括第一晶體管Tl，其柵極耦合到采樣脈沖信號SRn，漏極耦合到數(shù)字輸入信號Vin，源極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)Xl。雙穩(wěn)態(tài)單元電路包括交叉耦合的第二晶體管T2和第三晶體管T3，以及兩個有源負(fù)載:第四晶體管T4和第五晶體管T5。第二晶體管T2的柵極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2，漏極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)Xl，源極耦合到低電平電壓源Vss。第三晶體管T3的柵極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)XI，漏極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2，源極耦合到低電平電壓源Vss。第四晶體管T4的柵極和源極短接，且耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)XI，漏極耦合到高電平電壓源VDD。第五晶體管T5的柵極和源極短接，且耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2。列同步開關(guān)部分包括有第六晶體管T6和存儲電容Cl。其中，第六晶體管的柵極耦合到列同步信號LE，源極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2，漏極耦合到輸出放大電路的輸入節(jié)點(diǎn)X3。存儲電容Cl的一端耦合到輸出放大電路的輸入節(jié)點(diǎn)X3，其另一端耦合到低電平電壓源Vss。輸出放大電路包括有第七晶體管17和第八晶體管T8。第七晶體管17的柵極耦合到輸出放大電路的輸入節(jié)點(diǎn)X3，漏極耦合到放大電路的輸出節(jié)點(diǎn)Vtjut,源極耦合到低電平電壓源Vss。第八晶體管T8的柵極短接到其源極且耦合到放大電路的輸出節(jié)點(diǎn)Vwt，漏極耦合到高電平電壓源VDD。在本實(shí)施例中，各晶體管也可以為P型TFT，在此種情況下第一公共電極為高電平電壓源VDD，第二公共電極為低電平電壓源Vss。
[0049]采樣開關(guān)部分響應(yīng)采樣脈沖信號SRn，當(dāng)采樣脈沖信號SRn的高電平到來時，將輸入的數(shù)字信號Vin傳遞給雙穩(wěn)態(tài)單兀電路。米樣脈沖信號SRn由前一級的移位寄存器輸出。雙穩(wěn)態(tài)單元電路接收來自采樣開關(guān)的數(shù)字信號，分別在輸入節(jié)點(diǎn)Xl和輸出節(jié)點(diǎn)X2上形成兩個邏輯相反的電壓信號。即輸入節(jié)點(diǎn)Xl為高電平時，輸出節(jié)點(diǎn)X2為低電平；反之，當(dāng)輸入節(jié)點(diǎn)Xl為低電平時，輸出節(jié)點(diǎn)X2為高電平。輸入節(jié)點(diǎn)Xl和輸出節(jié)點(diǎn)X2的邏輯狀態(tài)相互鎖定，并且在電源電壓Vdd保持時得以保存，直到下一次采樣開關(guān)再次輸入，且輸入相反邏輯的信號或者電源電壓Vdd掉電。列同步開關(guān)響應(yīng)列同步信號LE，當(dāng)列同步信號LE的高電平到來時，將雙穩(wěn)態(tài)單元電路的輸出信號傳遞給存儲電容Cl。列同步開關(guān)部分中，存儲電容Cl上獲得的電荷信號將保持整行時間，直到下一行列同步信號LE再次變成為高電平時更新。輸出放大電路部分響應(yīng)列同步開關(guān)部分的輸出，當(dāng)列同步開關(guān)部分輸出低電平時，輸出放大電路輸出聞電平，當(dāng)列同步開關(guān)部分輸出聞電平時，輸出放大電路輸出低電平。
[0050]在本實(shí)施例中，要求第一晶體管Tl、第二晶體管T2、第三晶體管T3、第六晶體管T6和第七晶體管T7是閾值電壓為正的TFT，即增強(qiáng)型TFT。第四晶體管T4、第五晶體管T5和第八晶體管T8為閾值電壓為負(fù)的TFT，即耗盡型TFT。這里，增強(qiáng)型以及耗盡型TFT實(shí)現(xiàn)，即正負(fù)閾值電壓的調(diào)控方式可以是:單/雙有源層TFT，有源層的等離子體處理，或者有源層厚度的調(diào)整等等。其中，采用單/雙有源層結(jié)構(gòu)的TFT中，有源層厚度較薄的器件表現(xiàn)出較大的閾值電壓；而較厚的有源層可能因?yàn)榫邆漭^多的氧空位，從而薄膜的電導(dǎo)率較高，閾值電壓為負(fù)。而經(jīng)過氧等離子體處理以后的TFT也有可能從較負(fù)的閾值電壓變成為正的閾值電壓。總之，現(xiàn)有的TFT工藝條件里，有較多的方式實(shí)現(xiàn)閾值電壓的值的調(diào)節(jié)。
[0051]下面針對輸入高電平信號和輸入低電平信號的鎖存分別來闡釋這種鎖存器單元電路的工作過程。圖4示意了這種鎖存器單元電路對輸入的高電平信號進(jìn)行鎖存的時序圖，其包括以下幾個階段:
[0052](I)采樣階段
[0053]在采樣階段，采樣掃描脈沖SRn為高電平，數(shù)字輸入信號Vin也為高電平，因此雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)Xl的電位被上拉，即T3的柵極電位被抬高。由于T3和T5構(gòu)成的高靈敏度反相器的放大作用，雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2被迅速地下拉到低電平電位。又由于雙穩(wěn)態(tài)單元電路的正反饋，即T2和T4構(gòu)成的高靈敏度反相器的放大作用，輸入節(jié)點(diǎn)Xl的電位進(jìn)一步地被上拉、增強(qiáng)。于是在采樣階段結(jié)束時，雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)Xl被上拉到高電平VDD，輸出節(jié)點(diǎn)X2被下拉到低電平Vss。
[0054]在采樣階段，列同步信號LE為低電平，于是列同步開關(guān)部分關(guān)斷，輸出放大電路保持原來的狀態(tài)。
[0055](2)采樣保持階段
[0056]在采樣保持階段，采樣掃描脈沖SRn為低電平，于是采樣開關(guān)斷開。因此雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)Xl不再耦合到數(shù)字輸入信號。雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)Xl和輸出節(jié)點(diǎn)X2上的電位將保持著,直到下一行掃描時間里米樣掃描脈沖SRn的再一次到來。
[0057]在采樣保持階段剛開始的時刻，由于采樣掃描脈沖信號SRn的下降沿受到采樣開關(guān)上電壓饋通效應(yīng)的影響，雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)Xl的電壓會受到擾動而發(fā)生降低。然而，由于輸入節(jié)點(diǎn)Xl和輸出節(jié)點(diǎn)X2之間是正反饋電路，輸入節(jié)點(diǎn)Xl能夠克服電壓饋通效應(yīng)帶來的擾動而恢復(fù)到高電平電壓VDD。
[0058]在采樣保持階段，列同步信號LE為低電平，于是列同步開關(guān)部分關(guān)斷，輸出放大電路保持原來的狀態(tài)。
[0059](3)同步鎖存階段
[0060]在同步鎖存階段，列同步信號LE為高電平，于是列同步開關(guān)被打開。因此，雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2被耦合到存儲電容Cl。存儲電容Cl上的電荷狀態(tài)因此發(fā)生改變:由于雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2為低電平，存儲電容Cl的電荷被釋放掉或者Cl保持為放電狀態(tài)。從而輸出放大電路的輸入節(jié)點(diǎn)X3的電位降低，輸出放大電路的T7關(guān)斷，T8開啟，輸出節(jié)點(diǎn)Vtjut被充電上拉到高電平電壓Vdd。
[0061]在同步鎖存的初始階段，由于存儲電容Cl的初始狀態(tài)，雙穩(wěn)態(tài)單元電路的狀態(tài)可能會受到影響。例如，若Cl上預(yù)先保存著一定量的電荷，則雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)X2的電位可能因?yàn)殡姾煞窒淼男?yīng)而抬高，從而造成對雙穩(wěn)態(tài)單元電路的狀態(tài)的干擾。然而，由于輸入節(jié)點(diǎn)Xl和輸出節(jié)點(diǎn)X2之間是正反饋電路，輸出節(jié)點(diǎn)X2能夠克服電壓饋通效應(yīng)帶來的擾動而恢復(fù)到低電平電壓Vss。
[0062]在同步鎖存階段，采樣掃描脈沖SRn為低電平，于是采樣開關(guān)部分保持為關(guān)斷，雙穩(wěn)態(tài)單元電路保持為原來的狀態(tài)。
[0063](4) DAC 階段
[0064]在DAC階段，同步信號LE為低電平，于是列同步開關(guān)被關(guān)斷，各個列鎖存器的輸出均已經(jīng)完成狀態(tài)的轉(zhuǎn)換。在DAC電路的作用下，數(shù)據(jù)驅(qū)動電路將對應(yīng)一定灰度級別的模擬電壓傳輸?shù)絋FT陣列中。
[0065]實(shí)際上，DAC階段與前述的采樣階段、采樣保持階段是可以重疊的。換言之，在本行掃描階段進(jìn)行數(shù)字輸入信號的采樣以及采樣保持時，可以同時進(jìn)行前一行的DAC過程。由于TFT面板的實(shí)際操作過程中，行掃描時間有限，而DAC的轉(zhuǎn)換過程往往受限于列線上的較大的負(fù)載電容，于是速度較緩慢。因此，只有通過這種DAC階段與采樣和采樣保持階段在時間上的復(fù)用才能夠有效地利用行掃描時間。
[0066]圖5示意了這種鎖存器單元電路對輸入的低電平信號進(jìn)行鎖存的時序圖。由于該工作的過程與對輸入高電平信號進(jìn)行鎖存是類似的，唯一的區(qū)別是鎖存器單元電路的內(nèi)部節(jié)點(diǎn)電位都反相，在此不再贅述。
[0067]另外，采用電路仿真器對所提出的這種鎖存器單元電路進(jìn)行了仿真，并且將仿真結(jié)果與前述的傳統(tǒng)鎖存器單元電路進(jìn)行了對比。圖6和圖7分別描述了本實(shí)施例的鎖存器電路單元和傳統(tǒng)的鎖存器電路單元在鎖存高電平信號以及低電平信號時，內(nèi)部節(jié)點(diǎn)以及輸出節(jié)點(diǎn)上電壓信號的差別。其中，實(shí)線是本實(shí)施例的鎖存器電路，虛線是傳統(tǒng)的鎖存器電路。如圖6所示，Vout在40us左右從低電平切換到高電平。對于傳統(tǒng)的鎖存器電路，Vout的切換過程中經(jīng)歷了較長時間的拖尾；而本實(shí)施例的鎖存器電路的Vott從低電平變化到高電平所需要的時間較短。切換時間短的原因是由于雙穩(wěn)態(tài)電路以及輸出放大電路的靈敏度高。新的放大器的靈敏度高將在后面的內(nèi)容里予以闡釋，具體可以參考式子(I)和(2)以及相關(guān)的說明。仿真結(jié)果驗(yàn)證了前述的觀點(diǎn)，即:(I)、新的鎖存器電路的輸出信號的高電平值能夠達(dá)到VDD，而不會有Vt損失的問題。(2)、新的雙穩(wěn)態(tài)單元電路或者輸出放大電路的靈敏度較高，而且觸發(fā)狀態(tài)的切換所需要的電壓值較低，完成狀態(tài)的切換所需要的時間也較短。
[0068]但是，如果采用單/雙有源層TFT，有源層的等離子體處理，或者有源層厚度的調(diào)整等方式來實(shí)現(xiàn)如圖3所示的這種鎖存器單元電路，可能存在其他的問題，例如經(jīng)過等離子體處理的有源層中缺陷態(tài)增多，器件的穩(wěn)定性變差等；而通過調(diào)整有源層厚度來控制閾值電壓，則可能給工藝帶來較大的挑戰(zhàn)，器件甚至電路的一致性將變差等。而雙柵TFT不僅有可能實(shí)現(xiàn)閾值電壓的靈活、可控，而且還能夠避免上述工藝或者器件方面的困難。
[0069]如圖8所示，對于雙柵TFT而言，除開正常的底柵(BG)之外，還存在一個頂部的柵極(TG)。在雙柵TFT工作過程中，可以用底柵作為信號控制極，頂柵作為閾值電壓控制極；或者反之，用頂柵作為信號控制極，底柵作為閾值電壓控制極。這里用前一種情況為例作討論:當(dāng)頂柵加正電壓時，溝道中感應(yīng)出較多的載流子，溝道區(qū)域的導(dǎo)電性較強(qiáng)，從而對于底柵控制的TFT而言，其閾值電壓為負(fù)值；反之，當(dāng)頂柵施加負(fù)電壓時，溝道中載流子被耗盡，溝道區(qū)域的導(dǎo)電性減弱，從而雙柵TFT的閾值電壓為正值。于是，如圖3所示的鎖存器單元電路里，一般作為驅(qū)動管的增強(qiáng)型TFT，可以通過在其頂柵上施加負(fù)的柵極電壓實(shí)現(xiàn)；而作為負(fù)載管的耗盡型TFT，可以通過在其頂柵上施加正的柵極電壓實(shí)現(xiàn)。
[0070]在一種具體實(shí)施例中，如圖9所示，描述了一種基于雙柵氧化物TFT的鎖存器單元電路。參照圖3可以發(fā)現(xiàn)，其基本構(gòu)成部分是相同的，工作過程和原理也是類似的。然而，圖9所示意的這種鎖存器單元需要增加兩個控制信號Vtcd和Vtce，其中Vtcd在T1、T2、T3、T6、和17 (即耗盡型TFT)的頂柵上施加電壓，Vtce分別在T4、T5、和T8 (即增強(qiáng)型TFT)的頂柵上施加電壓。因此，開關(guān)管Tl和T6、驅(qū)動管T2、T3和T7的頂柵電壓較低，從而這些晶體管都需要其柵極的輸入電壓較正才能夠被開啟。而負(fù)載管T4、T5和T8的柵極電壓較高，從而這些管子成為耗盡型器件，或者說當(dāng)其柵極的輸入電壓為0的時候都能夠開啟，只有在較負(fù)的柵極輸入電壓時才能夠被關(guān)斷。
[0071]圖9所示的這種雙柵氧化物TFT的鎖存器單元電路，具備圖3所示鎖存器電路的優(yōu)點(diǎn)，而且可降低對工藝的要求，不需要額外的等離子處理或者溝道層厚度的精確控制，因此是一種可行性更高的鎖存器單元電路方案。
[0072]然而，圖9所示的這種鎖存器單元電路仍然需要額外的兩路控制信號Vtcd和VTCE，并且還需要對這兩個控制信號的值進(jìn)行設(shè)計。對于增強(qiáng)型器件而言，最期望的特性是:輸入柵為正信號時，該TFT能更完全地開啟，于是導(dǎo)通電流越大；而輸入柵為負(fù)信號時，該TFT能徹底地關(guān)斷，于是泄漏電流越小。換言之，理想的增強(qiáng)型器件應(yīng)該具有動態(tài)的閾值電壓:在輸入柵為高電平時，控制柵上也為高電平，從而TFT的閾值電壓較小；在輸入柵為低電平時，控制柵上也為低電平，從而TFT的閾值電壓較大。因此，將輸入柵和控制柵短接的雙柵TFT有可能構(gòu)成具有動態(tài)閾值電壓的增強(qiáng)型TFT。
[0073]在一種具體實(shí)施例中，如圖10所示，描述了一種動態(tài)閾值電壓的基于雙柵氧化物TFT的鎖存器單元電路。其中，開關(guān)管Tl和T6，驅(qū)動管T2，T3和T7的頂柵和底柵分別短接，并且分別由列掃描脈沖信號、雙穩(wěn)態(tài)單元電路的輸出信號X2、雙穩(wěn)態(tài)單元電路的輸入信號X1、列同步信號LE、輸出放大電路的輸入信號X3控制。而其余的TFT仍然保持與圖9所示意的鎖存器單元電路相同的結(jié)構(gòu)。于是，圖10所示意的鎖存器單元電路較之于圖9所示意的電路節(jié)約一路增強(qiáng)型TFT的頂柵控制信號，而且圖10的開關(guān)管以及驅(qū)動管將具備更大的導(dǎo)通電流和更小的泄露電流，因此電路的速度將更快、功耗將更小。
[0074]但是，如圖3、圖9、圖10所示的鎖存器單元電路的功耗可能還是較大。例如在輸出低電平電壓時，輸出放大電路的負(fù)載管、驅(qū)動管均處于開啟狀態(tài)，于是存在靜態(tài)功耗。而且，輸出的低電平電壓的值取決于負(fù)載管和驅(qū)動管電阻的分壓，于是輸出的低電平難于達(dá)到低電平電壓Vss。為了使得改善輸出的低電平，同時也降低輸出放大器的功耗，理想的負(fù)載管T8也應(yīng)該具有動態(tài)的閾值電壓:即輸出為高電平時，T8具有更小的閾值電壓，于是T8的導(dǎo)通能力更強(qiáng)，輸出節(jié)點(diǎn)上電壓上拉的速度更快；而輸出為低電平時，T8具有較大的閾值電壓，從而關(guān)斷較徹底，輸出電平被滿幅度地降低到低電平Vss。在鎖存器電路的內(nèi)部，符合這種特性的節(jié)點(diǎn)為雙穩(wěn)態(tài)電路的輸入節(jié)點(diǎn)XI。同時，T8的閾值電壓的調(diào)整應(yīng)該受到列同步信號LE的調(diào)控:即只有在輸出放大電路的輸出節(jié)點(diǎn)的電位狀態(tài)需要改變時，T8的閾值電壓才自適應(yīng)地進(jìn)行調(diào)節(jié)；在列同步鎖存過程中以及DAC階段，T8的閾值電壓應(yīng)該保持為較固定的值。
[0075]在一種具體實(shí)施例中，如圖11所示，描述了一種滿幅度的動態(tài)閾值電壓的雙柵氧化物TFT的鎖存器單元電路。相比于圖10的鎖存器電路，該電路增加了一個由列同步信號LE控制的開關(guān)管T9，并且輸出放大電路的負(fù)載管T8的頂柵通過開關(guān)管T9耦合到雙穩(wěn)態(tài)電路的輸入節(jié)點(diǎn)XI。于是，在輸出電壓應(yīng)該為高電平時，與之同相位的節(jié)點(diǎn)Xl也為高電平，于是T8的頂柵被耦合到XI，其閾值電壓較小，上拉管T8的導(dǎo)通電阻較小，上拉速度變快；而在輸出電壓應(yīng)該為低電平時，與之同相位的節(jié)點(diǎn)Xl也為低電平，于是T8的頂柵被耦合到XI，其閾值電壓變成正值，從而在下拉階段T8管關(guān)斷，輸出節(jié)點(diǎn)被下拉到低電平Vss。而在列同步信號LE變成低電平之后，T8的閾值電壓不再受到節(jié)點(diǎn)Xl上信號的影響，從而在后續(xù)的DAC轉(zhuǎn)化階段，T8的閾值電壓保持為較固定的值。
[0076]本申請?zhí)峁┑逆i存器電路單元及用于顯示裝置的數(shù)據(jù)驅(qū)動電路具有如下優(yōu)點(diǎn):
[0077](I)、電路結(jié)構(gòu)較為簡單，器件數(shù)量少，外接引線的數(shù)量也較少。
[0078]傳統(tǒng)的結(jié)構(gòu)如圖2所示，其具有輸出電平的損失，為了彌補(bǔ)傳統(tǒng)結(jié)構(gòu)的輸出電平損失的問題，一般會要采用“電壓自舉”的技術(shù)，而新的鎖存器電路可以節(jié)省用于“電壓自舉”的器件。另外，由于該鎖存器將要集成到顯示面板上。如果外接引線數(shù)量過多，會占據(jù)有效的顯示面積，影響顯示的效果。
[0079](2)、輸出信號的高電平值能夠達(dá)到VDD，而不會有Vt損失的問題。
[0080]對于輸出放大電路而言，如圖3所示，當(dāng)輸出高電平時，第七晶體管T7被關(guān)閉，第八晶體管T8的柵極-源極電壓為零。而由于第八晶體管的閾值電壓VT8〈0，于是仍然存在導(dǎo)通電流Iup給輸出節(jié)點(diǎn)Vrat上拉充電。且第八晶體管一直工作于飽和區(qū)，因此其導(dǎo)通電流Iup為一恒定值，可表達(dá)如下:
W,
[0081]
【權(quán)利要求】
1.一種鎖存器電路單元，包括級聯(lián)的采樣開關(guān)、雙穩(wěn)態(tài)單元電路、列同步開關(guān)和輸出放大電路，其特征在于: 所述采樣開關(guān)包括第一晶體管(Tl)，第一晶體管(Tl)的信號控制極響應(yīng)采樣脈沖信號，第一電極用于接收數(shù)字輸入信號，第二電極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)(Xl)； 所述雙穩(wěn)態(tài)單元電路包括第二晶體管(T2)、第三晶體管(T3)、第四晶體管(T4)和第五晶體管(T5);第二晶體管(T2)的信號控制極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)(X2)，第一電極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)(XI)，第二電極耦合到第一公共電極；第三晶體管(T3)的信號控制極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)(XI)，第一電極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)(X2)，第二電極耦合到第一公共電極；第四晶體管(T4)的信號控制極和第二電極短接，且耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)(XI)，第一電極耦合到第二公共電極；第五晶體管(T5)的信號控制極和第二電極短接，且耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)(X2),第一電極I禹合到第二公共電極； 所述列同步開關(guān)包括第六晶體管(T6)和存儲電容(Cl);第六晶體管(T6)的信號控制極響應(yīng)列同步信號(LE)，第二電極耦合到雙穩(wěn)態(tài)單元電路的輸出節(jié)點(diǎn)(X2)，第一電極耦合到輸出放大電路的輸入節(jié)點(diǎn)(X3);存儲電容(Cl)的一端耦合到輸出放大電路的輸入節(jié)點(diǎn)(X3),另一端I禹合到第一公共電極； 所述輸出放大電路包括第七晶體管(T7)和第八晶體管(T8);第七晶體管(T7)的信號控制極耦合到輸出放大電路的輸入節(jié)點(diǎn)(X3)，第一電極耦合到放大電路的輸出節(jié)點(diǎn)(Vwt)，第二電極耦合到第一公共電極；第八晶體管(T8)的信號控制極短接到其第二電極且耦合到放大電路的輸出節(jié)點(diǎn)(Vtjut)，第一電極耦合到第二公共電極； 所述第一晶體管(Tl)、第二晶體管(T2)、第三晶體管(T3)、第六晶體管(T6)和第七晶體管(T7)是增強(qiáng)型晶體管；所述第四晶體管(T4)、第五晶體管(T5)和第八晶體管(T8)為耗盡型晶體管。`
2.如權(quán)利要求1所述的鎖存器電路單元，其特征在于，各晶體管為N型薄膜晶體管，第一公共電極為低電平電壓源(Vss)，第二公共電極為高電平電壓源(Vdd);或各晶體管為P型薄膜晶體管，第一公共電極為高電平電壓源(Vdd)，第二公共電極為低電平電壓源(Vss)。
3.如權(quán)利要求2所述的鎖存器電路單元，其特征在于，各晶體管為單柵晶體管，晶體管的柵極為信號控制極，增強(qiáng)型和耗盡型晶體管通過以下工藝中的一種實(shí)現(xiàn):單/雙有源層薄膜晶體管、有源層的等離子體處理、有源層厚度調(diào)整。
4.如權(quán)利要求2所述的鎖存器電路單元，其特征在于，各晶體管為雙柵薄膜晶體管，其中一柵作為閾值電壓控制極而另一柵作為信號控制極。
5.如權(quán)利要求4所述的鎖存器電路單元，其特征在于，所述第一晶體管(Tl)、第二晶體管(T2)、第三晶體管(T3)、第六晶體管(T6)和第七晶體管(T7)的雙柵中的底柵作為信號控制極，頂柵作為閾值電壓控制極并均耦合到用于提供負(fù)電壓的第三控制信號(Vtce);所述第四晶體管(T4)、第五晶體管(T5)和第八晶體管(T8)的雙柵中的底柵作為信號控制極，頂柵作為閾值電壓控制極并均耦合到用于提供正電壓的第四控制信號(Vtcd)。
6.如權(quán)利要求4所述的鎖存器電路單元，其特征在于，所述第一晶體管(Tl)、第二晶體管(T2)、第三晶體管(T3)、第六晶體管(T6)和第七晶體管(T7)的信號控制極和各自晶體管的閾值電壓控制極短接在一起；所述第四晶體管(T4)、第五晶體管(T5)和第八晶體管(T8)的雙柵中的底柵作為信號控制極，頂柵作為閾值電壓控制極并均耦合到用于提供正電壓的第四控制信號(Vtcd)。
7.如權(quán)利要求4所述的鎖存器電路單元，其特征在于，所述列同步開關(guān)還包括第九晶體管(T9)，第九晶體管(T9)為雙柵晶體管，雙柵短接并且耦合到列同步信號(LE);第九晶體管(T9)的第二電極耦合到雙穩(wěn)態(tài)單元電路的輸入節(jié)點(diǎn)(XI)，其第一電極耦合到第八晶體管(T8)的頂柵。
8.一種用于顯示裝置的數(shù)據(jù)驅(qū)動電路，其特征在于，包括: 移位寄存器，所述移位寄存器在時鐘信號和輸入脈沖信號的控制下，順次地產(chǎn)生采樣脈沖信號； 由如權(quán)利要求項1-7任一項所述的鎖存器電路單元構(gòu)成的鎖存器，所述鎖存器在采樣脈沖信號的控制下，分時采樣所輸入的數(shù)字信號，并且在鎖存器同步信號的作用下并行地輸出； 數(shù)模轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器在轉(zhuǎn)換控制信號的作用下，將并行輸入的數(shù)字信號轉(zhuǎn)化為模擬信號輸出到面板中像素。
【文檔編號】H03K3/356GK103490748SQ201310248196
【公開日】2014年1月1日 申請日期:2013年6月21日 優(yōu)先權(quán)日:2013年6月21日
【發(fā)明者】張盛東, 廖聰維, 胡治晉 申請人:北京大學(xué)深圳研究生院