半導體開關的制作方法
【專利摘要】一種半導體開關，包含一開關單元，其包含：一晶體管，具有一漏極、一柵極以及一源極；一漏極偏壓電阻，耦接漏極；一漏極偏壓選擇電路，于晶體管導通時耦接漏極偏壓電阻與一第一漏極偏壓，于晶體管不導通時耦接漏極偏壓電阻與一第二漏極偏壓；一柵極偏壓電阻，耦接柵極；一柵極偏壓選擇電路，于晶體管導通時耦接柵極偏壓電阻與一第一柵極偏壓，于晶體管不導通時耦接柵極偏壓電阻與一第二柵極偏壓；一源極偏壓電阻，耦接源極；以及一源極偏壓選擇電路，于晶體管導通時耦接源極偏壓電阻與一第一源極偏壓，于晶體管不導通時耦接源極偏壓電阻與一第二源極偏壓，其中第一與第二漏極偏壓不同，第一與第二柵極偏壓不同，第一與第二源極偏壓不同。
【專利說明】半導體開關

【技術領域】
[0001]本發(fā)明是關于一種開關，尤其是關于一種半導體開關。

【背景技術】
[0002]半導體元件作為開關使用已是常見的技術，其中一種使用方式是將半導體元件作為一傳/收開關(Transmitter/Receiver Switch, T/R Switch)。傳統(tǒng)的半導體傳/收開關10如圖1所示，包含一 NMOS晶體管110，該晶體管110包含一柵極漏極間寄生電容Cgd與一柵極源極間寄生電容Cgs，當該晶體管110不導通時(亦即該傳/收開關10處于一關閉狀態(tài)時)，該晶體管110的漏極經由一偏壓電阻120耦接至一直流工作電壓VDD，并接收一交流電壓信號VAC，該晶體管110的柵極與源極則耦接至地，此時為避免該晶體管110的損壞或誤動作，于該交流電壓信號VAC的正半周期中，該晶體管110的漏極至柵極電壓VDG(total)以及漏極至源極電壓VDS(total)應小于該晶體管110的擊穿電壓VBV，而于該交流電壓信號VAC的負半周期中，該晶體管110的柵極至漏極電壓VGD (total)應小于該晶體管110的導通電壓Vth，根據前述偏壓條件，上述電壓關系可以用下列式子來表示:
[0003]VDG (total) = (VDD+VAC) -0<VBV (式一)
[0004]VDS (total) = (VDD+VAC) -0<VBV (式二)
[0005]VGD(total) =0-(VDD+(-VAC))〈Vth (式三)
[0006]由式一及式三(或式二及式三)，吾人可推導得知該晶體管110能夠承受的最大交流電壓信號VAC為(VBV+Vth)/2，此時漏極至柵極的直流電壓差VDG(dc)為(VBV-Vth)/2。
[0007]上述的晶體管偏壓結構與方式至少會有下列問題:當該晶體管110不導通且該晶體管110的擊穿電壓VBV不夠大時，例如該擊穿電壓為二倍VDD (其也有可能更小)，若該交流電壓信號VAC的最大值不小于前述直流工作電壓VDD，該晶體管110的漏極電壓的最大值至少即為該直流工作電壓VDD加上該交流電壓信號VAC的電壓的最大值，亦即至少為二倍VDD，此時由于該晶體管110的柵極接地，該晶體管110的漏極至柵極最大電壓差VDG(total)將可能超過該晶體管110的擊穿電壓VBV (亦即前揭式一無法被滿足)，從而造成該晶體管110的損壞或使用壽命的減損。


【發(fā)明內容】

[0008]鑒于上述，本發(fā)明的一目的在于提供一種半導體開關，以解決現(xiàn)有現(xiàn)有技術的問題。
[0009]本發(fā)明揭示了一種半導體開關，可應用于一電子元件。該半導體開關之一實施例包含一開關單元，該開關單元包含:一晶體管，具有一漏極、一柵極以及一源極；一漏極偏壓電阻，耦接該漏極；一漏極偏壓選擇電路，用來于該晶體管導通時耦接該漏極偏壓電阻與一第一漏極偏壓，并用來于該晶體管不導通時耦接該漏極偏壓電阻與一第二漏極偏壓；一柵極偏壓電阻，耦接該柵極；一柵極偏壓選擇電路，用來于該晶體管導通時耦接該柵極偏壓電阻與一第一柵極偏壓，并用來于該晶體管不導通時耦接該柵極偏壓電阻與一第二柵極偏壓；一源極偏壓電阻，耦接該源極；以及一源極偏壓選擇電路，用來于該晶體管導通耦接于該源極偏壓電阻與一第一源極偏壓，并用來于該晶體管不導通時耦接該源極偏壓電阻與一第二源極偏壓，其中該第一與第二漏極偏壓不同，該第一與第二柵極偏壓不同，該第一與第二源極偏壓不同。
[0010]依據本發(fā)明的一實施例，上述晶體管具有一擊穿電壓以及一導通電壓，該第二漏極偏壓與該第二柵極偏壓的電壓差大于該擊穿電壓減去三倍該導通電壓的值的四分之一，且該第二源極偏壓與該第二柵極偏壓的電壓差大于該擊穿電壓減去三倍該導通電壓的值的四分之一；另外，該第二漏極偏壓與該第二柵極偏壓的電壓差小于三倍該擊穿電壓減去該導通電壓的值的四分之一，且該第二源極偏壓與該第二柵極偏壓的電壓差小于三倍該擊穿電壓減去該導通電壓的值的四分之一。
[0011]有關本發(fā)明的特征、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

【專利附圖】

【附圖說明】
[0012]〔圖1〕為現(xiàn)有技術的半導體開關處于一關閉狀態(tài)的不意圖；
[0013]〔圖2a〕為本發(fā)明的半導體開關處于一開啟狀態(tài)的示意圖；
[0014]〔圖2b〕為本發(fā)明的半導體開關處于一關閉狀態(tài)的示意圖；
[0015]〔圖3a〕為圖2a的等效電路示意圖；
[0016]〔圖3b〕為圖2b的等效電路不意圖；及
[0017]〔圖4〕為本發(fā)明的具有半導體開關的收發(fā)器的一實施例的示意圖。
[0018]其中，附圖標記說明如下:
[0019]10半導體傳/收開關
[0020]110 晶體管
[0021]120偏壓電阻
[0022]20半導體開關
[0023]210 晶體管
[0024]220漏極偏壓電阻
[0025]230漏極偏壓選擇電路
[0026]240柵極偏壓電阻
[0027]250柵極偏壓選擇電路
[0028]260源極偏壓電阻
[0029]270源極偏壓選擇電路
[0030]40收發(fā)器
[0031]42開關單元
[0032]44傳送單元
[0033]46接收單元
[0034]48控制單元
[0035]410 晶體管
[0036]420輸入電極偏壓電阻
[0037]430輸入電極偏壓選擇電路
[0038]440控制電極偏壓電阻
[0039]450控制電極偏壓選擇電路
[0040]460輸出電極偏壓電阻
[0041]470輸出電極偏壓選擇電路
[0042]Vac交流輸入信號
[0043]Vdd直流工作電壓
[0044]VBias設計偏壓
[0045]Cgd柵極漏極間寄生電容
[0046]Cgs柵極源極間寄生電容
[0047]V11第一輸入電極偏壓
[0048]V12第二輸入電極偏壓
[0049]Vci第一控制電極偏壓
[0050]Vc2第二控制電極偏壓
[0051]V01第一輸出電極偏壓
[0052]V02第二輸出電極偏壓

【具體實施方式】
[0053]本發(fā)明包含一種半導體開關及包含該半導體開關的收發(fā)器，該半導體開關可應用于一電子元件，該電子元件可以是一集成電路(Integrated Circuit, IC)(例如一傳送電路及/或一接收電路)或包含該集成電路的裝置(例如一無線信號傳輸裝置)，該半導體開關可通過偏壓電阻的設置、偏壓選擇電路的連接以及偏壓范圍的決定來避免過電壓所造成的元件損傷或誤動作(malfunct1n)等。在實施為可能的前提下,本【技術領域】技術人員能夠依本說明書的揭示內容來選擇等效的元件或步驟來實現(xiàn)本發(fā)明，亦即本發(fā)明的實施并不限于后續(xù)的實施例。另外，由于本發(fā)明的半導體開關所包含的部分或全部元件的任一單獨而言可為已知元件，因此，在不影響該本發(fā)明的充分揭示及可實施性的前提下，以下說明對于個別已知元件的細節(jié)將予以節(jié)略。
[0054]請參閱圖2a至圖3b，其本發(fā)明的半導體開關的一實施例的示意圖，其中圖2a顯示該半導體開關20處于一開啟狀態(tài)時的電路圖；圖2b顯示該半導體開關20處于一關閉狀態(tài)時的電路圖；圖3a與圖3b則分別為圖2a與圖2b的等效電路圖。如圖2a至圖3b所示，本實施例的半導體開關20包含一或多個開關單元，每該開關單元包含:一晶體管210，具有一漏極、一柵極以及一源極，在實施為可能的前提下，該晶體管210可以是任何已知的MOS晶體管(例如一已知的NMOS晶體管或一已知的PMOS晶體管或其組合)或具有同等功能的晶體管；一漏極偏壓電阻220，耦接于該晶體管210的漏極與一漏極直流偏壓之間，該漏極直流偏壓包含一第一漏極偏壓(例如一接地電壓)與一第二漏極偏壓(例如一設計偏壓VBias); —漏極偏壓選擇電路230，用來于該晶體管210導通時(亦即該半導體開關20處于前述開啟狀態(tài)時)耦接該漏極偏壓電阻220與該第一漏極偏壓，并用來于該晶體管210不導通時(亦即該半導體開關20處于前述關閉狀態(tài)時)耦接該漏極偏壓電阻220與該第二漏極偏壓；一柵極偏壓電阻240，耦接于該晶體管210之柵極與一柵極直流偏壓之間，該柵極直流偏壓包含一第一柵極偏壓(例如一固定電壓)與一第二柵極偏壓(例如該接地電壓)；一柵極偏壓選擇電路250，用來于該晶體管210導通時耦接該柵極偏壓電阻240與該第一柵極偏壓，并用來于該晶體管210不導通時耦接該柵極偏壓電阻240與該第二柵極偏壓；一源極偏壓電阻260，耦接于該晶體管210的源極與一源極直流偏壓之間，該源極直流偏壓包含一第一源極偏壓(例如該接地電壓)與一第二源極偏壓(例如該設計偏壓VBias);以及一源極偏壓選擇電路270，用來于該晶體管210導通時耦接該源極偏壓電阻260與該第一源極偏壓，并用來于該晶體管210不導通時耦接該源極偏壓電阻260與該第二源極偏壓，其中該第一與第二漏極偏壓不同，該第一與第二柵極偏壓不同，該第一與第二源極偏壓不同。
[0055]承前所述，本實施例中，該第一漏極偏壓等于該第一源極偏壓，例如兩者均為前述接地偏壓；又該第二漏極偏壓等于該第二源極偏壓，例如兩者均為前述設計偏壓VBias，然而只要能確保該晶體管210能正確地導通或不導通，并且不因過電壓而損傷或誤動作，該些偏壓的值并無特別限制。另外，本實施例中，提供予柵極的固定電壓為前述電子元件所對應的電壓，更精確地說，該固定電壓為該電子元件的一直流工作電壓VDD，然而，類似地，只要能確保該晶體管210能正確地啟閉，且不因過電壓而損傷或誤動作，該固定電壓的值并無特另IJ限制。
[0056]請參閱圖2b及圖3b，本實施例中，為確保該晶體管210在不導通時不因過電壓而損傷或誤動作，前述第二漏極偏壓(亦即該設計偏壓vBias)與第二柵極偏壓的電壓差VDe(d。)的較佳范圍為(VBV-3Vth) /4<VDG(dc)< (3VBV-Vth) /4，且第二源極偏壓(亦即該設計偏壓VBias)與第二柵極偏壓的電壓差Vse(d。)的較佳范圍亦為(VBV-3Vth)/4〈Vse(dc;)〈(3VBV-Vth)/4，其中Vbv為晶體管210的擊穿電壓，Vth為晶體管210的導通電壓，另外，由于本實施例中該第二柵極偏壓為接地電壓，故此處該直流電壓差VDe(d。)與Vse(d。)的較佳范圍即分別為該第二漏極偏壓與該第二源極偏壓的較佳范圍(亦即為該設計偏壓VBias的較佳范圍)。進一步而言，相較于現(xiàn)有開關的結構與偏壓設計(如圖1及其相關說明所述)，只要本實施例的第二漏極偏壓與第二柵極偏壓的電壓差VDe(d。)以及第二源極偏壓與第二柵極偏壓的電壓差Vse(d。)均介于該較佳范圍內，本實施例的晶體管210相較于現(xiàn)有技術即更能避免過電壓的形成，其中該較佳范圍的推導將進一步闡明于后。請注意，上述晶體管210的導通電壓Vth可以是一正值(例如當該晶體管210為一 NMOS晶體管時)、零(例如當該晶體管210為一空乏型NMOS晶體管時)或一負值(例如當該晶體管210為一空乏型NMOS晶體管或一 PMOS晶體管時)。另請注意，若前述固定電壓為直流工作電壓Vdd且該直流工作電壓Vdd為電路中的最大電壓，該設計偏壓％^可能因此受限而不得大于該固定電壓(亦即VBias需小于或等于VDD)，此時該該設計偏壓VBias的較佳范圍為(VBV_3Vth)/4〈VBias ^ VDD，然在實施為可能的前提下，此一限制并非必要。
[0057]上述直流電壓差VDe(d。)、VSG(dc)的限制可于電路設計階段中經由規(guī)范該第二漏極偏壓與該第二源極偏壓的值來實現(xiàn)，或于電路運作階段中利用一已知的電壓差控制電路或其等效電路來實現(xiàn)。另外，前述實施例中，該漏極偏壓選擇電路230、柵極偏壓選擇電路250及源極偏壓選擇電路270的任一單獨而言可通過現(xiàn)有技術來實現(xiàn)，且本【技術領域】技術人員能依本發(fā)明的揭示來實施及控制該些選擇電路230、250、270，因此在不影響本發(fā)明的揭示要求及可實施性的前提下，不必要的說明將予以節(jié)略。
[0058]請再次參閱圖2a至圖3b，本實施例中，每該開關單元的晶體管210包含一或多個寄生電容(例如一柵極漏極間電容Cgd及一柵極源極間電容Cgs)，且前述漏極偏壓電阻220的阻抗、該柵極偏壓電阻240的阻抗以及該源極偏壓電阻260的阻抗，于在意的一定頻段內(如輸入信號的頻段)，均大于該一或多個寄生電容的任一個的阻抗，舉例來說，該些偏壓電阻220、240、260的阻抗均大于該一或多個寄生電容的阻抗的X倍，其中X的較佳者為大于或等于10的數(shù)值。通過上述，如圖3b所示，當本實施例的半導體開關20處于一關閉狀態(tài)且該晶體管210為NMOS晶體管時,一交流輸入信號Vac主要會由該一或多個開關單兀的其中之一的晶體管210的漏極輸入，該交流輸入信號Vac取道該些寄生電容后再由該一或多個開關單元的其中之一的晶體管210的源極輸出。為說明方便，假定該開關20僅包含一開關單元、該些寄生電容為一柵極漏極間寄生電容Cgd及一柵極源極間寄生電容Cgs且具有相同電容值、該些偏壓電阻220、240、260的阻抗值遠大于電容Cgd及電容Cgs的阻抗值以及該交流輸入信號Vac的電壓值介于前述直流工作電壓Vdd的正負值之間,此時該開關20的晶體管210的漏極電壓VD(total)為該交流輸入信號\c的電壓值加上該第二漏極偏壓(例如Vdd/2)；同時由于電容Cgd與Cgs均等分壓且隔絕直流電壓的關系，該晶體管210的柵極電壓Veitotal)為該交流輸入信號\c的電壓值的一半；接著由于電容Cgs會消耗掉另一半該交流輸入信號Vac的電壓，該晶體管210的源極電壓Vs(t(rtal)因此等于該第二源極偏壓(例如Vdd/2)。基于上述，本實施例中晶體管210的漏極與柵極間電壓差VDe(t()tal)為該交流輸入信號\c的二分之一加上該第二漏極偏壓(Vdd/2)，該電壓差VDe(t()tal)的最大值VDe(t()tal—max)即為該交流輸入信號\c的最大值(Vdd)的二分之一加上VDD/2,亦即為Vdd,由于該最大電壓差VDe(t(rtal—max)顯然小于現(xiàn)有技術之漏極與柵極間的最大電壓差(其至少為二倍Vdd)以及小于該晶體管210的擊穿電壓Vbv(例如二倍Vdd至三倍Vdd之間的電壓)，因此能避免過電壓所帶來的晶體管損壞問題。類似地，本實施例中晶體管210的源極與柵極間最大電壓差Vse(t(rtal—_)為第二源極偏壓(Vdd/2)減去該交流輸入信號Vac的最小值(_Vdd/2)，亦即為VDD，由于此最大電壓差Vse(t()tal—max)亦遠小于該晶體管210之擊穿電壓VBV，因而確保了該晶體管210的安全。
[0059]承上一段所述，并請參閱本說明書所述的現(xiàn)有技術，現(xiàn)有開關所能承受的最大交流電壓信號為(VBV+Vth)/2，若本實施例的開關20欲承受更大的交流電壓信號\c且同時保持漏極至柵極電壓VDe(t()tal)小于擊穿電壓Vbv，則開關20所包含的單一晶體管210的電壓條件應滿足下列式子:
[0060]VAC> (VBV+Vth)/2 (式四)
[0061 ] VDG(total) = (VD(dc)+VAC) - (VG(dc)+VAC/2) <VBV (式五)
[0062]VGD(total) = (VG(dc) - VAC/2)-(VD(dc) -VAC)<Vth (式六)
[0〇63] Vsg(total) =Vs (dc) - (VG(dc) -Vac/2) <VBV (式七)
_4] Vgs (total) = (VG (dc) +Vac/2) -Vs (dc) <Vth (式八)
[0065]其中VD(d。)為漏極的直流偏壓(亦即前揭的第二漏極偏壓)、Ve(d。)則為柵極的直流偏壓(亦即前揭的第二柵極偏壓)、Vs(dc)為源極的直流偏壓(亦即前揭的第二源極偏壓)，本實施例中，VD(d。)為前述設計偏壓vBias，VG(dc)則為接地電壓，因此VD(d。)會等于VBias。根據式四與式五的交集、式四與式六的交集、式四與式七的交集以及式四與式八的交集，吾人可以分別得到下列四式:
[0066]VDG(dc)=VD(dc) - VG(dc)< (3VBV-Vth) /4 (式九)
[0067]VDG(dc)=VD(dc) - VG(dc)> (VBV-3Vth) /4 (式十)
[0068]Vsc(dc)=Vs(dc) - VG(dc)< (3VBV-Vth) /4 (式十一)
[0069]Vsc(dc)=Vs(dc) - VG(dc)> (VBV-3Vth) /4 (式十二)
[0070]再根據式九與式十，吾人即可得到所提及的第二漏極偏壓與第二柵極偏壓的電壓差v_。)的較佳范圍為(VBV-3Vth)/4〈VDe(dc;)〈(3VBV-Vth)/4 ;另根據式i^一與式十二，吾人亦可得到第二源極偏壓與第二柵極偏壓的電壓差Vse(d。)的較佳范圍為(VBV-3Vth)/4〈Vse(dc;)〈(3VBV-Vth)/4 ;若再根據式五與式六，吾人可進一步推導出本實施例的開關20所能承受的最大交流輸入信號VAe(max)為(VBV+Vth)，此時Vlie=Vse= (Vw-Vth)/2。亦即本實施例的開關20能安全地承受具有高于直流工作電壓Vdd振幅的交流輸入信號\c。
[0071]請繼續(xù)參閱圖2a至圖3b，如圖所示，當開關單元之數(shù)目為多個時，該些開關單元串聯(lián)在一起，且對二相鄰的開關單元(例如一第M開關單元與一第M+1開關單元)而言，第M開關單元的源極與第M+1開關單元的漏極系串聯(lián)在一起，且第M開關單元的源極偏壓電阻260同時為第M+1開關單元的漏極偏壓電阻220。本實施例中，前述交流輸入信號Va。從第一個開關單元的漏極輸入，而由最后一個開關單元的源極輸出。當該開關單元的數(shù)目為N個時(N為正整數(shù))且該第二漏極偏壓與該第二源極偏壓均為前述設計偏壓VBias時，第K個開關單元之漏極電壓、柵極電壓以及源極電壓可以分別表示如下:
[0072]漏極電壓VD(tQtal—K)=VBias+KX (Vac/N)；
[0073]柵極電SVc


(total—K)

(2K-1) X (Vac/2N) '及
[0074]源極電壓Vs

(total—K) "^Bias+(K I) X (VaC^N)，
[0075]其中K為不大于N的正整數(shù)。依據上述，假定該設計偏壓VBias為Vdd/2且該交流輸入信號Vac的電壓值介于土Vdd之間時，吾人亦可推導出該漏極電壓與柵極電壓間的電壓差(VBias+VM:/2N)不會大于Vdd,且該源極電壓與柵極電壓間的電壓差(VBias-VAC；/2N)亦不會大于VDD，由于此二電壓差均不大于VDD，亦即均會小于晶體管210的擊穿電壓(例如二倍VDD)，故能避免損害晶體管210。亦即本實施例的開關能安全地承受具有高于直流工作電壓Vdd振幅的交流輸入信號\c。
[0076]前述實施例中，各開關單元的晶體管210主要以NMOS晶體管為例，然而在實施為可能的前提下，本發(fā)明亦不排除利用CMOS或PMOS晶體管來實現(xiàn)，由于本【技術領域】技術人員能依據前揭實施例的內容以及本領域的現(xiàn)有技術得知如何利用PMOS或CMOS晶體管來實施本發(fā)明，因此類似的說明在此不予贅述。
[0077]此外，基于本發(fā)明的半導體開關，本發(fā)明另揭示一種具有半導體開關的收發(fā)器。如圖4所示，該收發(fā)器40的一實施例包含:一或多個開關單元42 (圖4僅繪出一個開關單元42以便了解，然此并非對本發(fā)明的限制)；一傳送單元44 ;一接收單元46 ;以及一控制單元48。每該開關單兀42包含:一晶體管410,具有一輸入電極、一控制電極以及一輸出電極，若晶體管410為NMOS晶體管，該輸入電極、控制電極與輸出電極即分別為漏極、柵極與源極，然此僅說明，非用以限制本發(fā)明；一輸入電極偏壓電阻420，耦接該輸入電極；一輸入電極偏壓選擇電路430,用來于該晶體管410導通時稱接該輸入電極偏壓電阻420與一第一輸入電極偏壓V11 (例如前述接地電壓)，并用來于該晶體管410不導通時耦接該輸入電極偏壓電阻420與一第二輸入電極偏壓V12 (例如前述設計偏壓VBias);—控制電極偏壓電阻440，耦接該控制電極；一控制電極偏壓選擇電路450，用來于該晶體管410導通時耦接該控制電極偏壓電阻440與一第一控制電極偏壓Va (例如前述直流工作電壓VDD)，并用來于該晶體管410不導通時耦接該控制電極偏壓電阻440與一第二控制電極偏壓Vc2(例如前述接地電壓);一輸出電極偏壓電阻460，f禹接該輸出電極；以及一輸出電極偏壓選擇電路470，用來于該晶體管410導通時I禹接該輸出電極偏壓電阻460與一第一輸出電極偏壓Vra (例如前述接地電壓)，并用來于該晶體管410不導通時耦接該輸出電極偏壓電阻460與一第二輸出電極偏壓Vre (例如前述設計偏壓VBias)。此外，前述傳送單元44用來經由該一或多個開關單兀42輸出一傳送信號(亦即一交流信號VA。),該傳送單兀44與該開關單兀42間可增設一電容(未顯示)以濾除低頻噪聲；該接收單元46用來經由該一或多個開關單元42接收一接收信號(亦即另一交流信號VA。)，且該接收單元46與該開關單元42間同樣可增設一電容(未顯示)以濾除低頻噪聲；該控制單元48則耦接該一或多個開關單元42、該傳送單元44與該接收單元46，用來依據該傳送單元44的一傳送狀態(tài)及/或該接收單元46的一接收狀態(tài)來控制該輸入電極偏壓選擇電路430耦接至該第一或第二輸入電極偏壓，并控制該控制電極偏壓選擇電路450耦接至該第一或第二控制電極偏壓，以及控制該輸出電極偏壓選擇電路470稱接至該第一或第二輸出電極偏壓，其中該第一與第二輸入電極偏壓不同，該第一與第二控制電極偏壓不同，該第一與第二輸出電極偏壓不同。本實施例中，當該傳送單元44傳送信號時，該接收單元46不會同時接收信號，然而在實施為可能的前提下，本發(fā)明亦不排除該傳送單元44與接收單元46同時分別傳送及接收信號。由于本【技術領域】技術人員可參考圖2a至圖3b的揭示內容來了解本實施例及其實施變化與功效，因此在不影響本實施例的揭示要求及可實施性的前提下，重復及冗余的說明在此予以節(jié)略。
[0078]請注意，本實施例中，該傳送單元44、接收單元46以及控制單元48的任一個單獨而言屬于現(xiàn)有技術，亦即本【技術領域】人士可依據本發(fā)明的揭示及需求來利用現(xiàn)有技術以實現(xiàn)該些單元44、46、48，因此在不影響本實施例之揭示要求以及可實施性的前提下，無關技術特征的說明將予以節(jié)略。另外，前述各實施例中，寄生電容伴隨著晶體管的制造而產生，且交流輸入信號視應用可以是一無線傳送信號、一無線接收信號或其它交流信號，由于該些內容并不影響本發(fā)明的技術特征，故相關細節(jié)在此予以節(jié)略。再請注意，本發(fā)明的半導體開關的晶體管可以是硅晶體管、砷化鎵晶體管或其它適合用來實現(xiàn)本發(fā)明的晶體管。
[0079]綜上所述，本發(fā)明的半導體開關及具有半導體開關的收發(fā)器可通過偏壓電阻的設置、偏壓選擇電路的連接以及偏壓范圍或壓差的限制來避免過電壓的形成所帶來的負面影響，并可視應用需求來決定開關單元的數(shù)目，換句話說，本發(fā)明除可提高電路的可靠性，并可提聞應用的彈性。
[0080]雖然本發(fā)明的實施例如上所述，然而該些實施例并非用來限定本發(fā)明，本【技術領域】技術人員可依據本發(fā)明的明示或隱含的內容對本發(fā)明的技術特征施以變化，凡此種種變化均可能屬于本發(fā)明所尋求的專利保護范疇，換言之，本發(fā)明的專利保護范圍須視本說明書的權利要求所界定者為準。
【權利要求】
1.一種半導體開關，應用于一電子元件，包含一開關單元，該開關單元包含: 一晶體管，具有一漏極、一柵極以及一源極； 一漏極偏壓電阻，耦接該漏極； 一漏極偏壓選擇電路，用來于該晶體管導通時耦接該漏極偏壓電阻與一第一漏極偏壓，并用來于該晶體管不導通時耦接該漏極偏壓電阻與一第二漏極偏壓； 一柵極偏壓電阻，耦接該柵極； 一柵極偏壓選擇電路，用來于該晶體管導通時耦接該柵極偏壓電阻與一第一柵極偏壓，并用來于該晶體管不導通時耦接該柵極偏壓電阻與一第二柵極偏壓； 一源極偏壓電阻，耦接該源極；以及 一源極偏壓選擇電路，用來于該晶體管導通時耦接該源極偏壓電阻與一第一源極偏壓，并用來于該晶體管不導通時耦接該源極偏壓電阻與一第二源極偏壓， 其中該第一與第二漏極偏壓不同，該第一與第二柵極偏壓不同，該第一與第二源極偏壓不同。
2.如權利要求1所述的半導體開關，其中該第一漏極偏壓等于該第一源極偏壓，該第二漏極偏壓等于該第二源極偏壓。
3.如權利要求2所述的半導體開關，其中該晶體管具有一擊穿電壓以及一導通電壓，該第二漏極偏壓與該第二柵極偏壓的電壓差大于該擊穿電壓減去三倍該導通電壓的值的四分之一，該第二源極偏壓與該第二柵極偏壓的電壓差大于該擊穿電壓減去三倍該導通電壓的值的四分之一。
4.如權利要求1所述的半導體開關，其中該晶體管具有一擊穿電壓以及一導通電壓，該第二漏極偏壓與該第二柵極偏壓的電壓差大于該擊穿電壓減去三倍該導通電壓的值的四分之一，該第二源極偏壓與該第二柵極偏壓的電壓差大于該擊穿電壓減去三倍該導通電壓的值的四分之一。
5.如權利要求4所述的半導體開關，其中該第二漏極偏壓與該第二柵極偏壓的電壓差小于三倍該擊穿電壓減去該導通電壓的值的四分之一，該第二源極偏壓與該第二柵極偏壓的電壓差小于三倍該擊穿電壓減去該導通電壓的值的四分之一。
6.如權利要求1所述的半導體開關，其中該晶體管具有一擊穿電壓以及一導通電壓，該第二漏極偏壓與該第二柵極偏壓的電壓差小于三倍該擊穿電壓減去該導通電壓的值的四分之一，該第二源極偏壓與該第二柵極偏壓的電壓差小于三倍該擊穿電壓減去該導通電壓的值的四分之一。
7.如權利要求1項所述的半導體開關，其中該電子元件對應一直流工作電壓，且該第二漏極偏壓與該第二源極偏壓小于該直流工作電壓。
8.如權利要求1所述的半導體開關，其中該開關單元具有一或多個寄生電容，且該漏極偏壓電阻的阻抗、該柵極偏壓電阻的阻抗以及該源極偏壓電阻的阻抗均大于該一或多個寄生電容的任一個的阻抗。
9.如權利要求8所述的半導體開關，其中該漏極偏壓電阻的阻抗、該柵極偏壓電阻的阻抗以及該源極偏壓電阻的阻抗均為該一或多個寄生電容的任一個的阻抗的十倍或十倍以上。
10.一種半導體開關，應用于一電子元件，包含多個開關單元，每該開關單元包含: 一晶體管，具有一漏極、一柵極以及一源極； 一漏極偏壓電阻，耦接該漏極； 一漏極偏壓選擇電路，用來于該晶體管導通時耦接該漏極偏壓電阻與一第一漏極偏壓，并用來于該晶體管不導通時耦接該漏極偏壓電阻與一第二漏極偏壓； 一柵極偏壓電阻，耦接該柵極； 一柵極偏壓選擇電路，用來于該晶體管導通時耦接該柵極偏壓電阻與一第一柵極偏壓，并用來于該晶體管不導通時耦接該柵極偏壓電阻與一第二柵極偏壓； 一源極偏壓電阻，耦接該源極；以及 一源極偏壓選擇電路，用來于該晶體管導通時耦接該源極偏壓電阻與一第一源極偏壓，并用來于該晶體管不導通時耦接該源極偏壓電阻與一第二源極偏壓， 其中該第一與第二漏極偏壓不同，該第一與第二柵極偏壓不同，該第一與第二源極偏壓不同，且該多個開關單元包含一第一開關單元與一第二開關單元，該第一開關單元的該源極與該第二開關單元的該漏極串聯(lián)在一起，且該第一開關單元的該源極偏壓電阻為該第二開關單元的該漏極偏壓電阻。
【文檔編號】H03K17/687GK104242881SQ201310253316
【公開日】2014年12月24日 申請日期:2013年6月24日 優(yōu)先權日:2013年6月24日
【發(fā)明者】王柏之 申請人:瑞昱半導體股份有限公司