一種遲滯可控的同步比較器的制造方法
【專利摘要】本發(fā)明提出一種遲滯可控的同步比較器，包括同步比較器模塊、鎖存單元和反饋回路；反饋回路對稱設(shè)置在同步比較器模塊兩邊，并根據(jù)控制要求，增設(shè)所述反饋模塊的數(shù)量，實現(xiàn)遲滯可調(diào)的同步比較器。本發(fā)明的遲滯可控的同步比較器和傳統(tǒng)的同步比較器相比，增加了至少一組的反饋回路，實現(xiàn)了遲滯數(shù)字可控，并且有效避免了輸入信號的干擾造成的輸出波動，避免了輸出過于敏感，解決了傳統(tǒng)的同步比較器的穩(wěn)定性問題。
【專利說明】—種遲滯可控的同步比較器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于模擬集成電路領(lǐng)域，具體涉及一種遲滯可控的同步比較器。
【背景技術(shù)】
[0002]傳統(tǒng)的同步比較器在控制系統(tǒng)中有著廣泛的應(yīng)用，其主要應(yīng)用在控制系統(tǒng)，進行數(shù)據(jù)控制。傳統(tǒng)的帶有輸出鎖存的同步比較器如圖1所示，包括同步比較器模塊和鎖存模塊。
[0003]圖1所示的同步比較器是在基本的同步比較器電路中加上了鎖存功能。然而，這種同步比較器不包含遲滯，在控制系統(tǒng)中如果待比較信號幅度接近，在噪聲的影響下，比較器的輸出將會高速反轉(zhuǎn)，從而使得整個系統(tǒng)處于不穩(wěn)定的狀態(tài)。傳統(tǒng)的方法如加入數(shù)字濾波器等手段，系統(tǒng)復(fù)雜度和功耗都會很高。

【發(fā)明內(nèi)容】

[0004]針對現(xiàn)有技術(shù)的不足，本發(fā)明提出一種遲滯可控的同步比較器，通過引入一組反饋回路，使得遲滯數(shù)字可控，避免了輸出過于敏感，有效的解決了傳統(tǒng)的同步比較器的穩(wěn)定性問題。
[0005]本發(fā)明提供的一種遲滯可控的同步比較器，包括同步比較器模塊和鎖存單元；所述同步比較器模塊中，第一晶體管M1的柵極接偏置電壓Φ，源極接地；第二晶體管M2的柵極接輸入端Cp，源極接所述第一晶體管M1的漏極；第三晶體管M3的柵極接輸入端Cn，源極接所述第一晶體管M1的漏極；第四晶體管M4的源極和所述第二晶體管M2的漏極相連；第五晶體管M5的源極與所述第三晶體管M3的漏極相連；第六晶體管M6的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第四晶體管M4的漏極相連；第七晶體管M7的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第五晶體管M5的漏極相連；第八晶體管隊的柵極與所述第五晶體管M5的漏極相連，其源極接工作電壓VDD，其漏極與所述第四晶體管M4的漏極和所述第六晶體管M6的漏極相連；第九晶體管M9的柵極與所述第四晶體管M4的漏極相連，其源極接工作電壓VDD，其漏極與所述第五晶體管M5的漏極和所述第七晶體管M7的漏極相連；
[0006]所述鎖存單元中，與非門G1的第一輸入口與所述第八晶體管M8的柵極相連，其第二輸入口與輸出端子Op相連；與非門G2的第一輸入口與所述第九晶體管M9的柵極相連,其第二輸入口與輸出端子On相連；
[0007]其改進之處在于，所述同步比較器包括至少兩路的反饋模塊，其對稱設(shè)置在所述同步比較器模塊兩邊，并根據(jù)控制要求，增設(shè)所述反饋模塊的數(shù)量，實現(xiàn)遲滯可調(diào)的同步比較器。
[0008]其中，所述反饋模塊包括第十晶體管Mn、第十一晶體管M31、第十二晶體管M41和與門A1 ；
[0009]所述第十晶體管M11的源極與所述第二晶體管M2的源極相連；[0010]所述第十一晶體管M31的柵極與所述第二晶體管M2的柵極相連，其源極與所述第十晶體管M11的漏極相連，其漏極與所述第四晶體管M4的源極相連；
[0011]所述第十二晶體管M41的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第十一晶體管M31的漏極相連；
[0012]所述與門A1的第一輸入口與控制信號Hcl相連,其第二輸入口與所述輸出端子Op相連，其輸出口與所述第十晶體管M11的柵極相連。
[0013]其中，所述第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第十晶體管M11和第 一晶體管M31均為NMOS晶體管。
[0014]其中，所述第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9和第十二晶體管M41均為PMOS晶體管。
[0015]其中，反饋模塊中，所述與門A1作為反饋開關(guān)，由所述第十晶體管M11和第十二晶體管M41提供偏置電平，第十一晶體管M31控制遲滯閾值。
[0016]其中，當反饋模塊為兩個以上時，每組反饋模塊中:
[0017]與所述第十晶體管M11同作用的晶體管，其源極與所述第十晶體管M11的源極相連；
[0018]與所述第十一晶體管M31同作用的晶體管，其柵極與所述第二晶體管M2的柵極相連，其漏極與所述第四晶體管M4的源極相連。
[0019]其中，所述第二晶體管M2的柵極通過電阻與所述反饋模塊中的晶體管連接；
[0020]所述第三晶體管M3的柵極通過電阻與所述反饋模塊中的晶體管連接。
[0021]與現(xiàn)有技術(shù)比，本發(fā)明的有益效果為:
[0022]本發(fā)明的遲滯可控的同步比較器和傳統(tǒng)的同步比較器相比，增加了至少一組的反饋回路，實現(xiàn)了遲滯數(shù)字可控，并且有效避免了輸入信號的干擾造成的輸出波動，避免了輸出過于敏感，解決了傳統(tǒng)的同步比較器的穩(wěn)定性問題。
[0023]本發(fā)明解決傳統(tǒng)的同步比較器穩(wěn)定性問題的方法，相比傳統(tǒng)的加入數(shù)字濾波器等解決手段，降低系統(tǒng)復(fù)雜度，也節(jié)省了功耗。
[0024]本發(fā)明在同步比較器鎖定的時候，同步比較器模塊和反饋模塊不消耗電流，節(jié)省了功耗。
[0025]本發(fā)明完全兼容CMOS工藝，可以在芯片上集成，系統(tǒng)簡單，功耗低。
【專利附圖】

【附圖說明】
[0026]圖1是現(xiàn)有的含輸出鎖存的同步比較器的具體實現(xiàn)電路；
[0027]圖2是本發(fā)明遲滯可控的同步比較器的具體實現(xiàn)電路。
[0028]圖中=M1-M41分別為第一晶體管至第十二晶體管；0ρ、0η為輸出端子而、62為非門；Hcl-Hci為控制信號；Cp、Cn為輸入信號；Φ為偏置電壓；VDD為工作電壓。
【具體實施方式】
[0029]下面結(jié)合附圖對本發(fā)明的【具體實施方式】作進一步的詳細說明。
[0030]本實施例提出的一種遲滯可控的同步比較器，包括同步比較器模塊、鎖存單元和反饋模塊。[0031]現(xiàn)有技術(shù)中，同步比較器模塊和鎖存單元的結(jié)構(gòu)如圖1所示，其中:
[0032]同步比較器模塊的結(jié)構(gòu)為:第一晶體管M1的柵極接偏置電壓Φ，源極接地；第二晶體管M2的柵極接輸入端Cp，源極接第一晶體管M1的漏極；第三晶體管M3的柵極接輸入端Cn，源極接第一晶體管M1的漏極；第四晶體管M4的源極和第二晶體管M2的漏極相連；第五晶體管M5的源極與第三晶體管M3的漏極相連；第六晶體管M6的柵極接接偏置電壓Φ，源極接工作電壓VDD，第六晶體管M6的漏極與第四晶體管M4的漏極相連；第七晶體管M7的柵極接接偏置電壓Φ，源極接工作電壓VDD，第七晶體管M7的漏極與第五晶體管M5的漏極相連；第八晶體管M8的柵極與第五晶體管M5的漏極相連，第八晶體管M8的源極接工作電壓VDD，第八晶體管M8的漏極與第四晶體管M4的漏極和第六晶體管M6的漏極相連；第九晶體管M9的柵極與第四晶體管M4的漏極相連，第九晶體管M9的源極接工作電壓VDD，第九晶體管M9的漏極與第五晶體管M5的漏極和第七晶體管M7的漏極相連；第十晶體管M11的源極與第二晶體管M2的源極相連；第十一晶體管M31的柵極與第二晶體管M2的柵極相連，第十一晶體管M31的源極與第十晶體管M11的漏極相連，第十一晶體管M31的漏極與第四晶體管M4的源極相連；第十二晶體管M41的柵極接接偏置電壓Φ，源極接工作電壓VDD，第十二晶體管M41漏極與第十一晶體管M31的漏極相連；
[0033]鎖存單元的結(jié)構(gòu)為:與非門G1的輸入1與晶體管八M8的柵極相連，與非門G1的輸入2與輸出端子Op相連；與非門G2的輸入1與晶體管九M9的柵極相連,與非門G2的輸入2與輸出端子On相連。
[0034]在此之上，本實施例在同步比較器模塊兩邊對稱設(shè)置至少一組的反饋模塊，其根據(jù)控制要求，增設(shè)所述反饋模塊的數(shù)量，實現(xiàn)遲滯可調(diào)的同步比較器，從而增大了控制范圍。其結(jié)構(gòu)如圖2所示。每個反饋模塊的結(jié)構(gòu)均相同，本實施例以設(shè)置在同步比較器模塊左邊的反饋模塊為例說明。
[0035]反饋模塊包括第十晶體管M11、第十一晶體管M31、第十二晶體管M41和與門A1 ;第十晶體管M11的源極與第二晶體管M2的源極相連；第十一晶體管M31的柵極與第二晶體管M2的柵極相連，第十一晶體管M31的源極與第十晶體管M11的漏極相連，第十一晶體管M31的漏極與第四晶體管M4的源極相連；第十二晶體管M41的柵極接接偏置電壓Φ，源極接工作電壓，第十二晶體管M41漏極與第十一晶體管的漏極相連；與門Al的第一輸入口1與控制信號Hcl相連，與門Al的第二輸入口 2與輸出端子Op相連，與門Al的輸出口與第十晶體管M11的柵極相連。
[0036]以第一組反饋回路為例，第一組反饋回路從輸出端子On和Op連接到同步比較器模塊的輸入。反饋回路中與門A1作為反饋開關(guān)，晶體管十M11和晶體管十二 M41提供偏置電平，晶體管十一 M31控制遲滯閾值。當控制信號Hcl為高電平時，與門A1輸出為高電平，使得晶體管十Mn、晶體管十一 M31和晶體管十二 M41處于導(dǎo)通狀態(tài)，反饋模塊的輸出信號順利輸入到同步比較器模塊中。
[0037]當同步比較器模塊鎖定時，如反饋模塊中晶體管十Mn、晶體管十一M31和晶體管十二 M41導(dǎo)通后，由于偏置電壓Φ為低電平，使得晶體管一 M1截止，這就使得同步比較器模塊和反饋回路截止，從而節(jié)省了電路的功耗。
[0038]根據(jù)控制要求，例如控制范圍大時，當反饋模塊為兩個以上時，每組反饋模塊中:與第十晶體管M11同作用的晶體管(圖中為與M11并排的，如Mli，其余用省略號代替)，其源極與第十晶體管M11的源極相連；與第十一晶體管M31同作用的晶體管(圖中為與M31并排的，如M3i，其余用省略號代替)，其柵極與第二晶體管M2的柵極相連，其漏極與第四晶體管M4的源極相連。
[0039]值得注意的是，每個與第二晶體管M2的柵極連接的晶體管，其均通過電阻與第二晶體管M2的柵極連接，該電阻用于防止電流過大擊穿晶體管。每個與第三晶體管M3的柵極連接的晶體管，均通過電阻與第三晶體管M3的柵極連接。
[0040]本實施例的同步比較器，實現(xiàn)遲滯可控的工作原理如下:
[0041]鎖存模塊包含一對與非門G1和G2將輸出端子On和Op上的輸出信號進行鎖存,一組反饋回路從輸出端子On和Op連接到同步比較器模塊中的輸入。
[0042]第一個反饋回路(圖中標為I)包含一個與門A1作為反饋開關(guān)，第二個反饋回路(圖中與I同在一邊，未畫出)包含一個與門A2作為反饋開關(guān)，以此類推，第i個反饋回路包含一個與門Ai作為反饋開關(guān)。第一個反饋回路中由第十晶體管M11和第十二晶體管M41提供偏置電平，第十一晶體管M31控制遲滯閾值。第十一晶體管M31門極偏置設(shè)置為比較器輸入的均值，從而避免了遲滯被輸入的變化所影響。反饋回路可以被控制信號Hcl打開或關(guān)斷。
[0043]第二個反饋回路包含一個與門A2作為反饋開關(guān)，第二個反饋回路中由晶體管M12和晶體管M42提供偏置電平，晶體管M32控制遲滯閾值。晶體管M32門極偏置設(shè)置為比較器輸入的均值，從而避免了遲滯被輸入的變化所影響。反饋回路可以被控制信號Hc2打開或關(guān)斷。
[0044]以此類推，第i個反饋回路包含一個與門Ai作為反饋開關(guān)。第i個反饋回路中由晶體管Mli和晶體管M4i提供偏置電平，晶體管M3i控制遲滯閾值。晶體管M3i門極偏置設(shè)置為比較器輸入的均值，從而避免了遲滯被輸入的變化所影響。反饋回路可以被控制信號Hci打開或關(guān)斷。整個電路的遲滯是各組反饋回路的遲滯的總和。
[0045]反饋回路組每一路均可被控制信號打開或關(guān)斷，整個電路的遲滯是各組反饋回路的遲滯的總和。然后通過控制反饋模塊的投入與退出，實現(xiàn)遲滯可調(diào)的效果，進而調(diào)整控制的范圍。
[0046]本實施例的第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第十晶體管M11和第 一晶體管M31均為NMOS晶體管；第六晶體管凡、第七晶體管M7'第八晶體管M8、第九晶體管M9和第十二晶體管M41均為PMOS晶體管。
[0047]最后應(yīng)當說明的是:以上實施例僅用以說明本發(fā)明的技術(shù)方案而非對其限制，盡管參照上述實施例對本發(fā)明進行了詳細的說明，所屬領(lǐng)域的普通技術(shù)人員應(yīng)當理解:依然可以對本發(fā)明的【具體實施方式】進行修改或者等同替換，而未脫離本發(fā)明精神和范圍的任何修改或者等同替換，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當中。
【權(quán)利要求】
1.一種遲滯可控的同步比較器，包括同步比較器模塊和鎖存單元；所述同步比較器模塊中，第一晶體管M1的柵極接偏置電壓Φ，源極接地；第二晶體管M2的柵極接輸入端Cp，源極接所述第一晶體管M1的漏極；第三晶體管M3的柵極接輸入端Cn，源極接所述第一晶體管M1的漏極；第四晶體管M4的源極和所述第二晶體管M2的漏極相連；第五晶體管M5的源極與所述第三晶體管M3的漏極相連；第六晶體管M6的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第四晶體管M4的漏極相連；第七晶體管M7的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第五晶體管M5的漏極相連；第八晶體管M8的柵極與所述第五晶體管M5的漏極相連，其源極接工作電壓VDD，其漏極與所述第四晶體管M4的漏極和所述第六晶體管M6的漏極相連；第九晶體管M9的柵極與所述第四晶體管M4的漏極相連，其源極接工作電壓VDD，其漏極與所述第五晶體管M5的漏極和所述第七晶體管M7的漏極相連； 所述鎖存單元中，與非門G1的第一輸入口與所述第八晶體管M8的柵極相連，其第二輸入口與輸出端子Op相連；與非門G2的第一輸入口與所述第九晶體管M9的柵極相連，其第二輸入口與輸出端子On相連； 其特征在于，所述同步比較器包括至少兩路的反饋模塊，其對稱設(shè)置在所述同步比較器模塊兩邊，并根據(jù)控制要求，增設(shè)所述反饋模塊的數(shù)量，實現(xiàn)遲滯可調(diào)的同步比較器。
2.如權(quán)利要求1所述的同步比較器，其特征在于，所述反饋模塊包括第十晶體管Mn、第i 一晶體管M31、第十二晶體管M41和與門A1 ； 所述第十晶體管M11的源極與所述第二晶體管M2的源極相連； 所述第十一晶體管M31的柵極與所述第二晶體管M2的柵極相連，其源極與所述第十晶體管M11的漏極相連，其漏極與所述第四晶體管M4的源極相連； 所述第十二晶體管M41的柵極接接偏置電壓Φ，其源極接工作電壓VDD，其漏極與所述第十一晶體管M31的漏極相連； 所述與門A1的第一輸入口與控制信號Hcl相連,其第二輸入口與所述輸出端子Op相連，其輸出口與所述第十晶體管M11的柵極相連。
3.如權(quán)利要求2所述的同步比較器，其特征在于，所述第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第十晶體管M11和第 一晶體管M31均為NMOS晶體管。
4.如權(quán)利要求2所述的同步比較器，其特征在于，所述第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9和第十二晶體管M41均為PMOS晶體管。
5.如權(quán)利要求1-4所述的同步比較器，其特征在于，反饋模塊中，所述與門A1作為反饋開關(guān)，由所述第十晶體管M11和第十二晶體管M41提供偏置電平，第十一晶體管M31控制遲滯閾值。
6.如權(quán)利要求5所述的同步比較器，其特征在于，當反饋模塊為兩個以上時，每組反饋模塊中: 與所述第十晶體管M11同作用的晶體管，其源極與所述第十晶體管M11的源極相連； 與所述第十一晶體管M31同作用的晶體管，其柵極與所述第二晶體管M2的柵極相連，其漏極與所述第四晶體管M4的源極相連。
7.如權(quán)利要求6所述的同步比較器，其特征在于，所述第二晶體管M2的柵極通過電阻與所述反饋模塊中的晶體管連接；所述第三晶體管M3的柵極·通過電阻與所述反饋模塊中的晶體管連接。
【文檔編號】H03K5/22GK103441749SQ201310314235
【公開日】2013年12月11日 申請日期:2013年7月24日 優(yōu)先權(quán)日:2013年7月24日
【發(fā)明者】袁玉湘, 盧慧慧, 姜學平, 于坤山 申請人:國家電網(wǎng)公司, 國網(wǎng)智能電網(wǎng)研究院, 國網(wǎng)河南省電力公司