Flash讀控制電路的制作方法
【專利摘要】本發(fā)明公開了一種Flash讀控制電路，包括：時鐘信號發(fā)生器，可調(diào)延時模塊，分頻電路，讀時序電路；可調(diào)延時模塊包括：由第一PMOS管和第一NMOS管組成的第一反相器，該反相器的輸入端接時鐘信號；由第二PMOS管和第二NMOS管組成的第二反相器，該反相器輸出延時信號。第三NMOS管連接在第一NMOS管的源極和地之間，第四NMOS管和第五NMOS管連接在第一NMOS管的源極和地之間，第三和五NMOS管的柵極接同一偏置，第四NMOS管的柵極連接延時調(diào)節(jié)信號，通過延時調(diào)節(jié)信號調(diào)節(jié)延時。本發(fā)明能精確調(diào)整延時信號的延時時間，從而能精確調(diào)整建立時間及建立時間裕量并避免時序的浪費。
【專利說明】Flash讀控制電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種Flash (閃存)讀控制電路。

【背景技術(shù)】
[0002]現(xiàn)有Flash讀控制電路產(chǎn)生的信號由時鐘采樣產(chǎn)生，時鐘采樣需要一定的建立時間；現(xiàn)有的做法是將時鐘信號和采樣信號之間加上一個延時單元(delay cell)用來保證采樣信號的建立時間。如圖1所示，是現(xiàn)有Flash讀控制電路的電路圖；現(xiàn)有Flash讀控制電路包括:
[0003]時鐘信號發(fā)生器101，用于產(chǎn)生時鐘信號Tclk ；
[0004]延時單元102，用于產(chǎn)生所述時鐘信號的延時信號Pclk ；
[0005]分頻電路103，用于產(chǎn)生所述時鐘信號的分頻信號Aclk ；
[0006]讀時序電路104，輸入端連接所述延時信號Pclk和所述分頻信號Aclk，在所述延時信號Pclk和所述分頻信號Aclk的控制下輸出讀時序信號，讀時序信號包括:信號放大均衡信號(Sense Amplifier Equiplirium, saeq)、信號放大使倉泛信號(Sense AmplifierEnable, saen) 一即saenl,信號放大使能信號二即saen2。
[0007]如圖2所示，是現(xiàn)有Flash讀控制電路的時序圖，時序圖中包括了:時鐘信號Tclk、延時信號Pclk、所述分頻信號Aclk、saeq和saen2的時序圖，時鐘信號Tclk的上升沿和延時信號Pclk的上升沿之間有延時tacs。虛線框105為時鐘信號Tclk的上升沿和延時信號Pclk的放大圖，可以看出，時鐘信號Tclk的每一個上升沿處的延時tacs都是固定的，該延時tacs大小由延時單元102決定。
[0008]對于初期設(shè)計來說，為保證電路的功能以及性能，延時單元102會考慮偏差后留有很大的裕量。如此，便有以下缺點:1.延時單元102偏差即延時tacs值較大，造成時序的浪費；2.建立時間不可精準(zhǔn)調(diào)節(jié)。


【發(fā)明內(nèi)容】

[0009]本發(fā)明所要解決的技術(shù)問題是提供一種Flash讀控制電路，能精確調(diào)整延時信號的延時時間，從而能精確調(diào)整建立時間及建立時間裕量并避免時序的浪費。
[0010]為解決上述技術(shù)問題，本發(fā)明提供的Flash讀控制電路包括:
[0011]時鐘信號發(fā)生器，用于產(chǎn)生時鐘信號。
[0012]可調(diào)延時模塊，用于產(chǎn)生所述時鐘信號的延時信號。
[0013]分頻電路，用于產(chǎn)生所述時鐘信號的分頻信號。
[0014]讀時序電路，輸入端連接所述延時信號和所述分頻信號，在所述延時信號和所述分頻信號的控制下輸出讀時序信號。
[0015]所述可調(diào)延時模塊包括:
[0016]由第一 PMOS管和第一 NMOS管組成的第一反相器，所述第一 PMOS管的源極接電源電壓，所述第一 PMOS管和所述第一 NMOS管的漏極相連，所述第一 PMOS管和所述第一 NMOS管的柵極相連并連接所述時鐘信號。
[0017]由第二 PMOS管和第二 NMOS管組成的第二反相器，所述第二 PMOS管的源極接電源電壓，所述第二 PMOS管和所述第二 NMOS管的漏極相連并輸出所述延時信號，所述第二 PMOS管和所述第二 NMOS管的柵極相連并連接所述第一 PMOS管的漏極，所述第二 NMOS管的源極接地。
[0018]第三NMOS管，所述第三NMOS管的漏極連接所述第一 NMOS管的源極，所述第三NMOS管的源極接地、柵極接第一偏置電壓。
[0019]第四NMOS管和第五NMOS管，所述第四NMOS管的漏極連接所述第一 NMOS管的源極，所述第四NMOS管的源極連接所述第五NMOS管的漏極，所述第五NMOS管的源極接地，所述第五NMOS管的柵極接所述第一偏置電壓。
[0020]所述第四NMOS管的柵極連接延時調(diào)節(jié)信號；所述延時調(diào)節(jié)信號越大，所述第一NMOS管的源極到地之間的電流越大，所述延時信號和所述時鐘信號之間的延時越短；所述延時調(diào)節(jié)信號和所述第四NMOS管的源極電壓差小于所述第四NMOS管的閾值電壓時，所述第四NMOS管和所述第五NMOS管組成的電流支路關(guān)閉，所述第一 NMOS管的源極到地之間的電流由所述第三NMOS管的電流支路提供，所述延時信號和所述時鐘信號之間的延時最大。
[0021]進一步的改進是，所述可調(diào)延時模塊還包括連接成電容結(jié)構(gòu)的第六NMOS管，所述第六NMOS管的柵極連接所述第一 PMOS管的漏極，所述第六NMOS管的源極和漏極都接地。
[0022]本發(fā)明通過可調(diào)延時模塊的設(shè)置，能夠通過延時調(diào)節(jié)信號來實現(xiàn)延時信號的延時時間的精確調(diào)整，從而能精確調(diào)整建立時間及建立時間裕量并避免時序的浪費。

【專利附圖】

【附圖說明】
[0023]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細(xì)的說明:
[0024]圖1是現(xiàn)有Flash讀控制電路的電路圖；
[0025]圖2是現(xiàn)有Flash讀控制電路的時序圖；
[0026]圖3是本發(fā)明實施例Flash讀控制電路的電路圖；
[0027]圖4是本發(fā)明實施例可調(diào)延時模塊的電路圖；
[0028]圖5是本發(fā)明實施例Flash讀控制電路的時序圖。

【具體實施方式】
[0029]如圖3所示，是本發(fā)明實施例Flash讀控制電路的電路圖；本發(fā)明實施例Flash讀控制電路包括:
[0030]時鐘信號發(fā)生器1，用于產(chǎn)生時鐘信號Tclk。
[0031]可調(diào)延時模塊2,用于產(chǎn)生所述時鐘信號Tclk的延時信號Pclk。
[0032]分頻電路3,用于產(chǎn)生所述時鐘信號Tclk的分頻信號Aclk。
[0033]讀時序電路4，輸入端連接所述延時信號Pclk和所述分頻信號Aclk，在所述延時信號Pclk和所述分頻信號Aclk的控制下輸出讀時序信號，所述讀時序信號包括信號Saeq和 Saen2。
[0034]如圖4所示，是本發(fā)明實施例可調(diào)延時模塊2的電路圖；所述可調(diào)延時模塊2包括:
[0035]由第一 PMOS管MPl和第一 NMOS管MNl組成的第一反相器，所述第一 PMOS管MPl的源極接電源電壓Vpwr，所述第一 PMOS管MPl和所述第一 NMOS管麗I的漏極相連，所述第一 PMOS管MPl和所述第一 NMOS管麗I的柵極相連并連接所述時鐘信號Tclk。
[0036]由第二 PMOS管MP2和第二 NMOS管麗2組成的第二反相器，所述第二 PMOS管MP2的源極接電源電壓Vpwr，所述第二 PMOS管MP2和所述第二 NMOS管麗2的漏極相連并輸出所述延時信號，所述第二 PMOS管MP2和所述第二 NMOS管麗2的柵極相連并連接所述第一PMOS管MPl的漏極，所述第二 NMOS管MN2的源極接地Vgnd。
[0037]第三NMOS管MN3，所述第三NMOS管麗3的漏極連接所述第一 NMOS管麗I的源極，所述第三NMOS管MN3的源極接地Vgnd、柵極接第一偏置電壓Vbias。
[0038]第四NMOS管MN4和第五NMOS管MN5，所述第四NMOS管MN4的漏極連接所述第一NMOS管MNl的源極，所述第四NMOS管MN4的源極連接所述第五NMOS管MN5的漏極，所述第五NMOS管麗5的源極接地Vgnd，所述第五NMOS管麗5的柵極接所述第一偏置電壓Vbias。
[0039]所述第四NMOS管MN4的柵極連接延時調(diào)節(jié)信號Trim〈n:0> ;所述延時調(diào)節(jié)信號Trim<n:0>越大，所述第一 NMOS管麗I的源極到地Vgnd之間的電流越大，所述延時信號Pclk和所述時鐘信號Tclk之間的延時越短；所述延時調(diào)節(jié)信號Trim〈n:0>和所述第四NMOS管MN4的源極電壓差小于所述第四NMOS管MN4的閾值電壓時，所述第四NMOS管MN4和所述第五NMOS管MN5組成的電流支路關(guān)閉，所述第一 NMOS管MNl的源極到地Vgnd之間的電流由所述第三NMOS管MN3的電流支路提供，所述延時信號Pclk和所述時鐘信號Tclk之間的延時最大。
[0040]所述可調(diào)延時模塊2還包括連接成電容結(jié)構(gòu)的第六NMOS管，所述第六NMOS管的柵極連接所述第一 PMOS管MPl的漏極，所述第六NMOS管的源極和漏極都接地Vgnd。
[0041]如圖5所示，是本發(fā)明實施例Flash讀控制電路的時序圖。時序圖中包括了:時鐘信號Tclk、延時信號Pclk、所述分頻信號Aclk、saeq和saen2的時序圖，時鐘信號Tclk的上升沿和延時信號Pclk的上升沿之間有延時tacs。虛線框5為時鐘信號Tclk的上升沿和延時信號Pclk的放大圖，可以看出，通過將所述延時調(diào)節(jié)信號Trim〈n: 0>設(shè)置為不同值，對應(yīng)的時鐘信號Tclk的上升沿處的延時tacs做相應(yīng)調(diào)整，如時鐘信號Tclk的第一個上升沿處的延時tacsO要大于第二個上升沿處的延時tacsl。所以本發(fā)明實施例能夠通過延時調(diào)節(jié)信號Trim〈n:0>來實現(xiàn)延時信號Pclk的延時tacs時間的精確調(diào)整，從而能精確調(diào)整建立時間及建立時間裕量并避免時序的浪費。
[0042]以上通過具體實施例對本發(fā)明進行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進，這些也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種Flash讀控制電路，其特征在于，包括: 時鐘信號發(fā)生器，用于產(chǎn)生時鐘信號； 可調(diào)延時模塊，用于產(chǎn)生所述時鐘信號的延時信號； 分頻電路，用于產(chǎn)生所述時鐘信號的分頻信號； 讀時序電路，輸入端連接所述延時信號和所述分頻信號，在所述延時信號和所述分頻信號的控制下輸出讀時序信號； 所述可調(diào)延時模塊包括: 由第一 PMOS管和第一 NMOS管組成的第一反相器，所述第一 PMOS管的源極接電源電壓，所述第一 PMOS管和所述第一 NMOS管的漏極相連，所述第一 PMOS管和所述第一 NMOS管的柵極相連并連接所述時鐘信號； 由第二 PMOS管和第二 NMOS管組成的第二反相器，所述第二 PMOS管的源極接電源電壓，所述第二 PMOS管和所述第二 NMOS管的漏極相連并輸出所述延時信號，所述第二 PMOS管和所述第二 NMOS管的柵極相連并連接所述第一 PMOS管的漏極，所述第二 NMOS管的源極接地； 第三NMOS管，所述第三NMOS管的漏極連接所述第一 NMOS管的源極，所述第三NMOS管的源極接地、柵極接第一偏置電壓； 第四NMOS管和第五NMOS管，所述第四NMOS管的漏極連接所述第一 NMOS管的源極，所述第四NMOS管的源極連接所述第五NMOS管的漏極，所述第五NMOS管的源極接地，所述第五NMOS管的柵極接所述第一偏置電壓； 所述第四NMOS管的柵極連接延時調(diào)節(jié)信號；所述延時調(diào)節(jié)信號越大，所述第一 NMOS管的源極到地之間的電流越大，所述延時信號和所述時鐘信號之間的延時越短；所述延時調(diào)節(jié)信號和所述第四NMOS管的源極電壓差小于所述第四NMOS管的閾值電壓時，所述第四NMOS管和所述第五NMOS管組成的電流支路關(guān)閉，所述第一 NMOS管的源極到地之間的電流由所述第三NMOS管的電流支路提供，所述延時信號和所述時鐘信號之間的延時最大。
2.如權(quán)利要求1所述Flash讀控制電路，其特征在于:所述可調(diào)延時模塊還包括連接成電容結(jié)構(gòu)的第六NMOS管，所述第六NMOS管的柵極連接所述第一 PMOS管的漏極，所述第六NMOS管的源極和漏極都接地。
【文檔編號】H03K19/08GK104348457SQ201310338010
【公開日】2015年2月11日 申請日期:2013年8月5日 優(yōu)先權(quán)日:2013年8月5日
【發(fā)明者】劉芳芳, 姚翔 申請人:上海華虹宏力半導(dǎo)體制造有限公司