一種多相位時(shí)鐘產(chǎn)生電路的制作方法
【專利摘要】一種多相位時(shí)鐘產(chǎn)生電路，屬于電子【技術(shù)領(lǐng)域】。由延時(shí)鏈、鑒相器、計(jì)數(shù)器和查找表模塊組成。本發(fā)明采用鑒相器判斷延時(shí)鏈延時(shí)是否等于參考時(shí)鐘周期，并根據(jù)鑒相器的輸出結(jié)果調(diào)節(jié)延時(shí)鏈各個(gè)延時(shí)單元的延時(shí)，以使得延時(shí)鏈延時(shí)等于參考時(shí)鐘周期。同時(shí)在調(diào)節(jié)過(guò)程中，在N個(gè)延時(shí)單元中，k個(gè)延時(shí)單元延時(shí)小于理想值，N-k個(gè)延時(shí)單元延時(shí)大于理想值。N、k均為整數(shù)。通過(guò)設(shè)計(jì)查找表，將延時(shí)單元分為2×min[k,(N-k)]+1組，相鄰組的延時(shí)單元控制碼相差1，從而得到優(yōu)化的線性度結(jié)果。本發(fā)明具有結(jié)構(gòu)簡(jiǎn)單、可靠性高、具有低的微分非線性和積分非線性等優(yōu)點(diǎn)。
【專利說(shuō)明】一種多相位時(shí)鐘產(chǎn)生電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電子【技術(shù)領(lǐng)域】，涉及時(shí)鐘產(chǎn)生電路，尤其涉及一種在固定頻率的參考時(shí)鐘激勵(lì)下能夠產(chǎn)生相位差分布均勻的多個(gè)時(shí)鐘輸出的時(shí)鐘產(chǎn)生電路。
【背景技術(shù)】
[0002]隨著超大規(guī)模集成電路加工工藝的不斷進(jìn)步，SoC芯片包含的晶體管數(shù)量越來(lái)越多。在采用同步數(shù)字電路設(shè)計(jì)的SoC中同步時(shí)鐘通常要驅(qū)動(dòng)大量的晶體管和互連線，才能到達(dá)與其相連的處于不同位置的功能模塊，使得時(shí)鐘到達(dá)電路中不同位置的功能模塊延時(shí)不一致，從而可能導(dǎo)致時(shí)鐘無(wú)法確保各功能模塊同步工作，產(chǎn)生電路邏輯錯(cuò)誤，因此，片內(nèi)時(shí)鐘的產(chǎn)生和分配變成了 SoC設(shè)計(jì)的瓶頸。
[0003]延遲鎖相環(huán)(Delay-locked Loop, DLL),被廣泛應(yīng)用于時(shí)序處理領(lǐng)域中。與PLL(Phase Lock Loop，鎖相環(huán))相比，DLL有幾個(gè)固有的優(yōu)點(diǎn)。例如沒(méi)有抖動(dòng)累加，更小的鎖定時(shí)間等。通過(guò)DLL可以使得SoC中各個(gè)模塊得到一致的同步時(shí)鐘。DLL可進(jìn)一步地產(chǎn)生多個(gè)時(shí)鐘信號(hào)，各個(gè)時(shí)鐘信號(hào)的輸出同頻率，具有相同的相位差。多相位時(shí)鐘在時(shí)間測(cè)量、高速存儲(chǔ)器、高速接口等諸多領(lǐng)域有著廣泛應(yīng)用。傳統(tǒng)的DLL多采用模擬方式實(shí)現(xiàn)，隨著集成電路工藝的不斷縮小，模擬電路面臨著諸多挑戰(zhàn)。而數(shù)字電路則具有良好的工藝適應(yīng)性和可實(shí)現(xiàn)性。
[0004]文獻(xiàn)Design of Low Power Hybrid Digital Pulse Width Modulator withPiece-Wise Calibration所述的DPWM中提出一種全數(shù)字多相位時(shí)鐘產(chǎn)生電路(下面稱作傳統(tǒng)方法)，其結(jié)構(gòu)如圖1所示，包括一個(gè)延時(shí)鏈、一個(gè)鑒相器、一個(gè)計(jì)數(shù)器和一個(gè)查找表模塊；所述延時(shí)鏈如圖2所示，由(N+1)個(gè)延時(shí)單元串聯(lián)而成，其中第一延時(shí)單元的輸入端作為整個(gè)延時(shí)鏈的輸入端接固定頻率的參考時(shí)鐘elk ;N個(gè)k位控制信號(hào)c[k:1]記為c[nXk:1], n=l, 2，…，N, .N為自然數(shù),其中第一個(gè)k位控制信號(hào)C1 [k:1]控制第一延時(shí)單元，第二個(gè)k位控制信號(hào)C2 [k:1]控制第二延時(shí)單元，第η個(gè)k位控制信號(hào)Cn[k:1]控制第η延時(shí)單元，直至第Nfk位控制信號(hào)cN [k:1]控制第N延時(shí)單元；前N個(gè)延時(shí)單元分別在相應(yīng)k位控制信號(hào)cn[k:l]的控制下產(chǎn)生相應(yīng)N個(gè)相同頻率、不同相位的時(shí)鐘a[l]?a[N]；第(N+1)個(gè)延時(shí)單元的控制信號(hào)為固定值(即該延時(shí)單元不可調(diào))，第N個(gè)延時(shí)單元的輸出a [N]和第(N+1)個(gè)延時(shí)單元的輸出a[N+l]以及固定頻率的參考時(shí)鐘elk分別輸入到所述鑒相器不同的輸入端口，所述鑒相器在第N個(gè)延時(shí)單元的輸出a[N]和第(N+1)個(gè)延時(shí)單元的輸出a[N+l]以及固定頻率的參考時(shí)鐘elk的共同作用下，輸出一個(gè)表征第N個(gè)延時(shí)單元的輸出a[N]和固定頻率的參考時(shí)鐘elk之間相位關(guān)系的2位信號(hào)ρ[1:0];所述計(jì)數(shù)器在2位信號(hào)P[1:0]和固定頻率的參考時(shí)鐘elk的控制下，輸出“加I”、“減I”或“維持不變”的結(jié)果cnt[l:0];所述查找表模塊在計(jì)數(shù)器輸出結(jié)果cnt[m:l]的控制下，輸出N個(gè)k位控制信號(hào)cn[k:1]分別用于控制所述延時(shí)鏈前N個(gè)延時(shí)單元。
[0005]如圖3所示,其延式鏈的(N+1)個(gè)延時(shí)單元具有相同的結(jié)構(gòu)；每個(gè)延時(shí)單元均延時(shí)可調(diào)，包括若干個(gè)由兩個(gè)反相器串聯(lián)的延時(shí)子單元和一個(gè)多路復(fù)選器，若干個(gè)延時(shí)子單元相互串聯(lián)，每個(gè)延時(shí)子單元前后均有一條連接線與多路復(fù)選器相應(yīng)的輸入端相連；整個(gè)延時(shí)單元在固定頻率的參考時(shí)鐘elk和相應(yīng)的控制信號(hào)cn[k:1]控制下，能夠選擇輸出相應(yīng)的延遲輸出信號(hào)a [η]。
[0006]如圖4所示，其鑒相器由兩個(gè)D觸發(fā)器構(gòu)成，其中第一 D觸發(fā)器DFFl的觸發(fā)端輸入第(Ν+1)個(gè)延時(shí)單元的輸出信號(hào)a[N+l]，第二 D觸發(fā)器DFF2的觸發(fā)端輸入第N個(gè)延時(shí)單元的輸出信號(hào)a[N]，固定頻率的參考時(shí)鐘elk分別輸入到第一、二 D觸發(fā)器DFFl和DFF2的時(shí)鐘端；第一、二 D觸發(fā)器DFFl和DFF2的輸出端Q輸出的信號(hào)共同構(gòu)成鑒相器的輸出2位信號(hào)ρ[1:0]。鑒相器通過(guò)判斷第N個(gè)延時(shí)單元的輸出a[N]、第(N+1)個(gè)延時(shí)單元的輸出a[N+l]和固定頻率的參考時(shí)鐘elk三者之間的先后，輸出對(duì)應(yīng)的鑒相結(jié)果ρ[1:0]:當(dāng)elk上升沿滯后于a[N]和a[N+l]上升沿時(shí)，ρ[1:0]=11 ;當(dāng)elk上升沿滯后于a[N]上升沿但超前于a[N+l]上升沿時(shí)，p[l:0]=10;當(dāng)elk上升沿超前于a[N]和a [N+1]上升沿時(shí)，P[1:O]=00。
[0007]所述計(jì)數(shù)器在ρ[1:0]和時(shí)鐘信號(hào)elk的控制下,進(jìn)行雙向計(jì)數(shù)。當(dāng)ρ[1:0]=11時(shí)，計(jì)數(shù)器“加I”；當(dāng)P[1:0]=00時(shí)，計(jì)數(shù)器“減I”；當(dāng)p[l:0]=10時(shí)，計(jì)數(shù)器維持不變。
[0008]傳統(tǒng)方法的查找表模塊在計(jì)數(shù)器輸出cnt[m:1](其中2m≥NX (2k-l)>2m^)作用下，產(chǎn)生N個(gè)k位控制信號(hào)c [k:1]記為cn[k:l]，n=l，2，…，N，N為自然數(shù)；當(dāng)計(jì)數(shù)器輸出cnt[m:l] “加I”時(shí)，控制信號(hào)c[NXk:1]控制延時(shí)鏈增加I個(gè)延時(shí)調(diào)整步進(jìn)Tstep ;當(dāng)計(jì)數(shù)器輸出cnt[m:l] “減I”時(shí)，控制信號(hào)c[NXk:1]控制延時(shí)鏈減少I個(gè)延時(shí)調(diào)整步進(jìn)Tstep ;當(dāng)計(jì)數(shù)器輸出cnt[m:l] “維持不變”時(shí)，控制信號(hào)c [NXk:1]控制延時(shí)鏈的延時(shí)輸出亦維持不變。
[0009]理論上，經(jīng)過(guò)校準(zhǔn)，整條鏈的延時(shí)為一個(gè)時(shí)鐘周期Tdk，每一級(jí)延時(shí)單元的延時(shí)(理想值)為T&/N。但由于調(diào)整步進(jìn)的限制，各延時(shí)單元間最大會(huì)有I個(gè)!；_的延時(shí)差別，傳統(tǒng)的方法中，設(shè)前r個(gè)延時(shí)單元各自的延時(shí)為T1 (T1)TclkZN)后N-r個(gè)模塊各自的延時(shí)為Ts(Ts〈Tclk/N)，則有:
[0010]T1=T^Tstep ⑴
[0011]rl\+(N-r) Ts=Telk ⑵
[0012]則最大的微分非線性為
【權(quán)利要求】
1.一種多相位時(shí)鐘產(chǎn)生電路，包括一個(gè)延時(shí)鏈、一個(gè)鑒相器、一個(gè)計(jì)數(shù)器和一個(gè)查找表模塊； 所述延時(shí)鏈由(N+1)個(gè)延時(shí)單元串聯(lián)而成，其中第一延時(shí)單元的輸入端作為整個(gè)延時(shí)鏈的輸入端接固定頻率的參考時(shí)鐘elk ;Nfk位控制信號(hào)c[k:l]記為c[nXk:l]，n=l, 2，…，Ν,Ν為自然數(shù),其中第一個(gè)k位控制信號(hào)C1 [k:1]控制第一延時(shí)單元,第二個(gè)k位控制信號(hào)C2 [k:1]控制第二延時(shí)單元，第η個(gè)k位控制信號(hào)cn[k:1]控制第η延時(shí)單元，直至第Nfk位控制信號(hào)cN[k:1]控制第N延時(shí)單元；前N個(gè)延時(shí)單元分別在相應(yīng)k位控制信號(hào)cn[k:l]的控制下產(chǎn)生相應(yīng)N個(gè)相同頻率、不同相位的時(shí)鐘a[l]?a[N];第(N+1)個(gè)延時(shí)單元的控制信號(hào)為固定值，第N個(gè)延時(shí)單元的輸出a[N]和第(N+1)個(gè)延時(shí)單元的輸出a[N+l]以及固定頻率的參考時(shí)鐘elk分別輸入到所述鑒相器不同的輸入端口 ； 所述鑒相器在第N個(gè)延時(shí)單元的輸出a[N]和第(N+1)個(gè)延時(shí)單元的輸出a[N+l]以及固定頻率的參考時(shí)鐘elk的共同作用下，輸出一個(gè)表征第N個(gè)延時(shí)單元的輸出a[N]和固定頻率的參考時(shí)鐘elk之間相位關(guān)系的2位信號(hào)ρ[1:0]:當(dāng)elk上升沿滯后于a[N]和a[N+l]上升沿時(shí)，p[l:0]=ll ;iclk上升沿滯后于a[N]上升沿但超前于a[N+l]上升沿時(shí)，P[l:0]=10 ;當(dāng)Clk上升沿超前于a[N]和a[N+l]上升沿時(shí)，P [1: O] =OO ; 所述計(jì)數(shù)器在P[1:0]和時(shí)鐘信號(hào)elk的控制下，進(jìn)行雙向計(jì)數(shù)并輸出計(jì)數(shù)結(jié)果cnt[m:l]，其中2m彡NX (2k-l) >2m^ ;ip[l:0]=ll時(shí)，計(jì)數(shù)器輸出為上一周期輸出值“加I”;當(dāng)P[1:0]=00時(shí)，計(jì)數(shù)器輸出為上一周期輸出值“減I”;當(dāng)p[l:0]=10時(shí)，計(jì)數(shù)器輸出值不變； 所述查找表模塊在計(jì)數(shù)器輸出cnt[m:l]作用下，產(chǎn)生N個(gè)k位控制信號(hào)c[k:0]記為cn[k], n=l,2,…，N，N為自然數(shù)；當(dāng)計(jì)數(shù)器輸出cnt[m:l]為上一周期輸出值“加I”時(shí)，控制信號(hào)c [NXk:1]控制延時(shí)鏈增加I個(gè)延時(shí)調(diào)整步進(jìn)；當(dāng)計(jì)數(shù)器輸出cnt[m:l]為上一周期輸出值“減I”時(shí)，控制信號(hào)c[NXk:1]控制延時(shí)鏈減少I個(gè)延時(shí)調(diào)整步進(jìn)；當(dāng)計(jì)數(shù)器輸出cnt[m:l]為上一周期輸·出值“維持不變”時(shí)，控制信號(hào)c [NXk:1]控制延時(shí)鏈的延時(shí)輸出亦維持不變；同時(shí)在N個(gè)延時(shí)單元中，r個(gè)延時(shí)單元延時(shí)小于理想值，N-r個(gè)延時(shí)單元延時(shí)大于理想值，將延時(shí)單元分為2Xmin[r，(N-r)]+l組，相鄰組的延時(shí)單元的控制信號(hào)相差I(lǐng)。
2.根據(jù)權(quán)利要求1所述的多相位時(shí)鐘產(chǎn)生電路，其特征在于，所述延時(shí)鏈的(N+1)個(gè)延時(shí)單元具有相同的結(jié)構(gòu)；每個(gè)延時(shí)單元均延時(shí)可調(diào)，包括若干個(gè)由兩個(gè)反相器串聯(lián)的延時(shí)子單元和一個(gè)多路復(fù)選器，若干個(gè)延時(shí)子單元相互串聯(lián)，每個(gè)延時(shí)子單元前后均有一條連接線與多路復(fù)選器相應(yīng)的輸入端相連；整個(gè)延時(shí)單元在相應(yīng)的控制信號(hào)cn[k:1]控制下，能夠選擇輸出相應(yīng)的延遲輸出信號(hào)a [η]。
3.根據(jù)權(quán)利要求1所述的多相位時(shí)鐘產(chǎn)生電路，其特征在于，所述鑒相器由兩個(gè)D觸發(fā)器構(gòu)成，其中第一 D觸發(fā)器DFFl的觸發(fā)端輸入第(Ν+1)個(gè)延時(shí)單元的輸出信號(hào)a[N+l]，第二 D觸發(fā)器DFF2的觸發(fā)端輸入第N個(gè)延時(shí)單元的輸出信號(hào)a[N]，固定頻率的參考時(shí)鐘elk分別輸入到第一、二 D觸發(fā)器DFFl和DFF2的時(shí)鐘端；第一、二 D觸發(fā)器DFFl和DFF2的輸出端Q輸出的信號(hào)共同構(gòu)成鑒相器的輸出2位信號(hào)P [1: O];所述鑒相器通過(guò)判斷第N個(gè)延時(shí)單元的輸出a[N]、第(N+1)個(gè)延時(shí)單元的輸出a[N+l]和固定頻率的參考時(shí)鐘elk三者之間的先后，輸出對(duì)應(yīng)的鑒相結(jié)果P[1:0]:當(dāng)elk上升沿滯后于a[N]和a[N+l]上升沿時(shí)，p[l:0]=ll ;iclk上升沿滯后于a[N]上升沿但超前于a[N+l]上升沿時(shí)，p[l:0]=10;當(dāng)elk上升沿超前于a[N ]和a[N+l]上升沿時(shí)，p [1:O] =00。
【文檔編號(hào)】H03K3/02GK103427798SQ201310366122
【公開(kāi)日】2013年12月4日 申請(qǐng)日期:2013年8月21日 優(yōu)先權(quán)日:2013年8月21日
【發(fā)明者】甄少偉, 甘武兵, 夏婷婷, 陳靜波, 羅萍, 賀雅娟, 張波 申請(qǐng)人:電子科技大學(xué)