電平移位裝置制造方法
【專利摘要】公開了一種電平移位裝置。用于將具有低電壓電平的輸入信號轉(zhuǎn)換成具有高電壓電平的輸出信號的電平移位裝置包括鎖存型電平移位器和電壓生成器。鎖存型電平移位器包括兩個上部上拉P通道晶體管和用于防止兩個上部上拉P通道晶體管的柵源電壓擊穿的兩個下部P通道晶體管。兩個上部上拉P通道晶體管和兩個下部P通道晶體管形成鎖存結(jié)構(gòu)。電壓生成器生成電壓以防止兩個上部上拉P通道晶體管的柵源電壓擊穿，并且提供電壓給兩個下部P通道晶體管的柵極。
【專利說明】電平移位裝置
[0001]本申請要求韓國專利申請?zhí)?0-2012-0098498 (2012年9月5日申請)的優(yōu)先權(quán)，據(jù)此通過引用將其全部并入。
【背景技術(shù)】
[0002]實施例涉及將低電壓電平輸入信號轉(zhuǎn)換成高電壓電平輸出信號的電平移位器以及包括該電平移位器的絕緣柵雙極晶體管(IGBT)的柵極驅(qū)動裝置。
[0003]通常，在絕緣柵雙極晶體管(IGBT)中，如果柵電壓不是13V或更少的足夠大的電壓，則裝置的飽和電壓VCE_SAT增加。如果柵電壓是IOV或更少的顯著的低電壓，則IGBT工作在活動區(qū)(active region)，使得裝置可能過熱和損壞。相應(yīng)地，為了防止裝置過熱和損壞，用于驅(qū)動IGBT的柵極驅(qū)動電路包括電平移位單元以將低電壓電平輸入信號(在3.3V到5.5V范圍內(nèi))轉(zhuǎn)換成高電壓電平輸出信號(在15V到20V范圍內(nèi))，使得在15V或更多的柵電壓下驅(qū)動IGBT。
[0004]在根據(jù)相關(guān)技術(shù)的一般用于柵極驅(qū)動電路的鎖存型電平移位裝置中，不但功耗由于靜電流和上升的傳導(dǎo)延遲而增加，而且芯片價格由于芯片尺寸的增加而增加。

【發(fā)明內(nèi)容】

[0005]實施例提供了一種能夠通過防止生成靜電流來減少功耗的電平移位裝置。
[0006]實施例還提供了 一種能夠減小芯片尺寸的電平移位裝置。
[0007]實施例提供了一種能夠在防止Vgs擊穿現(xiàn)象的同時通過減少傳導(dǎo)延遲來提高開關(guān)速率的電平移位裝置。
[0008]根據(jù)實施例，提供了一種電平移位裝置，用于將具有第一電壓電平的輸入信號轉(zhuǎn)換成具有第二電壓電平的輸出信號。電平移位裝置包括鎖存型電平移位器，該鎖存型電平移位器包括具有鎖存結(jié)構(gòu)的兩個上部上拉P通道晶體管和用于防止兩個上部上拉P通道晶體管的柵源電壓擊穿現(xiàn)象的兩個下部P通道晶體管；電壓生成器，用于生成電壓以防止兩個上部上拉P通道晶體管的柵源電壓擊穿現(xiàn)象并提供電壓給兩個下部P通道晶體管的柵極。第二電壓電平高于第一電壓電平。
[0009]根據(jù)實施例，提供了一種電平移位裝置，用于將具有第一電壓電平的輸入信號轉(zhuǎn)換成具有第二電壓電平的輸出信號。電平移位裝置包括第一P通道晶體管；第二P通道晶體管，該第二 P通道晶體管包括連接到第一 P通道晶體管的漏極的柵極和連接到第一 P通道晶體管的柵極的漏極；第三P通道晶體管，該第三P通道晶體管包括連接到第一 P通道晶體管的漏極的源極；第四P通道晶體管，該第四P通道晶體管包括連接到第二 P通道晶體管的漏極的源極和連接到第三P通道晶體管的柵極的柵極；以及第一齊納二極管，該第一齊納二極管具有連接到第三P通道晶體管的柵極的陽極。第二電壓電平高于第一電壓電平。
[0010]如上所述，根據(jù)一個實施例的電平移位裝置，能夠防止上拉MOS的Vgs擊穿現(xiàn)象，并且去除流過用于電壓控制的齊納二極管的靜電流，使得能夠減少不期望的功耗。
[0011]此外，根據(jù)實施例的電平移位裝置，以NMOS替代用于減少用來接收電平移位裝置的傳導(dǎo)延遲的上拉時間的PMOS，使得能夠減少用于上拉時間的開關(guān)裝置的尺寸和自舉電容的尺寸，使得能夠減少由于芯片尺寸而帶來的制造成本。
[0012]根據(jù)實施例的電平移位裝置，在減少傳播延遲的同時防止Vgs擊穿現(xiàn)象，使得能夠提聞開關(guān)速率。
【專利附圖】

【附圖說明】
[0013]圖1是示出根據(jù)一個實施例的電平移位裝置的電路圖。
[0014]圖2是示出根據(jù)另一實施例的電平移位裝置的電路圖。
[0015]圖3是示出圖2的電平移位裝置的用于接收具有低電平的輸入信號的操作的電路圖。
[0016]圖4是示出圖2的電平移位裝置的用于接收具有高電平的輸入信號的操作的電路圖。
[0017]圖5是示出根據(jù)再一實施例的電平移位裝置的電路圖。
[0018]圖6是示出圖5的電平移位裝置的用于接收具有高電平的輸入信號的操作的電路圖。
[0019]圖7是示出圖5的電平移位裝置的用于接收具有低電平的輸入信號的操作的電路圖。
[0020]圖8是示出根據(jù)又一實施例的電平移位裝置的電路圖。
【具體實施方式】
[0021]在下文中，將參照附圖更具體地描述根據(jù)實施例的電平移位裝置。在以下描述中，僅僅添加后綴“模塊”和“單元”從而易化說明書的描述，并且其可以彼此兼容地使用。
[0022]在以下描述中，當(dāng)將一部件連接到另一部件時，不僅表示部件直接彼此連接，而且也可表示部件通過在其間插入的另一部件而彼此電連接。
[0023]圖1是示出根據(jù)一個實施例的電平移位裝置的電路圖。
[0024]如圖1中所示，根據(jù)一個實施例的電平移位裝置100包括非門U1、非門U2、以及鎖存型電平移位單元10。鎖存型電平移位單元10包括執(zhí)行下部開關(guān)功能的第一 NMOS匪I和第二 NMOS匪2以及執(zhí)行上部開關(guān)功能的第一 PMOS PMl和第二 PMOS PM2。
[0025]圖1的電平移位裝置100接收來自諸如是CPU (中央處理單元)的低電壓輸入信號以輸出足夠驅(qū)動IGBT的柵極的高電壓開關(guān)信號。
[0026]將低電壓輸入信號施加到非門Ul的輸入端子。將低驅(qū)動電壓VDDL施加到非門
Ulo
[0027]非門U2的輸入端子連接非門Ul的輸出端子。將低驅(qū)動電壓VDDL施加到非門U2。
[0028]第一 NMOS匪I包括連接到第一 PMOS PMl的漏極的漏極，連接到非門U2的輸出端子的柵極，以及連接到地的源極。
[0029]第二 NMOS匪2包括連接到第二 PMOS PM2的漏極的漏極，連接到非門Ul的輸出端子的柵極，以及連接到地的源極。
[0030]第一 PMOS PMl包括供以高驅(qū)動電壓VDDH的源極，連接到第二 NMOS匪2的漏極的柵極，以及連接到第一 NMOS匪I的漏極。[0031 ] 第二 PMOS PM2包括供以高驅(qū)動電壓VDDH的源極，連接到第一 NMOS匪I的漏極的柵極，以及連接到第二 NMOS匪2的漏極的漏極。
[0032]在下文中，將在下面描述圖1的電平移位裝置100的操作。
[0033]非門Ul反轉(zhuǎn)低電壓輸入信號以生成低電壓反轉(zhuǎn)的輸入信號。非門U2再反轉(zhuǎn)由非門Ul生成的低電壓反轉(zhuǎn)的輸入信號，以生成低電壓再反轉(zhuǎn)的輸入信號。
[0034]如果將高態(tài)輸入信號VIN輸入電平移位裝置100，則安置在下側(cè)的第一 NMOS匪I被接通，并且第二 NMOS NM2被關(guān)斷，使得通過第一 NMOS NMl將節(jié)點OUT的狀態(tài)從“高”移位到“低”。相應(yīng)地，安置在上側(cè)的第二 PMOS PM2被接通，使得節(jié)點OUTB的狀態(tài)從“低”移位至IJ“高”。相應(yīng)地，安置在上側(cè)的第一 PMOS PMl被關(guān)斷。在這一情況下，在節(jié)點OUT和OUTB的狀態(tài)轉(zhuǎn)變期間，在第一 NMOS匪I和第一 PMOS PMl之間生成短路電流。
[0035]相反，如果將低態(tài)輸入信號VIN輸入電平移位裝置100，安置在下側(cè)的第二 NMOS匪2被接通，并且第一 NMOS匪I被關(guān)斷，使得節(jié)點OUTB的狀態(tài)通過第二 NMOS匪2從“高”移位到“低”。相應(yīng)地，安置在上側(cè)的第一 PMOS PMl被接通，使得節(jié)點OUT的狀態(tài)從“低”移位到“高”。相應(yīng)地，安置在上部的第二 PMOS PM2被關(guān)斷。類似地，在節(jié)點OUT和OUTB的狀態(tài)轉(zhuǎn)變期間，在第二 NMOS匪2和第二 PMOS PM2之間生成短路電流。
[0036]在下文中，將參照圖2至4描述根據(jù)另一實施例的電平移位裝置200。
[0037]圖2是示出根據(jù)另一實施例的電平移位裝置的電路圖。
[0038]如圖2中所示，根據(jù)另一實施例的電平移位裝置200包括:電平移位單元20，用于將電路的輸入電壓的電平轉(zhuǎn)換成作為驅(qū)動電壓的高電壓電平；電壓控制單元21-1和21-2，用于限制電平移位單元20的上拉PMOS的Vgs到預(yù)先確定的電壓值，從而防止上拉PMOS的Vgs擊穿現(xiàn)象；以及上拉時間減少單元22-1和22-2，用于在對電平移位單元20的上拉PMOS進(jìn)行上拉時減少上拉時間；以及電壓輸出單元23，用于接收電平移位單元20的輸出電壓和電路的輸入電壓，并且為待輸出的輸出電壓執(zhí)行緩存。
[0039]通過將電壓控制單元21-1和21-2和上拉時間減少單元22-1和22_2加入到圖1的鎖存型電平移位電路來克服圖1的鎖存型電平移位電路的部分缺點，得到圖2的電平移位裝置200，該電壓控制單元21-1和21-2將電平移位單元20的上拉PMOS的Vgs限制到預(yù)先確定的電壓值，使得防止上拉PMOS的Vgs擊穿現(xiàn)象，該上拉時間減少單元22-1和22-2在對電平移位單元20的上拉PMOS進(jìn)行上拉時減少上拉時間。
[0040]在下文中，下面將關(guān)于圖3和4描述圖2的電平移位裝置200的操作。
[0041]圖3是示出圖2的電平移位裝置的用于接收具有低電平的輸入信號的操作的電路圖。
[0042]如果將低態(tài)輸入信號VIN輸入到電平移位裝置200，則安置在下側(cè)的第一 NMOS匪I被接通，并且第二 NMOS匪2被關(guān)斷，使得通過第一 NMOS匪I將節(jié)點OUT的狀態(tài)從“高”移位到“低”。相應(yīng)地，安置在上側(cè)的第二 PMOS PM2被接通，使得節(jié)點OUTB的狀態(tài)從“低”移位到“高”。相應(yīng)地，安置在上側(cè)的第一 PMOS PMl被關(guān)斷。在這一情況下，上拉時間減少單元22-2減少以VDDH來對節(jié)點OUTB處上電的時間，并且電壓控制單元21_1將節(jié)點OUT處的電壓限制到預(yù)先確定的電壓VDDH - Vz。但是，由于靜電流流過電壓控制單元21-1的第一齊納二極管ZDl和安置在下側(cè)的第一 NMOS匪1，可能引起不期望的功耗。
[0043]關(guān)斷安置在電壓輸出單兀23的上側(cè)的第五PMOS PM5,并且接通安置在電壓輸出單元23的下側(cè)的第三NMOS匪3，使得端子VOUT輸出接地電壓GND。
[0044]圖4是示出圖2的電平移位裝置200的用于接收具有高電平的輸入信號的操作的電路圖。
[0045]如果將高態(tài)輸入信號VIN輸入電平移位裝置200，則安置在下側(cè)的第二 NMOS匪2被接通，并且第一 NMOS匪I被關(guān)斷，使得通過第二 NMOS匪2將節(jié)點OUT的狀態(tài)從“高”移位到“低”。相應(yīng)地，安置在上側(cè)的第一 PMOS PMl被接通，使得節(jié)點OUT的狀態(tài)從“低”移位至丨J “高”。相應(yīng)地，安置在上側(cè)的第二 PMOS PM2被關(guān)斷。在這一情況下，上拉時間減少單元22-1減少以VDDH對節(jié)點OUTB處上電的時間，并且電壓控制單元21_2將節(jié)點OUTB處的電壓限制到預(yù)先確定的電壓VDDH - Vz。但是，由于靜電流流過電壓控制單元21-2的第二齊納二極管ZDl和安置在下側(cè)的第二 NMOS匪2，可能引起不期望的功耗。
[0046]接通安置在電壓輸出單兀23的上側(cè)的第五PMOS PM5,并且關(guān)斷安置在電壓輸出單元23的下側(cè)的第三NMOS匪3，使得端子VOUT輸出電壓VDDH。
[0047]但是，以下問題仍然存在于根據(jù)圖1至4中所示的實施例的電平移位裝置中。
[0048]換而言之，圖1的鎖存型電平移位電路在節(jié)點OUT或節(jié)點OUTB的狀態(tài)轉(zhuǎn)移時間期間生成短路電流。因此，由于節(jié)點OUT或節(jié)點OUTB的狀態(tài)轉(zhuǎn)換時間增加，功耗增加。但是，當(dāng)晶體管具有如上所述的鎖存結(jié)構(gòu)時，在節(jié)點OUT (或節(jié)點0UTB)的狀態(tài)從“高”狀態(tài)移位至IJ“低”狀態(tài)之后，相對的節(jié)點OUTB (或節(jié)點OUT)的狀態(tài)從“低”狀態(tài)移位到“高”狀態(tài)。相應(yīng)地，大大地制造了將節(jié)點OUT或節(jié)點OUTB的狀態(tài)從“低”狀態(tài)移位到“高”狀態(tài)所需要的傳導(dǎo)延遲。相應(yīng)地，可減少電平移位器的開關(guān)速率，并且可能增加功耗。此外，制造公司提供的高電壓晶體管的Vgs擊穿電壓的值取決于制造公司而各不相同。但是，Vgs擊穿電壓在12V或更少到20V或更少的范圍內(nèi)。相應(yīng)地，當(dāng)VDDH電壓為幾伏特或更少之內(nèi)的低電壓時，可能不會發(fā)生問題。但是，當(dāng)VDDH電壓為幾十伏特或更少之內(nèi)的高電壓時，會引起第一和第二 PMOS PMl和PM2的Vgs (柵源電壓)擊穿現(xiàn)象，使得裝置可能毀壞。
[0049]通過使用齊納二極管將第一 NMOS匪I和第二 NMOS匪2的漏極的電壓限制到預(yù)先確定的值，圖2的電平移位裝置200使得第二 PMOS PM2和第一 PMOS PMl的Vgs小于Vgs擊穿電壓，由此防止擊穿現(xiàn)象。相比于圖1的鎖存型電平移位器而言，圖2的電平移位裝置200使用上拉時間減少單元22-1和22-2的第一和第二 PMOS PMl和PM2以減少由短路電流帶來的功耗，減少了傳導(dǎo)延遲。但是，當(dāng)通過使用如圖2中所示的齊納二極管來限制電壓時，即使如圖3和4中所示地完成節(jié)點OUT和節(jié)點OUTB的狀態(tài)的轉(zhuǎn)換，即，即使完成開關(guān)操作，靜電流也持續(xù)流過齊納二極管，使得發(fā)生不期望的功耗。因為靜電流相對于電源電壓VDDH成比例地增加，由于電源電壓VDDH增加，功耗更加增加。此外，因為在上拉時間減少單元22-1和22-2中使用的第一和第二 PMOS PMl和PM2表現(xiàn)出大的導(dǎo)通電阻，因此第一和第二 PMOS PMl和PM2必須具有大的尺寸從而驅(qū)動大的電流容量。相應(yīng)地，柵極充電容量增加從而驅(qū)動第一和第二 PMOS PMl和PM2，使得用于驅(qū)動第一和第二 PMOS PMl和PM2的自舉電容Cbl和Cb2增加。相應(yīng)地，芯片尺寸增加，并且由此芯片制造中的成本增加。
[0050]例如，柵極驅(qū)動電路的電平移位電路可以包括如圖1中所示的鎖存型電平移位裝置。在以上結(jié)構(gòu)中，由于大的傳導(dǎo)延遲和短路電流而發(fā)生功耗。此外，當(dāng)電源電壓VDDH為幾伏特之內(nèi)的小電壓時，可能不會發(fā)生問題。但是，當(dāng)電源電壓VDDH是幾十伏特之內(nèi)的高電壓時，在安置在上側(cè)的第一PMOS PM1、第二PMOS PM2、以及第三PMOS PM3中發(fā)生Vgs擊穿現(xiàn)象，使得裝置可能毀壞。為了解決以上問題，通過使用如圖2中所示的齊納二極管，將第一和第二 NMOS匪I和匪2的漏電壓限制到預(yù)先確定的值，由此防止第二和第一 PMOS PM2和PMl的Vgs擊穿現(xiàn)象。此外，通過使用上拉時間減少單元22-1和22-2的第一和第二 PMOSPMl和PM2以減少由于短路電流而帶來的功耗，減少了傳導(dǎo)延遲。在這一情況下，由于流過齊納二極管的靜電流，發(fā)生不期望的功耗，并且由于上拉時間減少單元22-1和22-2的第一和第二 PMOS PMl和PM2，增加了芯片尺寸，使得芯片制造中的成本增加。
[0051]在下文中，將關(guān)于圖5至7描述根據(jù)再一實施例的電平移位裝置300。
[0052]圖5是示出根據(jù)再一實施例的電平移位裝置300的電路圖。
[0053]如圖5中所示，根據(jù)實施例的電平移位裝置300包括非門U1、非門U2、非門U3、非門U4、鎖存型電平移位單元30、電壓生成器31、上拉時間減少單元32-1、上拉時間減少單元32-2、以及電壓輸出單元33。
[0054]鎖存型電平移位單元30將電平移位裝置300的輸入信號的電平轉(zhuǎn)換成作為驅(qū)動電壓的高電壓電平。
[0055]電壓生成器31將鎖存型電壓移位單元30的上拉PMOS的Vgs限制到預(yù)先確定的電壓值以防止上拉PMOS的Vgs擊穿現(xiàn)象。
[0056]當(dāng)對鎖存型電平移位單元30的上拉PMOS PMl進(jìn)行上拉時，上拉時間減少單元32-1減少上拉時間。當(dāng)對鎖存型電平移位單元30的上拉PMOS PM2進(jìn)行上拉時，上拉時間減少單元32-2減少上拉時間。
[0057]電壓輸出單元33接收鎖存型電平移位單元30的輸出電壓和電平移位裝置300的輸入信號并且執(zhí)行對于待輸出的輸入信號和輸出電壓的緩存。
[0058]鎖存型電平移位單元30包括第一 PMOS PM1、第二 PMOS PM2、第一 NMOS NM1、第二 NMOS匪2、第三PMOS PM3、以及第四PMOS PM4。安置在鎖存型移位單元30的上側(cè)的第一 PMOS PMl和第二 PMOS PM2與安置在鎖存型移位單元30的下側(cè)的第一 NMOS匪I和第二NMOS NM2 —起構(gòu)成鎖存結(jié)構(gòu)。第三和第四PMOS PM3和PM4為用于防止作為上拉PMOS的第一和第二 PMOS PMl和PM2的Vgs擊穿現(xiàn)象的晶體管。
[0059]電壓生成器31包括齊納二極管ZD3、恒流源ICC、以及電容Ce。
[0060]上拉時間減少單元32-1包括齊納二極管ZD1、第三NMOS匪3、以及自舉電容Cbl。
[0061]上拉時間減少單元32-2包括齊納二極管ZD2、第四NMOS NM4、以及自舉電容Cb2。
[0062]電壓輸出單元33包括安置在其上側(cè)的第五PMOS PM5和安置在其下側(cè)的第五PMOSNM5。
[0063]非門Ul具有輸入和輸出端子。將低電壓電平輸入信號應(yīng)用到非門Ul的輸入端子。
[0064]非門U2具有輸入和輸出端子。將非門U2的輸入端子連接到非門Ul的輸出端子。
[0065]非門U3具有輸入和輸出端子。將非門U3的輸入端子連接到非門U2的輸出端子。
[0066]非門U4具有輸入和輸出端子。將非門U4的輸入端子連接到非門U3的輸出端子。
[0067]第一 PMOS PMl具有源極、柵極、以及漏極。將高電壓電平驅(qū)動電壓VDDH施加到第
一PMOS PMl的源極。
[0068]第二 PMOS PM2具有源極、柵極、以及漏極。將高電壓電平驅(qū)動電壓VDDH施加到第
二PMOS PM2的源極。將第二 PMOS PM2的柵極連接到第一 PMOS PMl的漏極。將第二 PMOSPM2的漏極連接到第一 PMOS PMl的柵極。[0069]第三PMOS PM3具有源極、柵極、以及漏極。將第三PMOS PM3的源極連接到第一PMOS PMl的漏極。
[0070]第四PMOS PM4具有源極、柵極、以及漏極。將第四PMOS PM4的源極連接到第二PMOS PM2的漏極。將第四PMOS PM4的柵極連接到第三PMOS PM3的柵極。
[0071]第一 NMOS匪I具有漏極、柵極、以及源極。將第一 NMOS匪I的漏極連接到第三PMOS PM3的漏極。將第一 NMOS匪I的柵極連接到非門U2的輸出端子。將第一 NMOS匪I的源極連接到地。
[0072]第二 NMOS匪2具有漏極、柵極、以及源極。將第二 NMOS匪2的漏極連接到第四PMOS PM4的漏極。將第二 NMOS匪2的柵極連接到非門Ul的輸出端子。將第二 NMOS匪2的源極連接到地。
[0073]第三NMOS匪3具有漏極、柵極、以及源極。將高電壓電平驅(qū)動電壓VDDH施加到第
三NMOS匪3的漏極。將第三NMOS匪3的源極連接到第一 PMOS PMl的漏極。
[0074]齊納二極管ZDl具有陽極和陰極。將高電壓電平驅(qū)動電壓VDDH施加到齊納二極管ZDl的陰極。將齊納二極管ZDl的陽極連接到第三NMOS匪3的柵極。
[0075]自舉電容Cbl具有連接到齊納二極管ZDl的陽極的一端和連接到第三NMOS匪3的柵極的對端。
[0076]第四NMOS NM4具有漏極、柵極、以及源極。將高電壓電平驅(qū)動電壓VDDH施加到第四NMOS NM4的漏極。將第四NMOS NM4的源極連接到第二 PMOS PM2的漏極。
[0077]齊納二極管ZD2具有陽極和陰極。將高電壓電平驅(qū)動電壓VDDH施加到齊納二極管ZD2的陰極。將齊納二極管ZD2的陽極連接到第四NMOS NM4的柵極。
[0078]自舉電容Cb2具有連接到齊納二極管ZD的陽極的一端和連接到第四NMOS NM4的柵極的對端。
[0079]第五PMOS PM5具有源極、柵極、以及漏極。將高電壓電平驅(qū)動電壓VDDH施加到第五PMOS PM5的源極。將第五PMOS PM5的柵極連接到第二 PMOS PM2的漏極。第五PMOSPM5的漏極輸出已經(jīng)緩存的高電壓電平輸出信號。
[0080]第五NMOS匪5具有漏極、柵極、以及源極。將第五NMOS匪5的漏極連接到第五PMOS PM5的漏極。將第五NMOS匪5的柵極連接到非門U4的輸出端子。將第五NMOS匪5的源極接地。
[0081]齊納二極管ZD3具有陽極和陰極。將高電壓電平驅(qū)動電壓VDDH施加到齊納二極管ZD3的陰極。
[0082]恒流源Icc具有連接到齊納二極管ZD3的陽極的電流輸入端子和接地的電流輸出端子。
[0083]電容Ce具有連接到齊納二極管ZD3的陽極的一個端子和連接到地的對端。
[0084]將從電壓生成器31生成的偏置電壓VDDH — Vz施加到第三和第四PMOS PM3和PM4的柵極。
[0085]將偏置電壓VDDH - Vz施加到鎖存型電平移位單元30的第三和第四PMOS PM3和PM4的柵極。
[0086]在下文中，將參照圖6和7描述圖5的電平移位裝置300的操作。
[0087]圖6是示出電平移位裝置的用于接收高電平輸入信號的操作的電路圖。[0088]如果輸入高電平輸入信號VIN，則接通設(shè)置在電平移位裝置300的下部的第一NMOS匪1，并且關(guān)斷第二 NMOS匪2，使得通過第一 NMOS匪I來將節(jié)點OUT的狀態(tài)從“高”狀態(tài)移位到“低”狀態(tài)。相應(yīng)地，接通安置在電平移位裝置300的上側(cè)的第二 PMOS PM2以將節(jié)點OUTB的狀態(tài)從“低”狀態(tài)移位到“高”狀態(tài)，使得關(guān)斷安置在電平移位裝置300的上側(cè)的第一 PMOS PMl0在這一情況下，節(jié)點C處的電壓通過第一自舉電容Cbl從電壓VDD —Vz + VDDL減少到電壓VDD — Vz，關(guān)斷上拉時間減少單元32_1的第三NMOS匪3，并且節(jié)點D處的電壓通過第二自舉電容Cb2從電壓VDD - Vz增加到電壓VDD — Vz + VDDL,使得接通上拉時間減少單元32-2的第四NMOS NM4。相應(yīng)地，減少了以VDDH對節(jié)點OUTB處上電的時間。在這一情況下，如果節(jié)點E處的電壓恒定地維持為電壓生成器31供給的偏置電壓VDDH-Vz，使得節(jié)點OUT處的電壓減少到預(yù)先確定的電壓VDDH - Vz + Vth或更少，則關(guān)斷第三PMOS PM3，使得節(jié)點OUT處的電壓再次增加。如果節(jié)點OUT處的電壓增加到預(yù)先確定的電壓VDDH — Vz + Vth或更多，則接通第三PMOS PM3，并且執(zhí)行反饋操作以再次減少第一PMOS PMl的漏電壓，從而將節(jié)點OUT處的電壓限制到預(yù)先確定的電壓VDDH - Vz + Vth0相應(yīng)地，即使增加電源電壓VDDH，也維持第一和第二 PMOS PMl和PM2的Vgs到預(yù)先確定的電壓Vz — Vth以防止由于電源電壓VDDH的增加而帶來的上拉PMOS的Vgs擊穿現(xiàn)象，其中，該第一和第二 PMOS PMl和PM2用作鎖存型電平移位單元30的上拉PM0S。此外，不同于現(xiàn)有技術(shù)，因為不使用齊納二極管，使得不產(chǎn)生不期望的靜電流。
[0089]通過鎖存型電平移位單元30來關(guān)斷安置在電壓輸出單元33的上側(cè)的第五PMOSPM5，并且接通安置在電壓輸出單元33的下側(cè)的第五NMOS匪5，使得端子VOUT輸出電壓GND。
[0090]圖7是示出圖5的電平移位裝置的用于接收具有圖5的低電平的輸入信號的操作的電路圖。
[0091]如果輸入低電平輸入信號VIN，則接通設(shè)置在電平移位裝置300的下部的第二NMOS匪2，并且關(guān)斷第一 NMOS匪I，使得節(jié)點OUTB的狀態(tài)通過第二 NMOS匪2從“高”狀態(tài)移位到“低”狀態(tài)。相應(yīng)地，接通放置在電平移位裝置300的上側(cè)的第一 PMOS PMl以將節(jié)點OUT的狀態(tài)從“低”狀態(tài)移位到“高”狀態(tài)，使得關(guān)斷安置在電平移位裝置300的上側(cè)的第二 PMOS PM2。在這一情況下，節(jié)點D處的電壓通過第二自舉電容Cb2從電壓VDD — Vz +VDDL減少到電壓VDD - Vz，關(guān)斷上拉時間減少單元32_2的第四NMOS NM4,并且通過第一自舉電容Cbl將節(jié)點C處的電壓從電壓VDD - Vz增加到電壓VDD - Vz + VDDL，使得接通上拉時間減少單元32-1的第三NMOS匪3。相應(yīng)地，以VDDH對節(jié)點OUT處上電電的時間減少。在這一情況下，通過以上描述的原理將節(jié)點OUTB處的電壓限制到預(yù)先確定的電壓VDD -Vz + Vth,使得安置在電平移位裝置300的上側(cè)的第一 PMOS PMl的Vgs維持到預(yù)先確定的電壓Vz - Vth0相應(yīng)地，不會發(fā)生由于電源電壓VDDH的增加而帶來的上拉PMOS的Vgs擊穿現(xiàn)象，并且不同于現(xiàn)有相關(guān)技術(shù)，不使用齊納二極管，使得不會發(fā)生不期望的靜電流。
[0092]通過鎖存型電平移位單元30來接通安置在電壓輸出單元33的上側(cè)的第五PMOSPM5，并且關(guān)斷安置在電壓輸出單元33的下側(cè)的第五NMOS匪5，使得端子VOUT輸出電源電壓 VDDH。
[0093]在下文中，將關(guān)于圖8描述再一實施例。
[0094]圖8是示出根據(jù)再一實施例的電平移位裝置400的電路圖。[0095]如圖8中所示，根據(jù)再一實施例的電平移位裝置400包括非門U1、非門U2、非門U3、非門U4、鎖存型電平移位單元40、電壓生成器41、上拉時間減少單元42-1、上拉時間減少單元42-2、以及電壓輸出單元43。
[0096]如圖8中所示，可以以N個串聯(lián)連接的二極管替代圖5的電壓生成器31的齊納二極管。在這一情況下，節(jié)點E處的電壓恒定地維持到電壓VDDH - n*VD，使得安置在上側(cè)的第一和第二 PMOS PMl和PM2的Vgs維持到預(yù)先確定的電壓n*VD — Vth0
[0097]如圖8中所示，可以用N個串聯(lián)連接的二極管替代圖5的上拉時間減少單元32-1和32-2的齊納二極管。N個串聯(lián)連接的二極管的陽極接收高電壓電平驅(qū)動電壓，并且可以將N個二極管的陰極連接到節(jié)點C。
[0098]上拉時間減少單元42-1和42-2的二極管的數(shù)量n與電壓生成器41的二極管的數(shù)量n相同。如果上拉時間減少單元42-1和42-2的二極管的數(shù)量n小于或大于電壓生成器41的二極管的數(shù)量n，則可能不會正常地接通或關(guān)斷上拉時間減少單元42-1和42-2的第三NMOS匪3和第四NMOS NM4。相應(yīng)地，傳導(dǎo)延遲可能不會減少或者可能生成靜電流。
[0099]為了防止節(jié)點OUT和OUTB處的電壓增加到VDDH + VD或者更多，并列于N個二極管反向地安排第一和第二二極管Dl和D2。
[0100]根據(jù)一個實施例，以上方法可以以具有記錄在其中的程序的媒介中的處理可讀代碼的形式來實現(xiàn)。處理可讀媒體包括ROM、RAM、CD-ROM、磁帶、軟盤、以及光數(shù)據(jù)存儲裝置，并且可以以載波(通過因特網(wǎng)的傳輸)的形式來實現(xiàn)。
[0101]在不限于根據(jù)以上實施例的構(gòu)造和方法和情況下應(yīng)用以上描述的電平移位裝置。能夠選擇性地組合全部實施例或部分實施例，使得各種變化和修正是可能的。
【權(quán)利要求】
1.一種電平移位裝置，用于將具有第一電壓電平的輸入信號轉(zhuǎn)換成具有第二電壓電平的輸出信號，該電壓移位裝置包括: 鎖存型電平移位器，包括兩個上部上拉P通道晶體管和用于防止兩個上部上拉P通道晶體管的柵源電壓擊穿的兩個下部P通道晶體管，其中，以鎖存結(jié)構(gòu)配置兩個上部上拉P通道晶體管和兩個下部P通道晶體管；以及 電壓生成器，用于生成電壓以防止兩個上部上拉P通道晶體管的柵源電壓擊穿，并且提供電壓給兩個下部P通道晶體管的柵極，其中第二電壓電平高于第一電壓電平。
2.根據(jù)權(quán)利要求1的電平移位裝置，進(jìn)一步包括上拉時間減少單元，用于通過上拉N通道晶體管減少兩個上部上拉P通道晶體管的每一個的上拉時間。
3.根據(jù)權(quán)利要求2的電平移位裝置，進(jìn)一步包括電壓輸出單元，用于緩存兩個上部上拉P通道晶體管中的一個的漏極的信號并且輸出所述輸出信號。
4.一種電平移位裝置，用于將具有第一電壓電平的輸入信號轉(zhuǎn)換成具有第二電壓電平的輸出信號，該電平移位裝置包括: 第一P通道晶體管； 第二 P通道晶體管，包括連接到第一 P通道晶體管的漏極的柵極和連接到第一 P通道晶體管的柵極的漏極； 第三P通道晶體管，包括連接到第一 P通道晶體管的漏極的源極； 第四P通道晶體管，包括連接到第二 P通道晶體管的漏極的源極和連接到第三P通道晶體管的柵極的柵極；以及 第一齊納二極管，具有連接到第三P通道晶體管的柵極的陽極， 其中第二電壓電平高于第一電壓電平。
5.根據(jù)權(quán)利要求4的電平移位裝置，其中將具有第二電壓電平的第一驅(qū)動電壓施加到第一P通道晶體管的源極； 將第一驅(qū)動電壓施加到第二 P通道晶體管的源極，以及 將第一驅(qū)動電壓施加到第一齊納二極管的陰極。
6.根據(jù)權(quán)利要求5的電平移位裝置，進(jìn)一步包括: 第一 N通道晶體管，包括連接到第三P通道晶體管的漏極的漏極，用于接收輸入信號的非反轉(zhuǎn)信號的柵極，以及連接到地的源極；以及 第二 N通道晶體管，包括連接到第四P通道晶體管的漏極的漏極，用于接收輸入信號的反轉(zhuǎn)信號的柵極，以及連接到地的源極。
7.根據(jù)權(quán)利要求6的電平移位裝置，進(jìn)一步包括: 第三N通道晶體管，包括用于接收第一驅(qū)動電壓的漏極和連接到第一 P通道晶體管的漏極的源極； 第二齊納二極管，包括連接到第三N通道晶體管的柵極的陽極和用于接收第一驅(qū)動電壓的陰極；以及 第一電容，包括連接到第二齊納二極管的陽極的一端和用于接收輸入信號的反轉(zhuǎn)信號的對端。
8.根據(jù)權(quán)利要求7的電平移位裝置，進(jìn)一步包括: 第四N通道晶體管，包括用于接收第一驅(qū)動電壓的漏極和連接到第二 P通道晶體管的漏極的源極； 第三齊納二極管，包括連接到第四N通道晶體管的柵極的陽極和用于接收第一驅(qū)動電壓的陰極；以及 第二電容，包括連接到第三齊納二極管的陽極的一端和用于接收輸入信號的非反轉(zhuǎn)信號的對端。
9.根據(jù)權(quán)利要求4至8中之一的電平移位裝置，進(jìn)一步包括: 第五P通道晶體管，包括用于接收第一驅(qū)動電壓的源極，連接到第二 P通道晶體管的漏極的柵極，以及用于輸出所述輸出信號的漏極；以及 第五N通道晶體管，包括連接到第五P通道晶體管的漏極的漏極，用于接收輸入信號的非反轉(zhuǎn)信號的柵極，以及連接到地的源極。
10.根據(jù)權(quán)利要求9的電平移位裝置，進(jìn)一步包括: 恒流源，包括連接到第一齊納二極管的陽極的電流輸入端和連接到地的電流輸出端；以及 第三電容。`
【文檔編號】H03K19/0185GK103684412SQ201310399161
【公開日】2014年3月26日 申請日期:2013年9月5日 優(yōu)先權(quán)日:2012年9月5日
【發(fā)明者】鄭在錫 申請人:Ls產(chǎn)電株式會社