抗單粒子瞬態(tài)脈沖cmos電路的制作方法
【專利摘要】本發(fā)明提供了一種抗單粒子瞬態(tài)脈沖CMOS電路，包括：第一緩沖器，輸入端連接輸入信號(hào)，輸出信號(hào)連接第一傳輸門數(shù)據(jù)輸入端；第二緩沖器，輸入端連接輸入信號(hào)，輸出信號(hào)連接第二傳輸門數(shù)據(jù)輸入端；第一傳輸門的數(shù)據(jù)輸出信號(hào)，連接第二傳輸門的數(shù)據(jù)輸出端和第一反相器輸入端；第一反相器輸出信號(hào)連接第二反相器輸入端，第一傳輸門中NMOS管和第二傳輸門中PMOS管柵極；第二反相器輸出信號(hào)連接第一傳輸門中PMOS管和第二傳輸門中NMOS管柵極，并作為抗單粒子電路輸出信號(hào)。本發(fā)明利用不同上/下拉能力的緩沖器分別濾除兩類單粒子脈沖，通過(guò)控制傳輸門輸出對(duì)應(yīng)信號(hào)，具有MOS管數(shù)量少，抗單粒子瞬態(tài)脈沖能力強(qiáng)、濾除效果好等優(yōu)點(diǎn)。
【專利說(shuō)明】抗單粒子瞬態(tài)脈沖CMOS電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及抗輻照加固電路【技術(shù)領(lǐng)域】，具體的說(shuō)，本發(fā)明涉及一種抗單粒子瞬態(tài)脈沖CMOS電路。
【背景技術(shù)】
[0002]航天技術(shù)是衡量一個(gè)國(guó)家現(xiàn)代化水平和綜合國(guó)力的重要標(biāo)志，集成電路作為航天器的核心，其性能和功能己成為各種航天器性能的主要衡量指標(biāo)之一。為了應(yīng)對(duì)當(dāng)前及未來(lái)航天技術(shù)發(fā)展的挑戰(zhàn)，各國(guó)都在積極研制高性能、高抗輻照能力的集成電路。近年來(lái)我國(guó)航天事業(yè)發(fā)展迅速，載人航天工程、探月工程、“北斗”導(dǎo)航定位系統(tǒng)、“天宮”等重大航天應(yīng)用抗輻照集成電路提出了迫切的需求。
[0003]單粒子效應(yīng)，是指航天及地面等輻射環(huán)境中存在的高能粒子，在芯片內(nèi)部敏感區(qū)域引發(fā)電離輻射所產(chǎn)生的輻射損傷效應(yīng)。電離輻射在粒子運(yùn)動(dòng)軌跡上產(chǎn)生密集的電子/空穴對(duì)，當(dāng)這些電子/空穴對(duì)被電路節(jié)點(diǎn)收集時(shí)，可能改變電路正常工作狀態(tài)，導(dǎo)致數(shù)據(jù)錯(cuò)誤，工作失常，芯片燒毀等嚴(yán)重后果。
[0004]單粒子效應(yīng)主要可分為兩大類:
[0005]硬錯(cuò)誤:是指造成器件本身永久性損壞，如單粒子燒毀，單粒子?xùn)糯┑龋?br> [0006]軟錯(cuò)誤:是指電路邏輯電平發(fā)生改變，存儲(chǔ)數(shù)據(jù)發(fā)生錯(cuò)誤，但器件本身并沒(méi)有造成永久性損壞。其最主要的兩種類型為單粒子翻轉(zhuǎn)和單粒子瞬變。
[0007]單粒子翻轉(zhuǎn)是指輻射導(dǎo)致存儲(chǔ)電路狀態(tài)發(fā)生翻轉(zhuǎn)，通常發(fā)生在SRAM，DRAM等大規(guī)模存儲(chǔ)陣列中，單粒子翻轉(zhuǎn)產(chǎn)生的錯(cuò)誤率同時(shí)鐘頻率無(wú)關(guān)；
[0008]單粒子瞬態(tài)SET (Single Event Transient)是指福射導(dǎo)致電路節(jié)點(diǎn)電壓、電流產(chǎn)生瞬時(shí)變化，產(chǎn)生單粒子瞬態(tài)脈沖，該脈沖在電路中傳播可引起鎖相環(huán)，運(yùn)算放大器等模擬電路工作異常，也可能傳輸?shù)酱鎯?chǔ)電路的輸入端，導(dǎo)致寫入錯(cuò)誤數(shù)據(jù)。單粒子瞬變產(chǎn)生的錯(cuò)誤率隨時(shí)鐘頻率的增加線性增加。
[0009]隨著工藝尺寸縮減以及時(shí)鐘頻率的增加，單粒子效應(yīng)引起集成電路的失效越來(lái)越嚴(yán)重，并且單粒子瞬態(tài)脈沖已經(jīng)超過(guò)單粒子翻轉(zhuǎn)成為軟錯(cuò)誤的主要來(lái)源。因此設(shè)計(jì)一種電路，濾除單粒子瞬態(tài)脈沖信號(hào)，可以有效防止瞬態(tài)脈沖的繼續(xù)傳播，避免對(duì)后級(jí)電路的影響，將顯著提高電路的抗單粒子水平。
[0010]目前主要的抗單粒子瞬態(tài)脈沖電路主要有兩類:時(shí)間冗余方法，空間冗余方法。延遲-裁決電路是常見(jiàn)的時(shí)間冗余方法，該方法是指將組合邏輯的輸出分別經(jīng)過(guò)2個(gè)不同的延時(shí)通路，將原信號(hào)和兩個(gè)延遲信號(hào)輸入給裁決電路，裁決電路通過(guò)多數(shù)表決決定最終的輸出。常見(jiàn)的空間冗余方法是三倍冗余電路，即做三塊一樣的組合電路，三者輸出給裁決電路，根據(jù)多數(shù)表決輸出正確結(jié)果，需要原電路3倍以上的面積。改進(jìn)的二倍冗余結(jié)構(gòu)，也需要原來(lái)的2倍以上面積。而時(shí)間冗余方法也需要較大面積來(lái)實(shí)現(xiàn)兩路延遲通路。
[0011]目前，還有人提出了通過(guò)改進(jìn)末端時(shí)序單元的時(shí)間冗余采樣技術(shù)，以不同相位的時(shí)鐘在多個(gè)時(shí)間點(diǎn)采樣鎖存組合邏輯的輸出，通過(guò)比較采樣結(jié)果來(lái)濾除SET脈沖。采用該方法也需要實(shí)現(xiàn)兩級(jí)相位延遲，以及三個(gè)鎖存器以及裁決電路，硬件消耗較大。

【發(fā)明內(nèi)容】

[0012]本發(fā)明的目的在于提供一種能解決上述問(wèn)題的抗單粒子瞬態(tài)脈沖電路。
[0013]在一個(gè)方面，本發(fā)明提供了一種抗單粒子瞬態(tài)脈沖CMOS電路，包括:
[0014]第一緩沖器，用于消除“低高低”型脈沖，其輸入端連接輸入信號(hào)；
[0015]具有正電壓柵控和負(fù)電壓柵控的第一傳輸門，其數(shù)據(jù)輸入端連接第一緩沖器的輸出信號(hào)；
[0016]第二緩沖器，用于消除“高低高”型脈沖，其輸入端連接輸入信號(hào)；
[0017]具有正電壓柵控和負(fù)電壓柵控的第二傳輸門，其數(shù)據(jù)輸入端連接第二緩沖器的輸出信號(hào)；
[0018]第一反相器，其輸入端連接第一傳輸門和第二傳輸門相連的數(shù)據(jù)輸出信號(hào)；
[0019]第二反相器，其輸入端連接第一反相器的輸出信號(hào)，其中
[0020]第一反相器的輸出信號(hào)連接第一傳輸門的正電壓柵控和第二傳輸門的負(fù)電壓柵控；第二反相器的輸出信號(hào)連接第一傳輸門的負(fù)電壓柵控和第二傳輸門的正電壓柵控，并作為抗單粒子瞬態(tài)脈沖CMOS電路的輸出信號(hào)。
[0021]在一個(gè)實(shí)施例中，所述第一緩沖器由偶數(shù)個(gè)反相器級(jí)聯(lián)構(gòu)成，連接輸入信號(hào)的為第一級(jí)反相器，其中，奇數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比大于電子遷移率與空穴遷移率之比，偶數(shù)級(jí)反相器中PMOS 管同NMOS管寬長(zhǎng)比之比小于電子遷移率與空穴遷移率之比。
[0022]在一個(gè)實(shí)施例中，所述第二緩沖器由偶數(shù)個(gè)反相器級(jí)聯(lián)構(gòu)成，連接輸入信號(hào)的為第一級(jí)反相器，其中，奇數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比小于電子遷移率與空穴遷移率之比；偶數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比大于電子遷移率與空穴遷移率之比。
[0023]在一個(gè)實(shí)施例中，所述第一傳輸門和第二傳輸門分別由一個(gè)PMOS管和一個(gè)NMOS管構(gòu)成，PMOS管的源級(jí)同NMOS管源級(jí)相連作為傳輸門的數(shù)據(jù)輸入端，PMOS管的漏極同NMOS管漏極相連作為傳輸門的數(shù)據(jù)輸出端；PM0S管襯底連接電源，NMOS管襯底連接地；PM0S管柵極作為傳輸門的負(fù)電壓柵控端，?OS管柵極作為傳輸門的正電壓柵控端。
[0024]通過(guò)設(shè)計(jì)使得緩沖器中反相器PMOS管和NMOS管的寬長(zhǎng)比不匹配，造成反相器上拉/下拉驅(qū)動(dòng)能力不對(duì)稱，使得輸出信號(hào)上升/下降延遲不同，從而實(shí)現(xiàn)輸出脈沖展寬/壓縮。對(duì)于第一緩沖器，輸入“低高低”型脈沖，輸出脈寬將壓縮，輸入“高低高”型脈沖，輸出脈沖將展寬。且NMOS管和PMOS管寬長(zhǎng)比之比同電子遷移率與空穴遷移率之比之間差異越大，緩沖器中反相器數(shù)目越多，輸出脈沖展寬/壓縮幅度越大。根據(jù)所要濾除的脈沖寬度，通過(guò)選擇適合的NMOS管和PMOS管寬長(zhǎng)比，和電路級(jí)數(shù)，使得輸入脈寬范圍位于濾除范圍內(nèi)的“低高低”型脈沖時(shí)，輸出脈沖寬度將壓縮至0，輸出保持低電平，實(shí)現(xiàn)濾除的“低高低”型脈沖的目的。同理，第二緩沖器能夠?yàn)V除脈寬范圍位于濾除范圍內(nèi)的“高低高”型脈沖，輸出保持高電平。
[0025]本發(fā)明利用不同上/下拉能力的緩沖器分別濾除兩類單粒子脈沖，根據(jù)當(dāng)前電平控制傳輸門選擇對(duì)應(yīng)脈沖輸出。具有MOS管數(shù)量少，面積小、功耗低、抗單粒子瞬態(tài)脈沖能力強(qiáng)、濾除效果好等優(yōu)點(diǎn)。通過(guò)調(diào)節(jié)電路的尺寸和級(jí)數(shù)，可以調(diào)節(jié)濾除的單粒子脈沖的寬度范圍和輸出延遲。例如增大緩沖器中PMOS管同NMOS管的寬長(zhǎng)比之比同電子遷移率與空穴遷移率之比的差異，或者增大各自的反相器級(jí)數(shù)，可以擴(kuò)大濾除脈沖寬度范圍，但輸出延遲隨之增大，反之，濾除范圍變小，但輸出延遲也隨之減小?？筛鶕?jù)實(shí)際應(yīng)用要求，進(jìn)行選取。
【專利附圖】

【附圖說(shuō)明】
[0026]圖1為本發(fā)明一個(gè)實(shí)施例提供的抗單粒子瞬態(tài)脈沖CMOS電路的結(jié)構(gòu)示意圖；
[0027]圖2為本發(fā)明一個(gè)實(shí)施例提供的第一緩沖器電路結(jié)構(gòu)示意圖；
[0028]圖3為本發(fā)明一個(gè)實(shí)施例提供的第二緩沖器電路結(jié)構(gòu)示意圖；
[0029]圖4為本發(fā)明一個(gè)實(shí)施例提供的抗單粒子瞬態(tài)脈沖CMOS電路工作波形示意圖。
【具體實(shí)施方式】
[0030]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。
[0031]本發(fā)明提供了一種抗單粒子瞬態(tài)脈沖CMOS電路，包括:第一緩沖器，用于消除“低高低”型脈沖，其輸入端連接輸入信號(hào)input ；
[0032]具有正電壓柵控和負(fù)電壓柵控的第一傳輸門，其數(shù)據(jù)輸入端連接第一緩沖器的輸出Ih可 outl ；
[0033]第二緩沖器，用于消除“高低高”型脈沖，其輸入端連接輸入信號(hào)input ；
[0034]具有正電壓柵控和負(fù)電壓柵控的第二傳輸門，其數(shù)據(jù)輸入端連接第二緩沖器的輸出 Ih 可 out2 ；
[0035]第一反相器，其輸入端連接第一傳輸門和第二傳輸門相連的數(shù)據(jù)輸出信號(hào)out ；
[0036]第二反相器，其輸入端連接第一反相器的輸出信號(hào)out_inv,其中
[0037]第一反相器的輸出信號(hào)out_inv連接第一傳輸門的正電壓柵控和第二傳輸門的負(fù)電壓柵控；第二反相器的輸出信號(hào)output連接第一傳輸門的負(fù)電壓柵控和第二傳輸門的正電壓柵控，并作為抗單粒子瞬態(tài)脈沖CMOS電路的輸出信號(hào)。
[0038]本發(fā)明的實(shí)施例中，通過(guò)根據(jù)需要濾除的單粒子瞬態(tài)脈沖的類型和寬度范圍，來(lái)確定緩沖器的類型、級(jí)數(shù)和尺寸。本發(fā)明的實(shí)施例可以采用0.18微米CMOS工藝實(shí)現(xiàn)，由于深亞微米工藝下，電子遷移率同空穴遷移率之比為2?3，且緩沖器中MOS管寬長(zhǎng)比同該值差異越大，緩沖器展寬/壓縮能力越強(qiáng)。對(duì)于本實(shí)施例，設(shè)計(jì)要求其能夠?yàn)V脈寬不超過(guò)Ins的單粒子脈沖信號(hào)。
[0039]由于存在兩種不同類型的單粒子脈沖，即“低高低”型脈沖和“高低高”型脈沖，因此，需要兩種不同類型的緩沖器來(lái)分別進(jìn)行濾除。
[0040]第一緩沖器101設(shè)計(jì)用于消除“低高低”型脈沖。為此，第一緩沖器101可以由偶數(shù)個(gè)反相器級(jí)聯(lián)構(gòu)成，連接輸入信號(hào)的為第一級(jí)反相器，其中，奇數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比大于電子遷移率與空穴遷移率之比，偶數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比小于電子遷移率與空穴遷移率之比。為了使得輸入Ins脈沖時(shí)，輸出脈寬縮減至0，在一個(gè)實(shí)施例中，綜合考慮MOS管寬長(zhǎng)比比值及緩沖器級(jí)數(shù)，通過(guò)仿真確定，第一緩沖器101由4個(gè)反相器級(jí)聯(lián)構(gòu)成。如圖2所示，PMOS管201和205、NMOS管204和208寬長(zhǎng)比均設(shè)為10微米/0.18微米，PMOS管203和207,NMOS管202和206寬長(zhǎng)比均設(shè)為0.5微米/0.18微米。
[0041]第二緩沖器102設(shè)計(jì)用于消除“高低高”型脈沖。為此，第二緩沖器102可以由偶數(shù)個(gè)反相器級(jí)聯(lián)構(gòu)成，連接輸入信號(hào)的為第一級(jí)反相器，其中，奇數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比小于電子遷移率與空穴遷移率之比；偶數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比大于電子遷移率與空穴遷移率之比。在一個(gè)實(shí)施例中，第二緩沖器102由4個(gè)反相器級(jí)聯(lián)構(gòu)成，如圖3所示，PMOS管303和307、NMOS管302和306寬長(zhǎng)比均為10微米/0.18微米；PM0S管301和305、NMOS管304和308寬長(zhǎng)比均為0.5微米/0.18微米。
[0042]第一傳輸門和第二傳輸門都是分別具有正電壓柵控和負(fù)電壓柵控的傳輸門。即，當(dāng)正電壓柵控為高電平且負(fù)電壓柵控為低電平時(shí)導(dǎo)通；當(dāng)正電壓柵控為低電平且負(fù)電壓柵控為聞電平時(shí)關(guān)閉。
[0043]在本發(fā)明的實(shí)施例中，第一傳輸門和第二傳輸門分別由一個(gè)PMOS管和一個(gè)NMOS管構(gòu)成。每個(gè)傳輸門中PMOS管的源級(jí)同NMOS管源級(jí)相連作為傳輸門的數(shù)據(jù)輸入端，PMOS管的漏極同NMOS管漏極相連作為傳輸門的數(shù)據(jù)輸出端；PM0S管襯底連接電源，NMOS管襯底連接地；PM0S管柵極作為傳輸門的負(fù)電壓柵控端，NMOS管柵極作為傳輸門的正電壓柵控端。
[0044]具體來(lái)說(shuō)，本發(fā)明的實(shí)施例中，第一傳輸門由并聯(lián)的PMOS管103和NMOS管104組成；第二傳輸門由并聯(lián)的PMOS管105和NMOS管106組成。本實(shí)施例中，組成傳輸門的PMOS管103，105和NMOS管104，106寬長(zhǎng)比為I微米/0.18微米。
[0045]在一個(gè)實(shí)施例中，第一和第二反相器107和108中PMOS管寬長(zhǎng)比3微米/0.18微米，NMOS管寬長(zhǎng)比為I微米/0.18微米。
[0046]圖4為本發(fā)明的一個(gè)實(shí)施例提供的抗單粒子瞬態(tài)電路工作波形示意圖，電源壓
1.8V,從上至下分別為電路輸入信號(hào)input,電路輸出信號(hào)output,反相器107輸出信號(hào)out_inv，反相器107輸入信號(hào)out，緩沖器101輸出信號(hào)outl，緩沖器102輸出信號(hào)out2。
[0047]Ons時(shí)，input為高電平，outl和out2輸出高電平，由于out_inv為反相器108輸入信號(hào)，output為反相器108輸出信號(hào)，因此第一傳輸門和第二傳輸門必有一個(gè)開(kāi)啟，因此out為高電平，out_inv為低電平，output為高電平，第一傳輸門關(guān)斷，第二傳輸門開(kāi)啟。
[0048]在IOns時(shí)，input產(chǎn)生一個(gè)脈沖寬度為Ins的“高低高”型干擾脈沖，此時(shí)緩沖器101輸出脈沖展寬，OUtl輸出約2ns的低電平。緩沖器102輸出脈沖壓縮，濾除“高低高”脈沖，輸出out2始終為高電平。由于此時(shí)，第二傳輸門開(kāi)啟，第一傳輸門關(guān)斷，因此outl信號(hào)沒(méi)能通過(guò)傳輸門傳輸，因此output始終為高電平，實(shí)現(xiàn)了濾除“高低高”型單粒子干擾脈沖的目的。
[0049]在20ns時(shí)，input變?yōu)榈碗娖?驅(qū)動(dòng)outl和out2變?yōu)榈碗娖?此時(shí)out2經(jīng)過(guò)第二傳輸門傳輸?shù)絆Ut信號(hào)，使得out信號(hào)變?yōu)榈碗娖?，out_inv信號(hào)變?yōu)楦唠娖?，output信號(hào)變?yōu)榈碗娖剑畹谝粋鬏旈T開(kāi)啟，第二傳輸門關(guān)斷，out I信號(hào)傳輸?shù)給ut信號(hào),out信號(hào)仍為低電平，output/[目號(hào)為低電平。
[0050]在30ns時(shí)，input產(chǎn)生一個(gè)脈沖寬度為Ins的“低高低”型干擾脈沖，此時(shí)緩沖器101輸出脈沖壓縮，輸出脈沖寬度為0，outl為低電平。緩沖器102輸出脈沖展寬，輸出out2脈沖寬度為2.2ns。由于此時(shí)，第一傳輸門開(kāi)啟，第二傳輸門關(guān)斷，因此out2信號(hào)沒(méi)能通過(guò)傳輸門傳輸，因此output始終為低電平，實(shí)現(xiàn)了濾除“低高低”型單粒子干擾脈沖的目的。
[0051]在40ns時(shí)，input變?yōu)楦唠娖?驅(qū)動(dòng)outl和out2變?yōu)楦唠娖?此時(shí)outl經(jīng)過(guò)第二傳輸門傳輸?shù)絆Ut信號(hào),使得out信號(hào)變?yōu)楦唠娖剑琽ut_inv信號(hào)變?yōu)榈碗娖?，output信號(hào)變?yōu)楦唠娖?，使得第二傳輸門開(kāi)啟，第一傳輸門關(guān)斷，outl信號(hào)傳輸?shù)給ut信號(hào)，由于outl/[目號(hào)也為聞電平，因此out/[目號(hào)仍為聞電平，output/[目號(hào)為聞電平。
[0052]因此,通過(guò)output和out_inv信號(hào)控制兩個(gè)傳輸門，使得輸出低電平時(shí)，傳輸?shù)谝痪彌_器輸出信號(hào)outl，輸出信號(hào)能夠?yàn)V除“低高低”型單粒子干擾脈沖。而輸出高電平時(shí)，傳輸?shù)诙彌_器輸出信號(hào)out2，使得輸出信號(hào)能夠?yàn)V除“高低高”型單粒子干擾脈沖。
[0053]仿真可知，當(dāng)input中單粒子瞬態(tài)脈沖寬度不超過(guò)Ins時(shí)，本實(shí)施例都可以將其濾除。在本實(shí)施例中，通過(guò)對(duì)波形測(cè)量可知，out相對(duì)于input下降沿延遲為1.4ns,上升沿延遲為1.4ns。
[0054]在設(shè)計(jì)過(guò)程中，增大PMOS管和NMOS管的寬長(zhǎng)比之比同電子遷移率與空穴遷移率之比的差異，或增加緩沖器中反相器的級(jí)數(shù)，緩沖器101和102能夠?yàn)V除的脈沖寬度將更大，但其輸出信號(hào)的延遲也將變大。
[0055]由于本發(fā)明采用不同上下拉驅(qū)動(dòng)能力的緩沖器101和102來(lái)濾除脈沖，而無(wú)需延遲電路，因此在實(shí)施例中僅采用24個(gè)MOS管，所用MOS管最大尺寸為10微米/0.18微米，若采用Muller C方法至少需要30個(gè)最大尺寸為10微米/0.18微米的MOS管，表明本發(fā)明面積小，功耗低；同時(shí)由于單粒子瞬態(tài)脈沖通常不超過(guò)1ns，采用本實(shí)施例均可濾除，且輸出波形平滑無(wú)毛刺，表明本發(fā)明抗單粒子瞬態(tài)脈沖能力強(qiáng)，濾除效果好。
[0056]上述實(shí)施例為本發(fā)明較佳的實(shí)施方式，但本發(fā)明的實(shí)施方式并不受上述實(shí)施例的限制，其他的任何未背離本發(fā)明的精神實(shí)質(zhì)與原理下所作的改變、修飾、替代、組合、簡(jiǎn)化，均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種抗單粒子瞬態(tài)脈沖CMOS電路，包括: 第一緩沖器，用于消除“低高低”型脈沖，其輸入端連接輸入信號(hào)(input)； 具有正電壓柵控和負(fù)電壓柵控的第一傳輸門，其數(shù)據(jù)輸入端連接第一緩沖器的輸出信號(hào)(outl)； 第二緩沖器，用于消除“高低高”型脈沖，其輸入端連接輸入信號(hào)(input)； 具有正電壓柵控和負(fù)電壓柵控的第二傳輸門，其數(shù)據(jù)輸入端連接第二緩沖器的輸出信號(hào)(out2)； 第一反相器，其輸入端連接第一傳輸門和第二傳輸門相連的數(shù)據(jù)輸出信號(hào)(out)； 第二反相器，其輸入端連接第一反相器的輸出信號(hào)(out_inv),其中 第一反相器的輸出信號(hào)(out_inv)連接第一傳輸門的正電壓柵控和第二傳輸門的負(fù)電壓柵控；第二反相器的輸出信號(hào)(output)連接第一傳輸門的負(fù)電壓柵控和第二傳輸門的正電壓柵控，并作為抗單粒子瞬態(tài)脈沖CMOS電路的輸出信號(hào)。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述第一緩沖器(101)由偶數(shù)個(gè)反相器級(jí)聯(lián)構(gòu)成，連接輸入信號(hào)的為第一級(jí)反相器，其中，奇數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比大于電子遷移率與空穴遷移率之比，偶數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比小于電子遷移率與空穴遷移率之比。
3.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述第二緩沖器(102)由偶數(shù)個(gè)反相器級(jí)聯(lián)構(gòu)成，連接輸入信號(hào)的為第一級(jí)反相器，其中，奇數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比小于電子遷移率與空穴遷移率之比；偶數(shù)級(jí)反相器中PMOS管同NMOS管寬長(zhǎng)比之比大于電子遷移率與空穴遷移率之比。
4.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述第一傳輸門和第二傳輸門分別由一個(gè)PMOS管和一個(gè)NMOS管構(gòu)成，PMOS管的源級(jí)同NMOS管源級(jí)相連作為傳輸門的數(shù)據(jù)輸入端，PMOS管的漏極同NMOS管漏極相連作為傳輸門的數(shù)據(jù)輸出端；PM0S管襯底連接電源，NMOS管襯底連接地；PM0S管柵極作為傳輸門的負(fù)電壓柵控端，NMOS管柵極作為傳輸門的正電壓柵控端。
【文檔編號(hào)】H03K19/0948GK103475359SQ201310439034
【公開(kāi)日】2013年12月25日 申請(qǐng)日期:2013年9月24日 優(yōu)先權(quán)日:2013年9月24日
【發(fā)明者】宿曉慧, 畢津順, 羅家俊, 韓鄭生, 郝樂(lè) 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所